JPH0595109A - Reversible logic circuit and operation device - Google Patents

Abstract

PURPOSE:To acquire a structure of a reversible logic circuit which can be built by a semiconductor material of easy high integration by constituting a structure of a kind of gate by using a ballistic wire which can transport electron without losing energy. CONSTITUTION:Transportation paths 101, 102, 103, 104 of electron are formed of a ballistic wire inside a two-layer two-dimensional electron surface. A part 3 which enables generation of control magnetic field by a control signal and a part 2 which is provided with ability to recombine two electron routes by the generated control magnetic field are provided. A reversible logic circuit is constituted by providing electron transportation paths 105, 106 connecting therebetween. Thereby, an operation device without generation of heat caused by information loss can be built.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は可逆的な論理回路と、そ
れらを複数用いて構成することにより熱の発生を最小限
に抑制することを可能にする演算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reversible logic circuit and an arithmetic unit capable of suppressing heat generation to a minimum by using a plurality of such logic circuits.

【０００２】[0002]

【従来の技術】従来の演算装置は非可逆的であるため、
入力から出力までの演算過程において、多くの情報が失
われている。失われた情報はエントロピーの増大を招
き、結果として熱の発生をもたらす。高集積化が進む
と、エントロピー増大に基づく熱の発生を無視すること
ができない。2. Description of the Related Art Since a conventional arithmetic unit is irreversible,
Much information is lost in the calculation process from input to output. The lost information leads to increased entropy and consequent heat generation. As the degree of integration increases, the generation of heat due to the increase in entropy cannot be ignored.

【０００３】可逆的な論理回路を用いた演算装置では、
入力から出力までの演算過程において、情報の損失は一
切無く、エントロピー変化ゼロが達成される。そのよう
な可逆的演算装置の基本となる論理回路はフレドキンゲ
ートと呼ばれ、フレドキンにより提案され、インターナ
ショナル ジャーナル オブ セオレティカル フィジ
クス、第２１巻、２１９頁、１９８２年（Ｉｎｔ．
Ｊ． Ｔｈｅｏｒ． Ｐｈｙｓ．、Ｖｏｌ．２１、Ｐ．
２１９、１９８２）に記載されている。フレドキンゲー
トによって構成された演算装置は、情報の損失がなく、
従ってエントロピー増大に伴う熱の発生が無い。フレド
キンゲートは３入力３出力の論理回路であり、出力から
ユニークに入力を決定できる。フレドキンゲートの三つ
の入力は、情報信号ａ，ｂと制御信号ｃであり、三つの
出力は、情報信号ａ’，ｂ’と制御信号ｃ’である。制
御信号ｃは出力時において値に変更はなく、ｃ’は常に
ｃに等しい。出力信号ａ’，ｂ’の値は、制御信号の値
により変化する。制御信号ｃが０の場合、入力信号ａ、
ｂはそのまま出力信号となる。すなわち、ａ’にはａ
が、ｂ’にはｂの値が出力される。制御信号ｃが１の場
合、入力信号ａ、ｂは入れ替わって出力信号となる。す
なわち、ａ’にはｂが、ｂ’にはａの値が出力される。In an arithmetic unit using a reversible logic circuit,
In the calculation process from input to output, there is no loss of information and zero entropy change is achieved. A logic circuit which is the basis of such a reversible arithmetic unit is called Fredkin gate, which was proposed by Fredkin, and is published by International Journal of Theoretical Physics, Vol. 21, 219, 1982 (Int.
J. Theor. Phys. , Vol. 21, P.I.
219, 1982). The arithmetic unit configured by Fredkin Gate has no loss of information,
Therefore, no heat is generated due to the increase in entropy. The Fredkin gate is a logic circuit with three inputs and three outputs, and the input can be uniquely determined from the outputs. The three inputs of the Fredkin gate are the information signals a and b and the control signal c, and the three outputs are the information signals a ′ and b ′ and the control signal c ′. The control signal c does not change its value at the time of output, and c ′ is always equal to c. The values of the output signals a ′ and b ′ change depending on the value of the control signal. When the control signal c is 0, the input signal a,
b becomes an output signal as it is. That is, a'is a
However, the value of b is output to b ′. When the control signal c is 1, the input signals a and b are exchanged and become output signals. That is, b is output to a ′ and the value of a is output to b ′.

【０００４】フレドキンゲートの具体的構造として、マ
ッハ-ツェンダー干渉計と光強度に依存した屈折率を持
つ結晶を用いた光学的フレドキンゲートがミルバーンに
よって提案されており、フィジカル レビュー レター
ズ、第６２巻−１８、２１２４頁、１９８９年５月（Ｐ
ｈｙｓ． Ｒｅｖ． Ｌｅｔｔ、Ｖｏｌ．６２、Ｎｏ．
１８、Ｐ．２１２４、Ｍａｙ、１９８９）に記載されて
いるが、その具体的な製造は未だ成されていない。As a specific structure of the Fredkin gate, an optical Fredkin gate using a Mach-Zehnder interferometer and a crystal having a refractive index depending on the light intensity has been proposed by Milburn, Physical Review Letters, No. 62. Volume -18, 2124, May 1989 (P
hys. Rev. Lett, Vol. 62, No.
18, P.I. 2124, May, 1989), but its specific production has not yet been achieved.

【０００５】[0005]

【発明が解決しようとする課題】従来、２入力１出力等
の非可逆的論理回路を用いて演算装置を構成する場合、
情報損失に伴う熱が発生していた。例えば、二つの入力
のＡＮＤを取った結果が１であれば入力はどちらも１で
あったことが分かるが、ＡＮＤの結果が０であれば、二
つの入力を完全に特定することはできない。従って、２
入力１出力の非可逆的論理回路では、入力から出力まで
の過程で情報が損失してしまい、エントロピーが増大し
て熱が発生する。Conventionally, when an arithmetic unit is constructed using an irreversible logic circuit such as 2-input 1-output,
Heat was generated due to information loss. For example, if the result of ANDing two inputs is 1, it can be seen that both inputs are 1, but if the result of AND is 0, the two inputs cannot be completely specified. Therefore, 2
In an irreversible logic circuit with one input and one output, information is lost in the process from input to output, entropy increases, and heat is generated.

【０００６】また、これを避けるために、従来提案され
ているマッハ-ツェンダー干渉計と光強度に依存した屈
折率を持つ結晶を用いた光学的フレドキンゲートを利用
する方策も取られているが、光の伝送系そのものは微細
加工が困難であるため高集積化できない。[0006] In order to avoid this, there has been taken a measure using a conventionally proposed Mach-Zehnder interferometer and an optical Fredkin gate using a crystal having a refractive index depending on the light intensity. However, the optical transmission system itself cannot be highly integrated because it is difficult to perform fine processing.

【０００７】本発明の目的は、高集積化が容易な半導体
材料によって構築可能な可逆的論理回路の構造を提案す
ることにある。An object of the present invention is to propose a structure of a reversible logic circuit which can be constructed by a semiconductor material which can be easily highly integrated.

【０００８】[0008]

【課題を解決するための手段】従って、本発明の目的
は、エネルギーを損失せずに電子を輸送することができ
るバリスティックワイヤを用いてフレドキンゲートの構
造を構成することにより達成される。バリスティックワ
イヤは、ＣＭＯＳやＧａＡｓ／ＡｌＧａＡｓヘテロ接合
などの二次元電子面において、狭いチャネル幅の線を刻
むことによって形成される。電子は、この狭いチャネ
ル、すなわちバリスティックワイヤの内部をエネルギー
損失なしに移動する。The object of the invention is therefore achieved by constructing the structure of the Fredkin gate using ballistic wires which are capable of transporting electrons without energy loss. The ballistic wire is formed by carving a line with a narrow channel width on a two-dimensional electronic surface such as a CMOS or a GaAs / AlGaAs heterojunction. The electrons move inside this narrow channel, the ballistic wire, without energy loss.

【０００９】本発明に従って提供される可逆的論理回路
は、電子の流れのあるなしを信号の”１”と”０”に対
応させ、電子輸送路として上記バリスティックワイヤを
用い、二本の電子輸送路の交差部において制御磁場によ
り電子の進路を組み替える能力を備えた電子輸送路組み
替え交差部と、制御信号によって制御磁場の発生を可能
とする制御磁場発生部と、それらの間を連結する電子輸
送路からなる。バリスティックワイヤを構築される二次
元電子面は二層以上であり、制御磁場発生部と、それに
よって発生する磁場の影響により電子輸送路を組み替え
る電子輸送路組み替え交差部は、磁場の影響が及ぶ近さ
の異なる層に置かれる。The reversible logic circuit provided according to the present invention makes the presence or absence of electron flow correspond to "1" and "0" of a signal, and uses the above-mentioned ballistic wire as an electron transport path, so that two electrons are used. An electron transport path reshuffling intersection having the ability to rearrange the path of electrons by a control magnetic field at the crossing of the transport path, a control magnetic field generating section capable of generating a control magnetic field by a control signal, and an electron connecting them. It consists of transportation routes. The two-dimensional electron surface that constructs the ballistic wire has two or more layers, and the magnetic field affects the control magnetic field generator and the electron transport path reshuffle intersection that changes the electron transport path due to the effect of the magnetic field generated by it. Placed in layers of different proximity.

【００１０】さらに、本発明に従って提供される可逆的
演算装置は、複数の上記可逆的論理回路と、それら可逆
的論理回路間でタイミングを図るための遅延回路と、二
本の電子輸送路の交差部において相互作用なしに電子を
交差させる電子輸送路透過交差部と、一本の電子輸送路
の進行方向を変更する電子輸送路方向変更部と、それら
の間を連結する電子輸送路からなる。Further, the reversible arithmetic unit provided according to the present invention comprises a plurality of reversible logic circuits, a delay circuit for timing between the reversible logic circuits, and an intersection of two electron transport paths. In the section, an electron transport path transparent intersection for intersecting electrons without interaction, an electron transport path direction changing portion for changing the traveling direction of one electron transport path, and an electron transport path for connecting them.

【００１１】[0011]

【作用】電子輸送路組み替え交差部に作用する磁場の向
きと大きさを変更することにより、電子輸送路組み替え
交差部を通る電子の進路を組み替えることができる。そ
こで、制御信号としての電子の流れのあるなしによって
磁場の向きと大きさを制御できる制御磁場発生部を設け
ることにより、二本の電子輸送路を交差部において組み
替えることができる。この電子輸送路組み替え部と、磁
場発生部を組み合わせることによって、可逆的論理回路
の基本となるフレドキンゲートを構成することができ
る。By changing the direction and magnitude of the magnetic field that acts on the electron transport path shuffle intersection, the paths of the electrons passing through the electron transport path shuffle intersection can be shuffled. Therefore, by providing a control magnetic field generator capable of controlling the direction and magnitude of the magnetic field depending on the presence or absence of the flow of electrons as the control signal, the two electron transport paths can be recombined at the intersection. A Fredkin gate, which is the basis of a reversible logic circuit, can be configured by combining the electron transport path rearranging unit and the magnetic field generating unit.

【００１２】さらに、この可逆的論理回路を複数接続し
て回路を構成する場合、系が二次元電子面に制限されて
いるため、二本の電子輸送路が交差せざるを得ない状況
が生じる。それぞれの電子輸送路を移動する電子が互い
に輸送路を変更することなしに信号を伝達するために、
交差する電子輸送路間の電子の相互作用なしに電子を交
差させる電子輸送路透過交差部を用いる。Furthermore, when a plurality of reversible logic circuits are connected to form a circuit, the system is limited to a two-dimensional electron surface, so that a situation arises in which two electron transport paths must cross each other. .. In order for the electrons traveling in each electron transport path to transmit a signal without changing the transport path to each other,
An electron transport path crossing intersection is used that intersects electrons without electron interaction between the intersecting electron transport paths.

【００１３】これらの電子輸送路を、エネルギー損失な
しに電子の輸送が可能なバリスティックワイヤによって
構成することで、エネルギー損失のない可逆的論理回路
を構築することが出来る。By constructing these electron transport paths by ballistic wires capable of transporting electrons without energy loss, a reversible logic circuit without energy loss can be constructed.

【００１４】可逆的論理回路では、入力信号と制御信号
の入力が同時に行われなければならない。本発明による
可逆的論理回路を用いて演算装置を構成する場合、可逆
的論理回路の配置によっては入力のタイミングが同時で
はなくなる状況が生じる。各可逆的論理回路間に適切な
遅延回路を連結することにより、可逆的演算装置が正し
く動作する。In a reversible logic circuit, an input signal and a control signal must be input at the same time. When an arithmetic unit is configured by using the reversible logic circuit according to the present invention, a situation occurs in which the input timings are not the same depending on the arrangement of the reversible logic circuit. By connecting an appropriate delay circuit between each reversible logic circuit, the reversible arithmetic unit operates correctly.

【００１５】[0015]

【実施例】本発明の実施例を説明する前に、本発明の鍵
となるフレドキンゲートについて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing the embodiments of the present invention, the Fredkin gate, which is the key of the present invention, will be described.

【００１６】フレドキンゲートはフレドキンによって提
案された可逆的論理回路であり、フレドキンゲートを複
数組み合わせることにより、任意の可逆的演算回路が構
成できる。フレドキンゲートは３入力３出力の論理回路
で、その動作は図１９の真理値表によって示される。す
なわち、制御信号としての入力ｃが０の時は他の入力
ａ、ｂは値に変更無く、対応する出力端子ａ’、ｂ’に
出力される。制御信号ｃが１の時は、ａとｂは入れ替え
られａはｂ’に、ｂはａ’に出力される。いずれの場合
にも制御信号ｃの値は不変である。フレドキンゲートは
図２０に示されるような図形で表示されるのが一般的で
ある。また、フレドキンゲートを用いて構成されるいく
つかの回路を図２１に示す。２１０１はＯＲ回路、２１
０２はＮＯＴ回路、２１０３は計算機で実際に使用され
ているデマルチプレクサである。ＯＲ回路では、入力情
報ａ、ｂの他に信号１が入力され、出力情報ａ＋ｂの他
に二つの情報ａと￣ａ＋ｂが出力される。ただし、￣ａ
はａの論理否定を意味し、ａが１のとき￣ａは０、ａが
０のときは￣ａは１を表わす。二つの余分な出力ａと￣
ａ＋ｂを捨ててしまえば、２入力１出力の論理回路と同
様に情報が失われ、エントロピーの増大により熱が発生
する。従って、二つの余分な出力も保存しなければなら
ない。他の回路も同様である。デマルチプレクサは、入
力された信号を複数の出力端子のうち制御信号によって
指定された端子に出力する回路である。例えば、２１０
３の回路は、一つの入力信号Ｘが二つの制御信号Ａ０と
Ａ１の値に従って四つの出力端子Ｙ０またはＹ１、Ｙ
２、Ｙ３のいずれかに出力される。Ｘが出力されなかっ
た他の三つの端子には信号０が出力される。デマルチプ
レクサの動作は、図２２の真理値表に示した通りであ
る。すなわち、制御信号Ａ０、Ａ１を２進数の一桁目と
二桁目と見なし表現される数値０〜３に対応する出力端
子Ｙ０〜Ｙ３に入力信号Ｘの値が出力される。この回路
をフレドキンゲートを用いて構成するためには、入出力
の情報量を同一にするためにＸの他に三つの０を入力し
なければならない。デマルチプレクサ２１０３内のフレ
ドキンゲートとは異なる四角の図形２１０４は、各フレ
ドキンゲートへの入力信号のタイミングをはかるための
遅延回路である。The Fredkin gate is a reversible logic circuit proposed by Fredkin, and an arbitrary reversible arithmetic circuit can be constructed by combining a plurality of Fredkin gates. The Fredkin gate is a 3-input 3-output logic circuit, and its operation is shown by the truth table in FIG. That is, when the input c as a control signal is 0, the other inputs a and b are unchanged in value and are output to the corresponding output terminals a ′ and b ′. When the control signal c is 1, a and b are interchanged and a is output to b'and b is output to a '. In any case, the value of the control signal c is unchanged. The Fredkin gate is generally displayed as a graphic as shown in FIG. 21 shows some circuits configured using the Fredkin gate. 2101 is an OR circuit, 21
Reference numeral 02 is a NOT circuit, and 2103 is a demultiplexer actually used in a computer. In the OR circuit, the signal 1 is input in addition to the input information a and b, and two pieces of information a and −a + b are output in addition to the output information a + b. However, ￣a
Means the logical negation of a. When a is 1, ￣a is 0, and when a is 0, ￣a is 1. Two extra outputs a and ￣
If a + b is discarded, information is lost as in a 2-input 1-output logic circuit, and heat is generated due to an increase in entropy. Therefore, two extra outputs must also be saved. The same applies to other circuits. The demultiplexer is a circuit that outputs an input signal to a terminal designated by a control signal among a plurality of output terminals. For example, 210
In the circuit of No. 3, one input signal X has four output terminals Y0 or Y1, Y1 according to the values of two control signals A0 and A1.
It is output to either 2 or Y3. The signal 0 is output to the other three terminals where X was not output. The operation of the demultiplexer is as shown in the truth table of FIG. That is, the value of the input signal X is output to the output terminals Y0 to Y3 corresponding to the numerical values 0 to 3 expressed by regarding the control signals A0 and A1 as the first digit and the second digit of the binary number. In order to configure this circuit using a Fredkin gate, three 0's must be input in addition to X in order to make the input and output information amounts the same. A rectangular figure 2104 in the demultiplexer 2103 different from the Fredkin gate is a delay circuit for timing the input signal to each Fredkin gate.

【００１７】以上のように、フレドキンゲートを構成で
きれば、フレドキンゲートを複数結合することにより、
任意の可逆的演算回路を構成することができる。If the Fredkin gate can be constructed as described above, by connecting a plurality of Fredkin gates,
Any reversible arithmetic circuit can be constructed.

【００１８】次に、本発明のもう一つの鍵となる二次元
電子面とバリスティックワイヤについて説明する。Next, the two-dimensional electronic surface and the ballistic wire which are another key of the present invention will be described.

【００１９】高品質のＧａＡｓ／ＡｌＧａＡｓヘテロ接
合面には、二次元面内にのみ電子が移動可能な系が実現
される。図２３にＧａＡｓ／ＡｌＧａＡｓヘテロ構造の
断面図を示す。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合２３
００は、半絶縁性ＧａＡｓ基板２３０１上に、ドープし
ないＧａＡｓ２３０２、ドープしないＡｌＧａＡｓ２３
０４、およびＳｉをドープしたＡｌＧａＡｓ２３０５を
積層させることにより構成され、ＧａＡｓ層とＡｌＧａ
Ａｓ層との界面に二次元電子面２３０３が現われる。従
来、このＧａＡｓ／ＡｌＧａＡｓヘテロ接合に現われる
二次元電子面を利用して、ＨＥＭＴ：ハイ エレクトロ
ン モビリティー トランジスタ（Ｈｉｇｈ−Ｅｌｅｃ
ｔｒｏｎ−Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）
等のデバイスが提案され、実用化もされている。このＧ
ａＡｓ／ＡｌＧａＡｓヘテロ接合の二次元電子面内にバ
リスティックワイヤを形成した構造を図２４に示す。ま
ず、図２３と同様に、半絶縁性ＧａＡｓ基板２４０１上
に、ドープしないＧａＡｓ２４０２、ドープしないＡｌ
ＧａＡｓ２４０３、およびＳｉをドープしたＡｌＧａＡ
ｓ２４０４を積層させることによりＧａＡｓ／ＡｌＧａ
Ａｓヘテロ構造を構成する。ＳｉをドープしたＡｌＧａ
Ａｓ２４０４上に、１００ｎｍ程度の幅を持つマスク２
４０５を形成した後、イオンビームを上方より照射する
ことにより、マスク２４０５でカバーされていない部分
に電気的ダメージを与える。図２４内の斜線部分２４０
６がダメージを受けた領域である。このとき、ＧａＡｓ
層とＡｌＧａＡｓ層との界面に存在していた二次元電子
面の内、部分領域２４０７が生き残る。マスク２４０５
の形状が線状であるとき、部分領域２４０７も線状とな
る。イオンビームによる二次元電子面の加工方法は、ア
プライド フィジクスレターズ、第５５巻の４、３７７
頁、１９８９年７月（Ａｐｐｌ． Ｐｈｙｓ．Ｌｅｔ
ｔ．、Ｖｏｌ．５５−４、Ｐ．３７７、Ｊｕｌｙ、１９
８９）に記載されている。この線状となった二次元電子
面の部分領域２４０７がバリスティックワイヤである。A high quality GaAs / AlGaAs heterojunction surface realizes a system in which electrons can move only in a two-dimensional plane. FIG. 23 shows a sectional view of a GaAs / AlGaAs heterostructure. GaAs / AlGaAs heterojunction 23
00 is undoped GaAs 2302 and undoped AlGaAs 23 on the semi-insulating GaAs substrate 2301.
04 and Si-doped AlGaAs 2305 are stacked to form a GaAs layer and an AlGa layer.
A two-dimensional electronic surface 2303 appears at the interface with the As layer. Conventionally, the two-dimensional electron surface appearing in this GaAs / AlGaAs heterojunction is utilized to make a HEMT: High Electron Mobility Transistor (High-Elec).
tron-Mobility Transistor)
And other devices have been proposed and put into practical use. This G
FIG. 24 shows a structure in which a ballistic wire is formed in the two-dimensional electron surface of an aAs / AlGaAs heterojunction. First, as in FIG. 23, undoped GaAs 2402 and undoped Al are formed on a semi-insulating GaAs substrate 2401.
GaAs 2403 and Si-doped AlGaA
By stacking s2404, GaAs / AlGa
Construct an As heterostructure. AlGa doped with Si
Mask 2 having a width of about 100 nm on As2404
After forming 405, an ion beam is irradiated from above to electrically damage a portion which is not covered with the mask 2405. The shaded portion 240 in FIG.
Area 6 is damaged. At this time, GaAs
Of the two-dimensional electron surface existing at the interface between the layer and the AlGaAs layer, the partial region 2407 survives. Mask 2405
When the shape of is partial, the partial region 2407 is also linear. A method of processing a two-dimensional electron surface by an ion beam is described in Applied Physics Letters, Volume 55, 4, 377.
Page, July 1989 (Appl. Phys. Let.
t. , Vol. 55-4, P.P. 377, July, 19
89). This linear partial region 2407 of the two-dimensional electronic surface is a ballistic wire.

【００２０】バリスティックワイヤとは、ワイヤ内の電
子が非弾性散乱をしながら輸送される輸送路のことであ
り、ワイヤ壁に衝突しても電子はエネルギーをロスしな
い。バリスティックワイヤ内で、電子がバリスティック
に輸送されることは、バリスティックワイヤ内のホール
効果を調べたルークスらによって、フィジカル レビュ
ー レターズ、第６４巻の１０、１１５４頁、１９９０
年３月（Ｐｈｙｓ．Ｒｅｖ． Ｌｅｔｔ．、Ｖｏｌ．６
４−１０、Ｐ．１１５４、Ｍａｒｃｈ、１９９０）に記
載されている。The ballistic wire is a transport path through which electrons in the wire are transported while being inelastically scattered, and the electrons do not lose energy even when they collide with the wall of the wire. The fact that electrons are ballistically transported in a ballistic wire is described by Rooks et al., Who investigated the Hall effect in the ballistic wire, in Physical Review Letters, Vol. 64, 10, 1154, 1990.
March, 2011 (Phys. Rev. Lett., Vol. 6)
4-10, P.I. 1154, March, 1990).

【００２１】バリスティックワイヤにおけるホール効果
とは、図２５に示すように、バリスティックワイヤ２５
０１を縦横に交差させた形状で観測されている。磁場が
存在しない場合、バリスティックワイヤ２５０１内を進
む電子２５０２は、印加電圧２５０３に従って直進す
る。しかし、磁場２５０４が存在する場合、印加電圧２
５０３に従って直進していた電子２５０２は、磁場２５
０４の影響を受けて、フレミングの左手の法則に従って
進路を変更する。そのため、印加電圧とは直交する方向
にホール電圧２５０５を生じることになる。これが、バ
リスティックワイヤにおけるホール効果である。このホ
ール効果は、バリスティックワイヤの単純な交差形状だ
けでなく、様々な交差形状について調べられており、フ
ィジカルレビュー レターズ、第６６巻の２３、２７２
４頁、１９８９年６月（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅ
ｗ Ｌｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．２３、Ｐ．
２７２４、Ｊｕｎｅ、１９８９）に記載されている。図
２６に示したのは、上記論文で調べられたバリスティッ
クワイヤの交差形状である。いずれの交差形状に対して
も、ホール効果は観測されているが、生じる電圧の量が
異なる。その理由は、交差部に突入した電子が磁場の影
響を受けて進路を変更する際、交差２６０１と２６０２
の場合は、僅かな磁場の大きさの変化で、電子の進路は
大きく変更を受けるが、交差２６０３の場合は、僅かな
磁場の変化でも電子の進路方向は安定しているからであ
る。The Hall effect in the ballistic wire is as shown in FIG.
It is observed in the shape of 01 crossed vertically and horizontally. In the absence of a magnetic field, the electrons 2502 traveling in the ballistic wire 2501 go straight according to the applied voltage 2503. However, in the presence of magnetic field 2504, the applied voltage 2
Electrons 2502 traveling straight according to 503
Under the influence of 04, the course is changed according to Fleming's left-hand rule. Therefore, the Hall voltage 2505 is generated in the direction orthogonal to the applied voltage. This is the Hall effect in ballistic wires. The Hall effect has been investigated not only for simple crossing shapes of ballistic wires, but also for various crossing shapes. See Physical Review Letters, Vol. 66, 23, 272.
P. 4, June 1989 (Physical Review)
w Letters, Vol. 66, No. 23, P.I.
2724, June, 1989). FIG. 26 shows the crossing shape of the ballistic wire examined in the above article. The Hall effect is observed for any of the intersecting shapes, but the amount of generated voltage is different. The reason is that when electrons entering the intersection change their course due to the influence of the magnetic field, the intersections 2601 and 2602 are
In the case of, the course of the electron is greatly changed by a slight change in the magnitude of the magnetic field, but in the case of the intersection 2603, the course of the electron is stable even with a slight change in the magnetic field.

【００２２】次に、本発明の一実施例を説明する。Next, an embodiment of the present invention will be described.

【００２３】図１は、本発明による可逆的論理回路すな
わちフレドキンゲートの上部から見た構造図である。図
１に示された白抜きの線は電子の輸送路となるバリステ
ィックワイヤであり、二つの層に形成されている。FIG. 1 is a structural view of the reversible logic circuit or Fredkin gate according to the present invention as viewed from above. The white line shown in FIG. 1 is a ballistic wire that serves as an electron transport path, and is formed in two layers.

【００２４】図１の詳細な説明を行う前に、バリスティ
ックワイヤが形成される二つの層について説明する。バ
リスティックワイヤが形成される二つの層は、各々が二
次元電子面であり、例えば図２に示すようなＧａＡｓ／
ＡｌＧａＡｓ二層ヘテロ接合で実現される。図２３に示
したＧａＡｓ／ＡｌＧａＡｓヘテロ接合二つをＳｉドー
プしないＡｌＧａＡｓ層２０６をはさんで反転接合した
形状である。このとき二つの二次元電子面２０３と２０
９が現われる。図１に示したバリスティックワイヤは、
この二次元電子面２０３と２０９に形成される。その形
成方法は図２４のバリスティックワイヤと同様であり、
断面形状は図３に示すようになる。半絶縁性ＧａＡｓ基
板３０１上に、ドープしないＧａＡｓ３０２と３０５、
ＡｌＧａＡｓ層３０６があり、ＡｌＧａＡｓ層３０６の
中に、Ｓｉをドープした層３０３と３０４が挟まれてい
る。イオンビームによるダメージ部３０７を作ることに
より、バリスティックワイヤ３０８と３０９が形成され
る。Before the detailed description of FIG. 1, the two layers on which the ballistic wire is formed will be described. Each of the two layers on which the ballistic wire is formed has a two-dimensional electron surface, for example, GaAs /
It is realized with an AlGaAs two-layer heterojunction. This is a shape in which two GaAs / AlGaAs heterojunctions shown in FIG. 23 are inverted-junctioned with an AlGaAs layer 206 not doped with Si therebetween. At this time, two two-dimensional electron surfaces 203 and 20
9 appears. The ballistic wire shown in FIG.
The two-dimensional electronic surfaces 203 and 209 are formed. The formation method is similar to the ballistic wire of FIG.
The sectional shape is as shown in FIG. Undoped GaAs 302 and 305 on the semi-insulating GaAs substrate 301,
There is an AlGaAs layer 306, and Si-doped layers 303 and 304 are sandwiched in the AlGaAs layer 306. The ballistic wires 308 and 309 are formed by forming the damaged portion 307 by the ion beam.

【００２５】図１のフレドキンゲートの説明を続ける。
すでに説明したように、フレドキンゲートは二つの入出
力信号と、一つの制御信号を処理する論理回路である。
図１に示した本発明のフレドキンゲートの基本構造１
も、バリスティックワイヤ内の電子の流れとして、二つ
の入出力信号と一つの制御信号を操作している。電子輸
送路１０１、１０２、１０３、１０４および電子輸送路
組み替え交差部２を含む入出力信号面が二つの入出力信
号が伝達し、電子輸送路１０５、１０６および制御磁場
発生部３を含む制御信号面が制御信号を伝達する。入出
力信号面は図２における二次元電子面２０３に形成さ
れ、制御信号面は二次元電子面２０９に形成される。信
号として、電子輸送路に電子群が流れている状態を１、
流れていない状態を０に対応させる。電子輸送路１０５
から進入した電子群が制御磁場発生部３で制御磁場を発
生させる。電子輸送路１０１と１０２から進入した電子
群は、電子輸送路組み替え交差部２において制御磁場の
影響を受け、輸送路１０３及び１０４のそれぞれ制御さ
れた方に流れ出る。従って、入出力信号面と磁場発生面
は、物理的に隔てられ磁場の影響のみで相互作用する。
本実施例の場合、制御磁場発生部３は電子輸送路透過交
差部４と電子輸送路方向変更部５を含んでいる。詳細は
後述する。Continuing with the description of the Fredkin gate of FIG.
As described above, the Fredkin gate is a logic circuit that processes two input / output signals and one control signal.
The basic structure 1 of the Fredkin gate of the present invention shown in FIG.
Also operates two input / output signals and one control signal as the flow of electrons in the ballistic wire. Two input / output signals are transmitted through an input / output signal surface including the electron transport paths 101, 102, 103, 104 and the electron transport path reshuffle intersection 2, and a control signal including the electron transport paths 105, 106 and the control magnetic field generator 3 The surface carries control signals. The input / output signal surface is formed on the two-dimensional electronic surface 203 in FIG. 2, and the control signal surface is formed on the two-dimensional electronic surface 209. As a signal, 1 when the electron group is flowing in the electron transport path,
Correspond to 0 when no flow is occurring. Electron transport path 105
The group of electrons that have entered from causes the control magnetic field generation unit 3 to generate a control magnetic field. The electron group that has entered from the electron transport paths 101 and 102 is affected by the control magnetic field at the electron transport path recombination intersection 2 and flows out to the controlled side of the transport paths 103 and 104, respectively. Therefore, the input / output signal surface and the magnetic field generation surface are physically separated and interact only by the influence of the magnetic field.
In the case of the present embodiment, the control magnetic field generation unit 3 includes an electron transport path transmission intersection 4 and an electron transport path direction changing unit 5. Details will be described later.

【００２６】図４に、電子輸送路組み替え交差部２の構
造を示す。二本の電子輸送路４０１および４０２が交差
する中心には電子の直進を抑制するブロック４００が存
在する。図５に、電子輸送路組み替え交差部の動作を示
す。制御信号ｃは、電子輸送路組み替え交差部に加わる
磁場の向きに対応する。ｃが０すなわち磁場が紙面に垂
直で上向きにかかっている場合、フレミングの左手の法
則により、電子は左方に曲がる。従って、ａはａ’に、
ｂはｂ’に出力される。一方ｃが１すなわち磁場が紙面
に垂直で下向きにかかっている場合、フレミングの左手
の法則により、電子は右方に曲がる。従って、ａはｂ’
に、ｂはａ’に出力される。すなわち、電子輸送路組み
替え交差部では、制御信号が０か１、磁場が上向きか下
向きかによって、入力信号ａ、ｂの入れ替え操作が行な
われる。この動作は、フレドキンゲートの真理値表その
ものである。FIG. 4 shows the structure of the electron transport path recombination intersection 2. At the center where the two electron transport paths 401 and 402 intersect, there is a block 400 that suppresses the rectilinear movement of electrons. FIG. 5 shows the operation of the electron transport path reshuffle intersection. The control signal c corresponds to the direction of the magnetic field applied to the electron transport path recombination intersection. When c is 0, that is, when the magnetic field is perpendicular to the surface of the paper and is directed upward, the electrons bend to the left according to Fleming's left-hand rule. Therefore, a becomes a ',
b is output to b '. On the other hand, when c is 1, that is, when the magnetic field is applied vertically downward on the paper surface, the electron bends to the right according to Fleming's left-hand rule. Therefore, a is b '
, B is output to a '. That is, at the electron transport path rearrangement intersection, the input signals a and b are exchanged depending on whether the control signal is 0 or 1 and the magnetic field is upward or downward. This operation is the truth table of Fredkin Gate itself.

【００２７】電子輸送路組み替え交差部に突入した電子
が進路を変更するのは、制御信号によって制御磁場が発
生している間だけである。従って、制御信号と入力信号
の交差部突入は同一時刻でなければならない。The electrons rushing into the electron transport path reshuffling intersection change their course only while the control magnetic field is generated by the control signal. Therefore, the intersections of the control signal and the input signal must enter at the same time.

【００２８】図６に、制御磁場発生部３の原理を示す。
制御磁場発生部には、常に一様外部磁場が生じており、
制御信号が０の場合に電子輸送路組み替え交差部での電
子の曲がる方向を規定している。制御信号としての電子
は、ループを描いた軌道に沿って移動し、一様外部磁場
を打ち消し、さらに反対方向の磁場をそのループ内に生
じる。生じた磁場に従って、電子輸送路組み替え交差部
において、電子の進路が変更される。図７に制御磁場発
生部の構造を示す。バリスティックワイヤをループ状に
形成することにより、突入した電子群がループを描き磁
場を発生する。電子輸送路の交差部には、電子輸送路透
過交差部４を設ける。電子輸送路透過交差部４は、交差
部において、進路を変更することなく直進するものであ
る。また、図７の場合には、制御磁場発生部の突入直前
と直後に、電子輸送路方向変更部５を設けている。図８
は、電子輸送路透過交差部の構造を示したものである。
８０１では、一様外部磁場が加わっている場合、直線形
状の交差で直進しないことがある。そこで、８０２の様
に輸送路に曲率を加え電子が直進するように交差させる
ことが必要である。また、８０２の交差形状であっても
入り口ａとｂから同時に電子が進入してきた場合、相互
作用を起こして電子の進路が不確定なるという問題が起
きる。一つの解決方法は、電子輸送路透過交差部に二つ
の電子の流れが同時に進入しないようタイミングを制御
することである。FIG. 6 shows the principle of the control magnetic field generator 3.
A uniform external magnetic field is always generated in the control magnetic field generator,
When the control signal is 0, the bending direction of the electron at the electron transport path reshuffle intersection is defined. The electrons as control signals travel along the orbits that describe the loop, cancel the uniform external magnetic field, and generate a magnetic field in the opposite direction in the loop. According to the generated magnetic field, the course of the electron is changed at the electron transport path recombination intersection. FIG. 7 shows the structure of the control magnetic field generator. By forming the ballistic wire into a loop, the rushing electron group draws a loop and generates a magnetic field. An electron transport path transparent intersection 4 is provided at the intersection of the electron transport paths. The electron transport path transparent intersection 4 goes straight at the intersection without changing the route. Further, in the case of FIG. 7, the electron transport path direction changing unit 5 is provided immediately before and immediately after the control magnetic field generation unit rushes. Figure 8
Shows the structure of the electron transport path transparent intersection.
In 801, in the case where a uniform external magnetic field is applied, the vehicle may not go straight due to the intersection of linear shapes. Therefore, it is necessary to add curvature to the transport path as in 802 so that the electrons cross each other so as to go straight. In addition, even if the shape of 802 intersects, if electrons enter from the entrances a and b at the same time, there is a problem that the path of the electrons becomes uncertain due to interaction. One solution is to control the timing so that two electron streams do not enter the electron transport path transmission intersection at the same time.

【００２９】図９は、電子輸送路方向変更部５の構造を
示したものである。左側の図では進行方向に対して４５
度の進路変更をしている場合であり、右側の図は９０度
の進路変更をしている場合である。FIG. 9 shows the structure of the electron transport path direction changing unit 5. In the figure on the left side, 45
The case on the right side is the case where the course is changed by 90 degrees.

【００３０】電子輸送路組み替え交差部２、および電子
輸送路透過交差部４の説明で述べたように、本発明によ
る可逆的論理回路では、信号の伝達のタイミングが極め
て重要である。図１０は、同一タイミングで入力した三
つの信号に対して、同一タイミングで信号を出力する可
逆的論理回路の二次元構造図である。信号の伝達に要す
る時間は、信号伝達路すなわち電子輸送路の長さに比例
する。電子輸送路上での単位長さ１００１を図の下方に
示す。この長さは、９０度の進路変更ポイント１００２
から電子輸送路組み替え交差部１００３までの輸送路の
長さに対応する。また、この長さを電子が通り過ぎる時
間を１クロックとする。入力ポイント１００４から電子
輸送路組み替え交差部１００３まで４単位長さ、交差部
１００３から出力ポイント１００５までも４単位長さで
あるから、電子が入力ポイント１００４から突入して４
クロック後に電子輸送路組み替え交差部１００３へ到達
し、８クロック後に出力ポイント１００５に到達する。
同様に制御信号は、３クロック後には制御磁場発生部１
００６の入り口を通過し、４クロック後には制御磁場発
生部１００６の中間地点１００７に到達し、８クロック
後には出力ポイント１００５に達する。As described in the description of the electron transport path rearrangement intersection 2 and the electron transport path transparent intersection 4, in the reversible logic circuit according to the present invention, the timing of signal transmission is extremely important. FIG. 10 is a two-dimensional structural diagram of a reversible logic circuit that outputs signals at the same timing with respect to three signals input at the same timing. The time required for signal transmission is proportional to the length of the signal transmission path, that is, the electron transport path. A unit length 1001 on the electron transport path is shown in the lower part of the figure. This length is 90 degrees diversion point 1002
Corresponds to the length of the transportation path from to the electronic transportation path reshuffle intersection 1003. In addition, the time that electrons pass through this length is one clock. Since the length from the input point 1004 to the electron transport route rearrangement intersection 1003 is 4 units and the length from the intersection 1003 to the output point 1005 is 4 units, the electrons rush from the input point 1004 to 4
After the clock, the electronic transport route reshuffle intersection 1003 is reached, and after eight clocks, the output point 1005 is reached.
Similarly, the control signal is sent to the control magnetic field generator 1 after 3 clocks.
After passing through the entrance of 006, it reaches the intermediate point 1007 of the control magnetic field generation unit 1006 after 4 clocks and reaches the output point 1005 after 8 clocks.

【００３１】図１１と図１２に、図１０のフレドキンゲ
ートにおける電子群の流れのタイミングを示す。図１１
は、制御信号ｃの各時刻での通過場所を表わしている。
横軸は、電子が入力部１００４に突入してからの時刻で
あり、８クロック後に出力部１００５に到達する。縦軸
は各時刻に電子が通過する場所であり、磁場発生部の出
入り口に当たる電子輸送路透過交差部は同一の場所を示
している。電子群の始まる位置１１０１に対して、電子
群の長さすなわち信号長を２クロックにすると電子群の
終わる位置は１１０２、３クロックにすると１１０３と
なる。信号長が３クロックの場合、電子群の先頭１１０
１が磁場発生部を通り抜けて透過交差部に達したとき、
電子群の末尾はまだ磁場発生部に入りきっておらず、電
子群の末尾に先頭が衝突してしまうことになる。一方、
信号長が２クロックの場合は、電子群の末尾が磁場発生
部に突入したあとで電子群の先頭が透過交差部に進入す
るので、透過交差部で電子同士が衝突することはない。11 and 12 show the timing of the flow of electron groups in the Fredkin gate of FIG. 11
Represents the passage place of the control signal c at each time.
The horizontal axis represents the time after the electrons entered the input unit 1004, and reaches the output unit 1005 after 8 clocks. The vertical axis represents the place where electrons pass at each time, and the electron transport path transmission intersections, which correspond to the entrances and exits of the magnetic field generator, show the same place. If the length of the electron group, that is, the signal length, is 2 clocks with respect to the position 1101 where the electron group starts, the end position of the electron group becomes 1102 and 3103 becomes 1103. When the signal length is 3 clocks, the top 110 of the electron group
When 1 passes through the magnetic field generator and reaches the transmission intersection,
The tail of the electron group has not yet entered the magnetic field generation part, and the head collides with the tail of the electron group. on the other hand,
When the signal length is 2 clocks, the head of the electron group enters the transparent intersection after the end of the electron group has entered the magnetic field generation portion, so that the electrons do not collide with each other at the transparent intersection.

【００３２】図１２は、図１０において入力信号ｂが電
子輸送路組み替え交差部１００３に突入して、出力信号
ｂ’として出てくるパスに対するタイミングを示したも
のである。図１１と同様、横軸が時刻、縦軸が場所であ
る。縦軸に記された透過交差部は、図１０における１０
０８で同一の場所である。一つの信号としての電子群の
終わりの位置１２０１に対して、信号間隔を４クロック
にした場合、次の電子群の先頭は１２０２、５クロック
にした場合は１２０３である。信号間隔が４クロック以
下であると、前の信号の電子群が透過交差部を通過し終
わらないうちに、次の信号の電子群が交差部へ突入する
ことになる。以上の考察から、電子群の信号長は２クロ
ック以下、信号間隔は４クロックより長くしなければな
らない。本発明のフレドキンゲートは図１０の構造に限
定される事はなく、電子輸送路組み替え交差部への同一
タイミング入力と、電子輸送路透過交差部での非同時通
過が守られていればよい。FIG. 12 shows the timing for the path in which the input signal b rushes into the electron transport path recombination intersection 1003 in FIG. 10 and emerges as the output signal b '. Similar to FIG. 11, the horizontal axis represents time and the vertical axis represents location. The transparent intersection marked on the vertical axis is 10 in FIG.
08 is the same place. With respect to the end position 1201 of the electron group as one signal, when the signal interval is 4 clocks, the beginning of the next electron group is 1202 and 1203 when it is 5 clocks. If the signal interval is 4 clocks or less, the electron group of the next signal rushes into the intersection before the electron group of the previous signal has finished passing through the transparent intersection. From the above consideration, the signal length of the electron group must be 2 clocks or less and the signal interval must be longer than 4 clocks. The Fredkin gate of the present invention is not limited to the structure of FIG. 10 as long as the same timing input to the electron transport path rearrangement intersection and the non-simultaneous passage at the electron transport path transmission intersection are protected. ..

【００３３】本発明のフレドキンゲートを用いて一般の
回路を構成する場合、図１０の構造体を複数結合しただ
けでは、上記の条件が守られるとは限らない。そこで、
一般の回路を構成する場合には、遅延回路の導入が必要
となる。遅延回路は、本来の電子輸送路のパスに対し
て、余分な電子輸送路を通すことによって、目的地への
到達時刻を遅らせるものである。図１３に様々な遅延回
路の輸送路の形状を示す。パス１３０１に対してパス１
３０２は２クロックの遅延回路パス、１３０３に対して
パス１３０４は４クロックの遅延回路、パス１３０５に
対してパス１３０６は４クロックの遅延回路となる。６
クロック以上の遅延回路も同様に構成可能である。これ
らの遅延回路を組み合わせることによって、信号のタイ
ミングを制御することができる。When a general circuit is constructed by using the Fredkin gate of the present invention, the above condition is not always satisfied only by connecting a plurality of structures shown in FIG. Therefore,
When configuring a general circuit, it is necessary to introduce a delay circuit. The delay circuit delays the arrival time at the destination by passing an extra electron transport path with respect to the original path of the electron transport path. FIG. 13 shows the shapes of transport paths of various delay circuits. Path 1 for path 1301
302 is a 2-clock delay circuit path, 1303 is a 4-clock delay circuit for path 1304, and path 1304 is a 4-clock delay circuit for path 1305. 6
A delay circuit of a clock or more can be similarly configured. By combining these delay circuits, the timing of signals can be controlled.

【００３４】回路の具体例として、図１４に本発明のフ
レドキンゲートを用いてデマルチプレクサを実現する回
路の構造を示す。デマルチプレクサは、フレドキンゲー
トを図２１の２１０３のように接続することにより実現
される。図２１の２１０３は、フレドキンゲート間の接
続の情報だけを指定しており、具体的なフレドキンゲー
トの構造にしたがって、デマルチプレクサの構造は変わ
ってくる。ただし、デマルチプレクサの動作そのもの
は、図２２に示した真理値表と何ら変わりはない。本回
路では、制御信号Ａ０およびＡ１は常に制御信号として
用いられていて、他のフレドキンゲートの入力信号とし
て用いられることがないので、この二つの制御信号の電
子輸送路は磁場発生面から離れることなく形成すること
ができる。その他の入力信号はＸと０が三つであり、制
御信号Ａ０とＡ１の値に従って、入力信号Ｘの値が出力
信号Ｙ０、Ｙ１、Ｙ２、Ｙ３のいずれかに出力される。
これらの入出力信号も、入出力信号面の中で形成するこ
とができる。本回路では、制御信号Ａ０がフレドキンゲ
ート１４０２を通過してフレドキンゲート１４０３へ到
達するまでの６クロックの間、フレドキンゲート１４０
１から１４０３方向への出力信号Ｘ０を遅延させるため
に、４遅延回路１４０４と２遅延回路１４０５を接続し
た。図１０のフレドキンゲートですでに説明したよう
に、４遅延回路１４０４として電子輸送路透過交差部を
含む回路を用いたので、信号の長さは２クロック以下、
信号の間隔は４クロック以上でなければならない。ま
た、図１４のままでは、出力信号Ｙ０〜Ｙ３の出力時刻
に同時性が保たれないため、同時刻出力を必要とする場
合には、フレドキンゲート１４０２からの出力信号の後
方に、６クロックの遅延回路を接続する必要がある。As a concrete example of the circuit, FIG. 14 shows the structure of a circuit for realizing a demultiplexer using the Fredkin gate of the present invention. The demultiplexer is realized by connecting Fredkin gates as shown by 2103 in FIG. Reference numeral 2103 in FIG. 21 specifies only the connection information between the Fredkin gates, and the structure of the demultiplexer changes according to the specific structure of the Fredkin gates. However, the operation itself of the demultiplexer is no different from that of the truth table shown in FIG. In this circuit, the control signals A0 and A1 are always used as control signals and are not used as input signals for other Fredkin gates. Therefore, the electron transport paths of these two control signals are separated from the magnetic field generation surface. Can be formed without. The other input signals are X and 0, and the value of the input signal X is output to any of the output signals Y0, Y1, Y2, and Y3 according to the values of the control signals A0 and A1.
These input / output signals can also be formed in the input / output signal plane. In this circuit, the control signal A0 passes through the Fredkin gate 1402 and reaches the Fredkin gate 1403 for 6 clocks until the Fredkin gate 140 is reached.
In order to delay the output signal X0 in the 1 to 1403 direction, the 4 delay circuit 1404 and the 2 delay circuit 1405 are connected. As described in the Fredkin gate of FIG. 10, since the circuit including the electron transport path transparent intersection is used as the 4-delay circuit 1404, the signal length is 2 clocks or less,
The signal interval must be 4 clocks or more. Further, since the simultaneity cannot be maintained at the output times of the output signals Y0 to Y3 in the case of FIG. 14 as it is, when the same time output is required, 6 clocks are output after the output signal from the Fredkin gate 1402. It is necessary to connect the delay circuit of.

【００３５】図１４のデマルチプレクサでは、制御信号
は制御信号としてのみ用いられていたが、一般の回路で
は制御信号を入出力信号として用いる場合が多い。例え
ば、図２１に示したＯＲ回路２１０１では、制御信号の
端子に入力ａが入ることを要求している。これまで示し
てきた実施例では、二層の二次元電子面は常に物理的に
隔てられていたが、上記のような例では二層間にバリス
ティックワイヤによる電子輸送路を設ける必要がある。In the demultiplexer of FIG. 14, the control signal is used only as the control signal, but in a general circuit, the control signal is often used as the input / output signal. For example, the OR circuit 2101 shown in FIG. 21 requires the input a to enter the terminal of the control signal. In the embodiments shown so far, the two-dimensional two-dimensional electron surfaces are always physically separated, but in the above-mentioned example, it is necessary to provide an electron transport path by a ballistic wire between the two layers.

【００３６】図１５に二層間をバリスティックワイヤで
接続する構造の実施例を示す。図１５では、バリスティ
ックワイヤがコの字状に形成されている。二層の二次元
電子面を隔てていたＡｌＧａＡｓ１５０１の一部を、ド
ープしないＧａＡｓ１５０２で連結し、それと平行にＳ
ｉをドープしたＡｌＧａＡｓ１５０３、１５０４を二本
設けることにより、二層を連結するバリスティックワイ
ヤ１５０５と１５０６が形成される。また、図１５のま
までは、連結された二層のバリスティックワイヤを流れ
る電子群は来た方向へ戻ってしまうため、所望の方向へ
電子群を導くためには、図１６に示すように電子輸送路
方向変更部を追加することが必要となる。上層の電子輸
送路１６０１を進む電子群は、二層間を連結する電子輸
送路１６０２により下層へ移動し、下層において電子輸
送路１６０３を逆方向へ進む。電子輸送路方向変更部１
６０４と１６０５を設けることにより、電子群を上層で
移動していたのと同じ方向へ進ませることができる。FIG. 15 shows an embodiment of a structure for connecting two layers with a ballistic wire. In FIG. 15, the ballistic wire is formed in a U shape. Part of the AlGaAs 1501 that separated the two-dimensional two-dimensional electron surface was connected with undoped GaAs 1502, and S was parallel to it.
By providing two i-doped AlGaAs 1503 and 1504, ballistic wires 1505 and 1506 connecting the two layers are formed. Further, in the case of FIG. 15 as it is, the electron group flowing through the connected two-layer ballistic wire returns in the direction in which it came. Therefore, in order to guide the electron group in the desired direction, as shown in FIG. It is necessary to add a transportation route direction changing unit. An electron group traveling along the electron transport path 1601 in the upper layer moves to the lower layer by the electron transport path 1602 connecting the two layers, and travels in the opposite direction through the electron transport path 1603 in the lower layer. Electronic transport route direction change unit 1
By providing 604 and 1605, the electron group can be advanced in the same direction as it was moving in the upper layer.

【００３７】次に、本発明による可逆的論理回路、およ
び可逆的演算装置で用いられる信号入力装置、および信
号読み取り装置について説明する。Next, a reversible logic circuit according to the present invention and a signal input device and a signal reading device used in the reversible arithmetic unit will be described.

【００３８】図１７は、本発明による可逆的論理回路、
および可逆的演算装置で用いられる信号入力用のホット
エレクトロンビームガンの概念図である。本発明による
可逆的論理回路の入出力となるのは電子の流れであり、
既に二次元電子面内に存在している電子を乱さないよ
う、フェルミエネルギーより高いエネルギーを持つ電子
を注入しなければならない。ただし、高すぎると回路そ
のものを破壊してしまうので、フェルミエネルギーより
僅かに高いエネルギーで、二次元電子面からはずれない
領域のエネルギーでなければならない。図１７の上図は
エレクトロンビームガンの物理的構造を示し、下図はバ
ンド構造を示す。ホットエレクトロンビームガンは、Ｇ
ａＡｓとＡｌＧａＡｓの超格子構造をとり、エミッタ電
極１７０１とベース電極１７０３の間に電圧１７０５を
加えると、エミッタ電極１７０１からベース電極１７０
３へと高いエネルギーの電子が注入される。絶縁体１７
０３をトンネルした電子のうち、障壁構造１７０４を乗
り越えるホットエレクトロン１７０６のみが射出され
る。障壁構造１７０４によりフェルミエネルギーより低
いエネルギーを持つ電子は遮蔽され、高すぎるエネルギ
ーを持つ電子は印加電圧１７０５を制御することにより
抑えることができる。構造図の各部１７０１〜１７０４
のバンドは、それぞれバンド構造図の１７１１〜１７１
４に対応している。絶縁体１７１２をトンネルして、障
壁１７１４より高いエネルギーの電子１７０７が射出さ
れる。このホットエレクトロンビームガンを半導体材料
内に形成することにより、本発明による可逆的論理回
路、および演算装置の入力装置として用いることができ
る。すなわち、信号が”１”の場合は電圧１７０５を加
え、信号が”０”の場合は電圧１７０５を加えない。ホ
ットエレクトロンビームガンに加える電圧の量が信号の
０，１に対応する。FIG. 17 shows a reversible logic circuit according to the present invention,
FIG. 3 is a conceptual diagram of a hot electron beam gun for signal input used in a reversible arithmetic unit. The input / output of the reversible logic circuit according to the present invention is the flow of electrons,
Electrons with energies higher than the Fermi energy must be injected so as not to disturb the electrons already existing in the two-dimensional electron plane. However, if it is too high, the circuit itself will be destroyed, so the energy must be slightly higher than the Fermi energy, and must be in the region that does not deviate from the two-dimensional electron surface. The upper diagram of FIG. 17 shows the physical structure of the electron beam gun, and the lower diagram shows the band structure. Hot electron beam gun is G
When a superlattice structure of aAs and AlGaAs is adopted and a voltage 1705 is applied between the emitter electrode 1701 and the base electrode 1703, the emitter electrode 1701 changes to the base electrode 170.
High energy electrons are injected into 3. Insulator 17
Of the electrons tunneled through 03, only hot electrons 1706 that cross over the barrier structure 1704 are emitted. Electrons having an energy lower than the Fermi energy are shielded by the barrier structure 1704, and electrons having an energy too high can be suppressed by controlling the applied voltage 1705. Structural parts 1701 to 1704
The bands are 1711 to 171 in the band structure diagram, respectively.
It corresponds to 4. Tunneling through the insulator 1712, electrons 1707 having higher energy than the barrier 1714 are emitted. By forming this hot electron beam gun in a semiconductor material, it can be used as an input device of the reversible logic circuit and arithmetic unit according to the present invention. That is, when the signal is "1", the voltage 1705 is applied, and when the signal is "0", the voltage 1705 is not applied. The amount of voltage applied to the hot electron beam gun corresponds to 0 and 1 of the signal.

【００３９】一方、出力信号の認識のために特別な周辺
装置は必要としない。本発明による可逆的論理回路の入
出力となるのは電子の流れであり、出力信号は電流量と
して検出可能である。電流量が０の時は出力信号が０で
あり、電流量が非０の時は出力信号が１である。ただ
し、出力信号の出ていない時も電流量は０であるから、
出力信号の無い場合と出力信号０の場合を識別しなけれ
ばならない。識別には信号のタイミングを用いる。各可
逆的論理回路への入出力は、常に同一タイミングで行な
われなければならない。そこで、最終的な出力信号の電
流量読み取り部へ電子が進入するタイミングを同一にす
ることにより、信号入力装置から出力信号読み取り部ま
での電子の到達時間を同一にすることができる。図１８
の上段に信号入力装置に加える電圧状態、下段に出力信
号読み取りで得られる電流量を示す。入力信号１８０
０、１８０１、１８０２は信号入力装置の電圧状態の時
間変化を表わしている。出力信号１８０３、１８０４、
１８０５は信号読み取り装置の電流量の時間変化を表わ
している。入力から出力への信号伝達に、演算時間分の
遅れが生じる。入力信号列１８０６は情報”１０１”を
表わし、対応する出力信号列１８０８は情報”１１０”
を表わす。入力信号列１８０７は情報”１００”を表わ
し、対応する出力信号列１８０９は情報”００１”を表
わす。全ての入力信号が０の場合、全ての出力信号が０
であるから、演算を行なう際の入力信号の内少なくとも
一つは１である。対応する出力信号にも同数の１となる
信号が存在する。従って、演算時間による出力の同期を
とることによって、出力信号の０か信号の無い状態かを
間違いなく検出することができる。On the other hand, no special peripheral device is required for recognition of the output signal. It is the flow of electrons that becomes the input / output of the reversible logic circuit according to the present invention, and the output signal can be detected as the amount of current. The output signal is 0 when the current amount is 0, and the output signal is 1 when the current amount is non-zero. However, since the current amount is 0 even when no output signal is output,
The case where there is no output signal and the case where the output signal is 0 must be distinguished. Signal timing is used for identification. Input and output to and from each reversible logic circuit must always be performed at the same timing. Therefore, the arrival time of electrons from the signal input device to the output signal reading unit can be made the same by making the timings of the electrons entering the current amount reading unit of the final output signal the same. FIG.
The upper part shows the voltage applied to the signal input device, and the lower part shows the amount of current obtained by reading the output signal. Input signal 180
Reference numerals 0, 1801 and 1802 represent changes with time in the voltage state of the signal input device. Output signals 1803, 1804,
Reference numeral 1805 represents the time variation of the current amount of the signal reading device. The signal transmission from the input to the output is delayed by the calculation time. The input signal sequence 1806 represents information "101", and the corresponding output signal sequence 1808 is information "110".
Represents. The input signal sequence 1807 represents information "100", and the corresponding output signal sequence 1809 represents information "001". When all input signals are 0, all output signals are 0
Therefore, at least one of the input signals when performing the calculation is 1. There are the same number of 1's in the corresponding output signals. Therefore, by synchronizing the outputs according to the calculation time, it is possible to surely detect whether the output signal is 0 or there is no signal.

【００４０】[0040]

【発明の効果】本発明によれば、情報損失に伴う熱の発
生が無い演算装置を構築することができる。According to the present invention, it is possible to construct an arithmetic unit that does not generate heat due to information loss.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示す可逆的論理回路の構造
図FIG. 1 is a structural diagram of a reversible logic circuit showing an embodiment of the present invention.

【図２】ＧａＡｓ／ＡｌＧａＡｓ二層ヘテロ接合の構造
断面図FIG. 2 is a structural cross-sectional view of a GaAs / AlGaAs double-layer heterojunction.

【図３】ＧａＡｓ／ＡｌＧａＡｓ二層ヘテロ接合におけ
るバリスティックワイヤの構造断面図FIG. 3 is a structural sectional view of a ballistic wire in a GaAs / AlGaAs double-layer heterojunction.

【図４】電子輸送路組み替え交差部の構造[Fig. 4] Structure of crossing of electron transport route

【図５】電子輸送路組み替え交差部の動作を示す図FIG. 5 is a diagram showing the operation of the electronic transport route reshuffle intersection.

【図６】制御磁場発生部の動作原理を説明する図FIG. 6 is a diagram for explaining the operation principle of the control magnetic field generation unit.

【図７】制御磁場発生部の構造の実施例FIG. 7: Example of structure of control magnetic field generator

【図８】電子輸送路透過交差部の構造の実施例FIG. 8: Example of structure of electron transport path transparent intersection

【図９】電子輸送路方向変更部の構造の実施例FIG. 9: Example of structure of electron transport path direction changing portion

【図１０】同一タイミングで入出力可能なフレドキンゲ
ートの構造例FIG. 10 is a structural example of a Fredkin gate capable of inputting and outputting at the same timing.

【図１１】信号長の違いによるタイミングの変化を示す
図FIG. 11 is a diagram showing a change in timing due to a difference in signal length.

【図１２】信号間隔の違いによるタイミングの変化を示
す図FIG. 12 is a diagram showing a change in timing due to a difference in signal interval.

【図１３】遅延回路の構造例FIG. 13 is a structural example of a delay circuit.

【図１４】本発明によるフレドキンゲートを用いたデマ
ルチプレクサの実施例FIG. 14 is an embodiment of a demultiplexer using a Fredkin gate according to the present invention.

【図１５】二層の二次元電子面を連結するバリスティッ
クワイヤの構造例FIG. 15 is a structural example of a ballistic wire connecting two layers of two-dimensional electron surfaces.

【図１６】二層間を連結した電子輸送路の方向変更例FIG. 16: Example of changing direction of electron transport path connecting two layers

【図１７】入力装置の構造図FIG. 17 is a structural diagram of an input device.

【図１８】可逆的演算装置における入出力のタイミング
を示す図FIG. 18 is a diagram showing input / output timing in the reversible arithmetic unit.

【図１９】フレドキンゲートの真理値表FIG. 19: Fredkin Gate truth table

【図２０】フレドキンゲートの記号FIG. 20 Symbol of Fredkin Gate

【図２１】フレドキンゲートにより構成される回路の例FIG. 21 is an example of a circuit composed of a Fredkin gate.

【図２２】デマルチプレクサの真理値表FIG. 22 is a truth table of the demultiplexer.

【図２３】ＧａＡｓ／ＡｌＧａＡｓヘテロ接合の構造図FIG. 23 is a structural diagram of a GaAs / AlGaAs heterojunction.

【図２４】ＧａＡｓ／ＡｌＧａＡｓヘテロ接合における
バリスティックワイヤの構造図FIG. 24 is a structural diagram of a ballistic wire in a GaAs / AlGaAs heterojunction.

【図２５】バリスティックワイヤにおけるホール効果を
説明する図FIG. 25 is a diagram illustrating a Hall effect in a ballistic wire.

【図２６】バリスティックワイヤにおけるホール効果で
調べられた交差形状の図FIG. 26 is a diagram of a crossing shape investigated by the Hall effect in a ballistic wire.

【符号の説明】[Explanation of symbols]

１…フレドキンゲートの基本構造、２…電子輸送路組み
替え交差部、３…制御磁場発生部、４…電子輸送路透過
交差部、５…電子輸送路方向変更部。DESCRIPTION OF SYMBOLS 1 ... Basic structure of a Fredkin gate, 2 ... Electron transport path rearrangement intersection, 3 ... Control magnetic field generation part, 4 ... Electron transport path penetration intersection, 5 ... Electron transport path direction change part.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井原 茂男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀井 洋一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shigeo Ihara 1-280 Higashi Koikekubo, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Yoichi Horii 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Ltd. Central research institute

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】半導体材料に可逆的論理回路を形成する際
に、 電子の輸送路としてのバリスティックワイヤが張り巡ら
された少なくとも二層の二次元電子面で構成され、 三本の入力用電子輸送路と三本の出力用電子輸送路を有
し、 三本の内の一本である制御信号によって制御磁場の発生
を可能とする部位と、 残りの二本の電子輸送路の交差部において制御磁場によ
り電子の進路を組み替える能力を備えた部位と、 それらの間を連結する電子輸送路とを有することを特徴
とする可逆的論理回路。1. When forming a reversible logic circuit in a semiconductor material, at least two layers of a two-dimensional electron surface are provided around which a ballistic wire as an electron transport path is stretched, and three input electrons are provided. At the intersection of the transport path and the three electron transport paths for output, where the control magnetic field, which is one of the three, enables the generation of the control magnetic field, and the remaining two electron transport paths A reversible logic circuit having a part having a capability of rearranging electron paths by a control magnetic field and an electron transport path connecting them. 【請求項２】請求項１記載の可逆的論理回路において前
記制御磁場の発生を可能とする部位が、制御信号として
入力された電子のループ軌道によって磁場を発生する、 可逆的論理回路。2. The reversible logic circuit according to claim 1, wherein the portion capable of generating the control magnetic field generates a magnetic field by a loop orbit of electrons input as a control signal. 【請求項３】請求項１および２記載の可逆的論理回路を
半導体材料内で複数連結することにより構成される、 可逆的演算装置。3. A reversible arithmetic unit constituted by connecting a plurality of reversible logic circuits according to claim 1 or 2 in a semiconductor material. 【請求項４】請求項３記載の可逆的演算装置において、 各可逆的論理回路の入出力のタイミングを合わせるため
に、少なくとも一つの遅延回路を含む、 可逆的演算装置。4. The reversible arithmetic unit according to claim 3, further comprising at least one delay circuit for adjusting the input / output timing of each reversible logic circuit.