JPH0594305A - Cache memory device - Google Patents
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- JPH0594305A JPH0594305A JP3181392A JP3181392A JPH0594305A JP H0594305 A JPH0594305 A JP H0594305A JP 3181392 A JP3181392 A JP 3181392A JP 3181392 A JP3181392 A JP 3181392A JP H0594305 A JPH0594305 A JP H0594305A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、命令列とデータとの双
方が格納されるキャッシュメモリ装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory device in which both an instruction string and data are stored.
【０００２】[0002]
【従来の技術】コンピュータシステムにおいて、命令フ
ェッチのためのアクセスとデータアクセスとの高速化を
目的としてキャッシュメモリ装置が使用される。2. Description of the Related Art In a computer system, a cache memory device is used for the purpose of speeding up access for instruction fetch and data access.
【０００３】ある種のキャッシュメモリ装置は、プロセ
ッサにより実行されるべき命令列が格納された命令キャ
ッシュとして使用されるだけでなく、データの格納のた
めのデータキャッシュとしても使用される。このタイプ
のキャッシュメモリ装置は、アプリケーションプログラ
ムに応じて命令列とデータとの間で容量配分の最適化が
図れる利点があるものの、従来はシングルポートメモリ
アレイで構成されていたので、命令フェッチのためのア
クセス要求とデータアクセス要求とを同時には処理する
ことができない構成であった。A certain type of cache memory device is used not only as an instruction cache in which an instruction string to be executed by a processor is stored, but also as a data cache for storing data. Although this type of cache memory device has the advantage of optimizing the capacity distribution between the instruction sequence and the data according to the application program, it is conventionally configured with a single-port memory array, so that it can be used for instruction fetching. The access request and the data access request cannot be processed at the same time.
【０００４】また、命令キャッシュとデータキャッシュ
とを分離したタイプのキャッシュメモリ装置も使用に供
されている。このタイプのキャッシュメモリ装置は、命
令フェッチのためのアクセス要求とデータアクセス要求
とを同時に処理できる利点があるものの、従来は命令キ
ャッシュとデータキャッシュとの各々がシングルポート
メモリアレイで構成されていたので、命令フェッチのた
めの複数のアクセス要求を同時には処理することができ
ず、また複数のデータアクセス要求を同時には処理する
ことができない構成であった。Further, a cache memory device of a type in which an instruction cache and a data cache are separated is also used. Although this type of cache memory device has the advantage of being able to process access requests and data access requests for instruction fetches at the same time, conventionally, each of the instruction cache and data cache was composed of a single port memory array. In this configuration, a plurality of access requests for fetching instructions cannot be processed at the same time, and a plurality of data access requests cannot be processed at the same time.
【０００５】さて、マイクロプロセッサを用いたコンピ
ュータシステムにおいて、命令を実行するためのマイク
ロプロセッサに命令縮小型コンピュータ（ＲＩＳＣ）の
アーキテクチャが採用される場合がある。以下、この種
のマイクロプロセッサをＲＩＳＣマイクロプロセッサと
いう。ＲＩＳＣマイクロプロセッサの命令セットは基本
的に１サイクルで実行できる命令に限定されており、該
マイクロプロセッサは１サイクル毎に次々と命令を実行
していく。しかも、メモリアクセス命令は、例えばロー
ド命令とストア命令との２種類に限られている。In a computer system using a microprocessor, an instruction reduction type computer (RISC) architecture may be adopted as a microprocessor for executing instructions. Hereinafter, this type of microprocessor is referred to as a RISC microprocessor. The instruction set of the RISC microprocessor is basically limited to instructions that can be executed in one cycle, and the microprocessor executes instructions one after another every cycle. Moreover, memory access instructions are limited to two types, for example, load instructions and store instructions.
【０００６】ＲＩＳＣマイクロプロセッサとキャッシュ
メモリ装置とが内部バスを介して接続された構成を有す
るプロセッサユニットでは、ＲＩＳＣマイクロプロセッ
サからキャッシュメモリ装置へ、命令フェッチのために
プログラムカウンタのインクリメントにより順次生成さ
れる命令アドレスと、ロード命令及びストア命令に基づ
いてデータアクセスのために生成されるデータアドレス
とが各々アクセス要求アドレスとして与えられることと
なる。更に、命令実行シーケンスの変更を要求する命令
すなわち無条件分岐命令、条件分岐命令等のシーケンス
変更命令を該マイクロプロセッサが実行する際には、分
岐先の命令フェッチのための分岐先アドレスが他のアク
セス要求アドレスとしてキャッシュメモリ装置に与えら
れる。In a processor unit having a structure in which a RISC microprocessor and a cache memory device are connected via an internal bus, the RISC microprocessor is sequentially generated from the cache memory device by incrementing a program counter for fetching an instruction. The instruction address and the data address generated for data access based on the load instruction and the store instruction are given as access request addresses, respectively. Furthermore, when the microprocessor executes an instruction requesting a change in the instruction execution sequence, that is, a sequence change instruction such as an unconditional branch instruction or a conditional branch instruction, the branch destination address for fetching the instruction of the branch destination is not It is given to the cache memory device as an access request address.
【０００７】一方、共通のシステムバス（外部バス）に
複数のプロセッサユニットを接続してなるマルチプロセ
ッサ構成のコンピュータシステムでは、各プロセッサユ
ニットにバス監視装置を設けることが一般的になってい
る。例えば、あるプロセッサユニット内のキャッシュメ
モリ装置のデータが一部書き換えられた場合、キャッシ
ュプロトコルの定義に従ってデータの整合性すなわちコ
ヒーレンシーを維持するように、他のプロセッサユニッ
ト内のキャッシュメモリ装置の同一アドレスのデータを
無効化する必要がある。外部バスに接続された共通の外
部メモリ装置のデータが一部書き換えられた場合も、同
様の操作を施す必要がある。そこで、各バス監視装置
は、外部バスから供給された物理アドレスのデータをキ
ャッシュメモリ装置が保持しているかどうかを調べるの
である。つまり、キャッシュメモリ装置へは、バス監視
装置からデータの整合性を管理するための物理アドレス
が更に他のアクセス要求アドレスとして与えられる。な
お、マルチプロセッサ構成におけるキャッシュメモリ装
置のコヒーレンシーについては、J.Archibald and J.L.
Baer：“Cache Coherence Protocols ：Evaluation Usi
nga MultiprocessorSimulation Model”（ACM Trans. o
n Computer Systems，Vol.4,No.4,Nov.1986,pp.273-29
8）等に詳細な記述がある。On the other hand, in a computer system having a multiprocessor structure in which a plurality of processor units are connected to a common system bus (external bus), it is general to provide a bus monitoring device in each processor unit. For example, when a part of the data in the cache memory device in one processor unit is rewritten, the same address of the cache memory device in another processor unit may be stored in order to maintain the data consistency, that is, coherency according to the definition of the cache protocol. You need to invalidate the data. The same operation needs to be performed when a part of the data in the common external memory device connected to the external bus is rewritten. Therefore, each bus monitoring device checks whether or not the cache memory device holds the data of the physical address supplied from the external bus. In other words, the physical address for managing data consistency is given to the cache memory device as another access request address from the bus monitoring device. For the coherency of cache memory devices in multiprocessor configurations, see J. Archibald and JL
Baer: “Cache Coherence Protocols: Evaluation Usi
nga Multiprocessor Simulation Model ”(ACM Trans. o
n Computer Systems, Vol.4, No.4, Nov.1986, pp.273-29
8) etc. have detailed description.
【０００８】[0008]
【発明が解決しようとする課題】上記命令アドレス、分
岐先アドレス、データアドレス及び物理アドレスの各々
に係るアクセス要求は、互いに独立に生起する。したが
って、最大４種類のアクセス要求が同時に生起する可能
性がある。The access requests for each of the instruction address, branch destination address, data address and physical address occur independently of each other. Therefore, up to four types of access requests may occur at the same time.
【０００９】ところが、前記のとおり命令キャッシュと
データキャッシュとを分離しないタイプの従来のキャッ
シュメモリ装置は、命令フェッチのためのアクセス要求
（命令アドレス及び分岐先アドレスに係るアクセス要
求）とデータアクセス要求（データアドレス及び物理ア
ドレスに係るアクセス要求）とを同時には処理できない
構成であったので、両者が同時に生起した場合には一方
のアクセス要求を優先的に処理することとなる。したが
って、例えば命令フェッチのためのアクセスを優先させ
る場合には、データアクセス要求が処理待ち状態となっ
てペナルティが発生する。However, in the conventional cache memory device of the type in which the instruction cache and the data cache are not separated as described above, the access request for instruction fetch (the access request relating to the instruction address and the branch destination address) and the data access request ( Since the access request relating to the data address and the physical address) cannot be processed at the same time, when both of them occur at the same time, one access request is preferentially processed. Therefore, for example, when prioritizing access for instruction fetch, a data access request is placed in a processing wait state and a penalty occurs.
【００１０】また、命令キャッシュとデータキャッシュ
とを分離したタイプの従来のキャッシュメモリ装置は、
特にマルチプロセッサ構成をサポートするＲＩＳＣマイ
クロプロセッサに適用される場合、例えば条件分岐命令
の実行やメモリアクセス命令の実行に際し、次のような
問題があった。A conventional cache memory device of a type in which an instruction cache and a data cache are separated is
Especially when applied to a RISC microprocessor that supports a multiprocessor configuration, the following problems occur, for example, when executing a conditional branch instruction or a memory access instruction.
【００１１】まず、ＲＩＳＣマイクロプロセッサがある
命令の実行と並行して条件分岐命令の条件の成立・不成
立の判断をしている間にキャッシュメモリ装置が該プロ
セッサからの命令アドレスに係るアクセス要求を処理す
る構成を採用すれば、分岐条件不成立の場合に次に実行
すべき命令がプログラムカウンタに従って予めフェッチ
されるので、分岐条件の不成立が判明した時点で該プロ
セッサは次の命令を直ちに実行することができる。とこ
ろが、従来のキャッシュメモリ装置は、命令アドレスに
係るアクセス要求と分岐先アドレスに係るアクセス要求
とを同時には処理できない構成であったので、前記分岐
条件の成立・不成立の判断と命令アドレスに係るアクセ
ス要求の処理とが完了した後でなければ分岐先の命令を
フェッチすることができない。つまり、分岐先の命令フ
ェッチのためのアクセスについてペナルティが発生する
のである。First, while the RISC microprocessor determines whether a condition of a conditional branch instruction is satisfied or not in parallel with execution of an instruction, the cache memory device processes an access request relating to an instruction address from the processor. If the configuration is adopted, the instruction to be executed next when the branch condition is not satisfied is fetched in advance according to the program counter. Therefore, when the branch condition is not satisfied, the processor can immediately execute the next instruction. it can. However, the conventional cache memory device has a configuration in which an access request related to an instruction address and an access request related to a branch destination address cannot be processed at the same time. The instruction at the branch destination can be fetched only after the processing of the request is completed. That is, there is a penalty for access for fetching the instruction at the branch destination.
【００１２】また、同命令キャッシュとデータキャッシ
ュとを分離したタイプの従来のキャッシュメモリ装置
は、ロード命令及びストア命令に基づくデータアドレス
に係るアクセス要求とデータの整合性を管理するための
物理アドレスに係るアクセス要求とを同時には処理でき
ない構成であったので、両者が同時に生起した場合には
一方のアクセス要求を優先的に処理することとなる。し
たがって、例えば物理アドレスに係るアクセスを優先さ
せる場合には、データアドレスに係るアクセス要求が処
理待ち状態となってペナルティが発生する。In the conventional cache memory device of the type in which the instruction cache and the data cache are separated from each other, an access request relating to a data address based on a load instruction and a store instruction and a physical address for managing data consistency are used. Since the access request and the access request cannot be processed at the same time, when both of them occur at the same time, one of the access requests is preferentially processed. Therefore, for example, when prioritizing the access related to the physical address, the access request related to the data address is placed in the processing waiting state and a penalty occurs.
【００１３】本発明の目的は、命令キャッシュとデータ
キャッシュとを分離しないタイプのキャッシュメモリ装
置において、命令フェッチのための複数のアクセス要求
と複数のデータアクセス要求との中から任意に選択され
た少なくとも２つのアクセス要求を同時に処理できるよ
うにすることにあり、特にＲＩＳＣマイクロプロセッサ
を含んだマルチプロセッサ構成のプロセッサユニットの
各々に好適に使用されるアクセス効率の良いキャッシュ
メモリ装置を提供することにある。An object of the present invention is, in a cache memory device of a type that does not separate an instruction cache and a data cache, at least arbitrarily selected from a plurality of access requests for instruction fetch and a plurality of data access requests. It is to be able to process two access requests at the same time, and in particular to provide a cache memory device of good access efficiency which is preferably used for each processor unit of a multiprocessor configuration including a RISC microprocessor.
【００１４】[0014]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、命令キャッシュとデータキャッシュと
を分離しないタイプのキャッシュメモリ装置に互いに独
立した２つのポートを有するデュアルポートメモリアレ
イを導入し、命令フェッチのための２つのアクセス要求
の同時処理、命令フェッチのためのアクセス要求とデー
タアクセス要求との同時処理、及び、２つのデータアク
セス要求の同時処理をいずれも可能にしたものである。To achieve the above object, the present invention provides a dual port memory array having two independent ports in a cache memory device of a type that does not separate an instruction cache and a data cache. Introduced to enable simultaneous processing of two access requests for instruction fetch, simultaneous processing of access request and data access request for instruction fetch, and simultaneous processing of two data access requests. is there.
【００１５】具体的には、請求項１の発明は、命令フェ
ッチのためのアクセスに使用されるべき複数のアドレス
とデータアクセスに使用されるべき複数のアドレスとか
らなるアドレス群の中の１つ又は複数のアドレスがアク
セス要求アドレスとして与えられるキャッシュメモリ装
置において、複数のアクセス要求アドレスが同時に与え
られた場合には該与えられた複数のアクセス要求アドレ
スの中から各々１つのアドレスを選択するための複数の
アドレス選択手段と、命令列とデータとが格納されかつ
前記複数のアドレス選択手段で各々選択されたアドレス
によりそれぞれ独立にアクセスされる記憶手段とを備え
た構成を採用したものである。Specifically, the invention of claim 1 is one of an address group consisting of a plurality of addresses to be used for access for instruction fetch and a plurality of addresses to be used for data access. Alternatively, in a cache memory device to which a plurality of addresses are given as access request addresses, when a plurality of access request addresses are given at the same time, one address is selected from the plurality of given access request addresses. The present invention employs a configuration including a plurality of address selection means and a storage means for storing an instruction string and data and independently accessed by the addresses selected by the plurality of address selection means.
【００１６】請求項２の発明は、ＲＩＳＣマイクロプロ
セッサを含んだマルチプロセッサ構成のプロセッサユニ
ットへの対応を可能にしたものであって、命令フェッチ
のためにプログラムカウンタのインクリメントにより順
次生成される第１のアドレスとしての命令アドレスと、
命令実行シーケンスの変更を要求するシーケンス変更命
令に基づいて分岐先の命令フェッチのために生成される
第２のアドレスとしての分岐先アドレスと、メモリアク
セス命令に基づいてデータアクセスのために生成される
第３のアドレスとしてのデータアドレスと、他のメモリ
装置との間のデータの整合性を管理するための第４のア
ドレスとしてのデータアクセス用の物理アドレスとの４
種類のアドレスからなるアドレス群に属する１つ又は複
数のアドレスがアクセス要求アドレスとして与えられる
キャッシュメモリ装置において、次のような制御装置
と、第１及び第２のアドレス選択器と、記憶装置とを備
えた構成を採用したものである。すなわち、制御装置
は、複数のアクセス要求アドレスが同時に与えられた場
合には、該与えられた複数のアクセス要求アドレスの中
から２つのアドレスを各々第１及び第２の被選択アドレ
スとして指定するものである。また、第１のアドレス選
択器は、前記制御装置により第１の被選択アドレスとし
て指定されたアドレスを前記与えられた複数のアクセス
要求アドレスの中から選択し、かつ該選択したアドレス
を出力するものである。第２のアドレス選択器は、前記
制御装置により第２の被選択アドレスとして指定された
アドレスを前記与えられた複数のアクセス要求アドレス
の中から選択し、かつ該選択したアドレスを出力するも
のである。そして、記憶装置は、命令列とデータとが格
納され、かつ前記第１及び第２のアドレス選択器から各
々出力されたアドレスによりそれぞれ独立にアクセスさ
れるものである。A second aspect of the present invention makes it possible to deal with a processor unit having a multiprocessor structure including a RISC microprocessor, and is sequentially generated by incrementing a program counter for fetching an instruction. Instruction address as the address of
A branch destination address as a second address generated for a branch destination instruction fetch based on a sequence modification instruction requesting a modification of an instruction execution sequence, and a data access based on a memory access instruction. A data address as a third address and a physical address for data access as a fourth address for managing the consistency of data with other memory devices.
In a cache memory device to which one or more addresses belonging to an address group consisting of different types of addresses are given as access request addresses, the following control device, first and second address selectors, and a storage device are provided. It adopts the configuration provided. That is, when a plurality of access request addresses are given at the same time, the control device designates two addresses among the given plurality of access request addresses as the first and second selected addresses, respectively. Is. The first address selector selects an address designated by the control device as a first selected address from the plurality of given access request addresses, and outputs the selected address. Is. The second address selector selects an address designated by the control device as a second selected address from the plurality of given access request addresses, and outputs the selected address. .. The storage device stores the instruction sequence and the data, and is independently accessed by the addresses output from the first and second address selectors.
【００１７】また、請求項３の発明では、前記制御装置
は、前記与えられた複数のアクセス要求アドレスのう
ち、前記第１〜第３の３種類のアドレスの中から１つの
アドレスを前記第１の被選択アドレスとして指定し、か
つ前記第２〜第４の３種類のアドレスの中から他の１つ
のアドレスを前記第２の被選択アドレスとして指定する
こととした。According to a third aspect of the invention, the control device sets one of the first to third types of addresses among the plurality of given access request addresses to the first address. And the other one of the second to fourth types of addresses is designated as the second selected address.
【００１８】請求項４の発明では、前記制御装置は、３
つ以上のアクセス要求アドレスが同時に与えられた場合
には、前記第３及び第４のアドレスに比べて前記第１及
び第２のアドレスを優先させ、かつ前記第３のアドレス
に比べて前記第４のアドレスを優先させるという優先ル
ールに従って前記第１及び第２の被選択アドレスの指定
を行い、かつ前記与えられた３つ以上のアクセス要求ア
ドレスのうち前記第１及び第２の被選択アドレスとして
指定されたアドレス以外のアドレスを処理待ち状態とす
ることとした。In the invention of claim 4, the control device is
When one or more access request addresses are given at the same time, the first and second addresses are given priority over the third and fourth addresses, and the fourth address is given as compared with the third address. The first and second selected addresses are designated according to a priority rule of giving priority to each address, and designated as the first and second selected addresses of the given three or more access request addresses. Addresses other than the specified address are placed in the processing waiting state.
【００１９】また、請求項５の発明では、前記制御装置
は、前記処理待ち状態のアクセス要求アドレスに加えて
２つ以上のアクセス要求アドレスが同時に与えられた場
合には、前記第１及び第２の被選択アドレスの指定に際
し、前記処理待ち状態のアクセス要求アドレスを最優先
とすることとした。Further, in the invention of claim 5, the control device, when two or more access request addresses are simultaneously given in addition to the access request addresses in the processing waiting state, the first and second When designating the selected address, the access request address in the processing waiting state is given the highest priority.
【００２０】請求項６の発明では、前記記憶装置は、次
のような第１及び第２のデュアルポートメモリアレイ
と、第１及び第２の比較器とを備えることとした。すな
わち、第１のデュアルポートメモリアレイは、互いに独
立した第１及び第２のポートを有し、かつ前記第１のア
ドレス選択器から出力されたアドレスのうちの特定の部
分により前記第１のポートから第１のタグアドレスが読
み出され、かつ前記第２のアドレス選択器から出力され
たアドレスのうちの特定の部分により前記第２のポート
から第２のタグアドレスが読み出されるものである。ま
た、第１の比較器は、前記第１のアドレス選択器から出
力されたアドレスのうちの他の特定の部分と前記第１の
デュアルポートメモリアレイの第１のポートから読み出
された第１のタグアドレスとが一致した場合には第１の
ヒット信号を出力するものである。第２の比較器は、前
記第２のアドレス選択器から出力されたアドレスのうち
の他の特定の部分と前記第１のデュアルポートメモリア
レイの第２のポートから読み出された第２のタグアドレ
スとが一致した場合には第２のヒット信号を出力するも
のである。そして、第２のデュアルポートメモリアレイ
は、命令列とデータとが格納され、かつ互いに独立した
第１及び第２のメモリポートを有し、かつ前記第１の比
較器から第１のヒット信号が出力された場合には前記第
１のアドレス選択器から出力されたアドレスにより前記
第１のメモリポートを通してアクセスされ、かつ前記第
２の比較器から第２のヒット信号が出力された場合には
前記第２のアドレス選択器から出力されたアドレスによ
り前記第２のメモリポートを通してアクセスされるもの
である。According to a sixth aspect of the present invention, the storage device includes the following first and second dual port memory arrays and first and second comparators. That is, the first dual-port memory array has first and second ports that are independent of each other, and the first port is determined by a specific portion of the address output from the first address selector. From the second address selector, and the second tag address is read from the second port by a specific part of the address output from the second address selector. The first comparator is configured to read another specific portion of the address output from the first address selector and a first port read from the first port of the first dual port memory array. The first hit signal is output when the tag address of No. 1 matches. The second comparator is configured to read another specific portion of the address output from the second address selector and a second tag read from the second port of the first dual-port memory array. When the addresses match, the second hit signal is output. The second dual-port memory array has a first and second memory ports that store an instruction string and data and are independent of each other, and receives a first hit signal from the first comparator. When output, the address output from the first address selector is used to access through the first memory port, and when the second comparator outputs a second hit signal, The address output from the second address selector is accessed through the second memory port.
【００２１】また、請求項７の発明では、前記記憶装置
は、前記第１のアドレスによりアクセスされる毎に前記
格納された命令列のうちの連続した少なくとも２つの命
令が一度にフェッチされることとした。According to the invention of claim 7, in the storage device, at least two consecutive instructions of the stored instruction sequence are fetched at one time each time the storage device is accessed by the first address. And
【００２２】[0022]
【作用】請求項１の発明によれば、複数のアドレス選択
手段により命令フェッチのためのアドレスとデータアク
セスのための他のアドレスとが選択される場合だけでな
く、同アドレス選択手段により命令フェッチのための複
数のアドレスが選択される場合や、データアクセスのた
めの複数のアドレスが選択される場合もある。命令列と
データとの双方が格納された記憶手段は、これら各々の
場合に応じて、各アドレス選択手段で選択されたアドレ
スによりそれぞれ独立にアクセスされる。つまり、命令
キャッシュとデータキャッシュとを分離しない構成であ
りながら、命令フェッチのための複数のアクセス要求の
同時処理、命令フェッチのためのアクセス要求とデータ
アクセス要求との同時処理、及び、複数のデータアクセ
ス要求の同時処理がいずれも可能である。According to the first aspect of the present invention, not only the case where an address for instruction fetch and another address for data access are selected by a plurality of address selecting means, but also the instruction fetching by the same address selecting means. In some cases, a plurality of addresses for data access may be selected, and in some cases a plurality of addresses for data access may be selected. The storage means in which both the instruction string and the data are stored are independently accessed by the address selected by each address selection means in each case. That is, although the instruction cache and the data cache are not separated, simultaneous processing of a plurality of access requests for instruction fetch, simultaneous processing of an access request and a data access request for instruction fetch, and a plurality of data Both simultaneous access requests can be processed.
【００２３】次に、請求項２の発明によれば、やはり命
令キャッシュとデータキャッシュとを分離しない構成で
ありながら、命令フェッチのためのアクセス要求（命令
アドレス又は分岐先アドレスに係るアクセス要求）とデ
ータアクセス要求（データアドレス又は物理アドレスに
係るアクセス要求）とを同時に処理できるだけでなく、
命令フェッチのための２つのアクセス要求（命令アドレ
ス及び分岐先アドレスに係るアクセス要求）の同時処理
や、２つのデータアクセス要求（データアドレス及び物
理アドレスに係るアクセス要求）の同時処理が可能であ
る。しかも、制御装置によって第１及び第２の被選択ア
ドレスとして指定される２つのアドレスの組み合わせの
中には、ＲＩＳＣマイクロプロセッサを含んだマルチプ
ロセッサ構成のプロセッサユニットへの対応にとって必
要なアドレスの組み合わせ、すなわち(1) 命令アドレス
と分岐先アドレス、(2) 命令アドレスとデータアドレ
ス、(3) 命令アドレスと物理アドレス、(4) 分岐先アド
レスとデータアドレス、(5)分岐先アドレスと物理アド
レス、及び、(6) データアドレスと物理アドレスの６種
類の組み合わせが全て含まれている。また、１サイクル
に複数の命令を同時に実行できるスーパースケーラ型の
アーキテクチャを採用したマイクロプロセッサへの対応
の場合に必要となる他のアドレスの組み合わせ、例えば
２つのデータアドレスの組み合わせも許容される。Next, according to the second aspect of the present invention, although the instruction cache and the data cache are not separated, an access request for instruction fetch (access request relating to an instruction address or a branch destination address) and Not only can data access requests (access requests relating to data addresses or physical addresses) be processed simultaneously,
Simultaneous processing of two access requests (access requests relating to an instruction address and branch destination address) and two data access requests (access requests relating to data address and physical address) for instruction fetch are possible. Moreover, among the two address combinations designated as the first and second selected addresses by the control device, the combination of addresses necessary for handling the processor unit of the multiprocessor configuration including the RISC microprocessor, That is, (1) instruction address and branch destination address, (2) instruction address and data address, (3) instruction address and physical address, (4) branch destination address and data address, (5) branch destination address and physical address, and (6) All six combinations of data address and physical address are included. Further, other address combinations necessary for supporting a microprocessor adopting a superscalar type architecture capable of simultaneously executing a plurality of instructions in one cycle, for example, a combination of two data addresses are allowed.
【００２４】また、請求項３の発明によれば、制御装置
による第１及び第２の被選択アドレスの指定の範囲が制
限されているにもかかわらず、該制限を設けない場合と
同様に、ＲＩＳＣマイクロプロセッサを含んだマルチプ
ロセッサ構成のプロセッサユニットへの対応にとって必
要な前記６種類のアドレスの組み合わせはいずれも許容
される。また、スーパースケーラ型のアーキテクチャを
採用したマイクロプロセッサへの対応にとって必要な２
つのデータアドレス等の組み合わせも許容される。Further, according to the invention of claim 3, although the range of designation of the first and second selected addresses by the control device is limited, as in the case where the limitation is not provided, Any combination of the above-mentioned 6 types of addresses necessary for supporting a processor unit having a multiprocessor structure including a RISC microprocessor is allowed. In addition, it is necessary to support microprocessors that use a superscalar architecture.
A combination of two data addresses is also allowed.
【００２５】また、請求項４の発明によれば、例えば第
１〜第４のアドレスの各々に係る４つのアクセス要求が
同時に与えられた場合、データアドレス（第３アドレ
ス）及び物理アドレス（第４のアドレス）に係るデータ
アクセス要求に比べて、命令アドレス（第１アドレス）
及び分岐先アドレス（第２のアドレス）に係る命令フェ
ッチのためのアクセス要求が優先的に処理される。ま
た、同じデータアクセス要求の中でもデータアドレス
（第３アドレス）に係るアクセス要求に比べて物理アド
レス（第４のアドレス）に係るアクセス要求が優先的に
処理される。Further, according to the invention of claim 4, when, for example, four access requests for each of the first to fourth addresses are simultaneously given, a data address (third address) and a physical address (fourth address) are given. Instruction address (first address) compared to the data access request relating to
And the access request for the instruction fetch related to the branch destination address (second address) is preferentially processed. Further, among the same data access requests, the access request relating to the physical address (fourth address) is preferentially processed as compared with the access request relating to the data address (third address).
【００２６】また、請求項５の発明によれば、例えば３
つのアクセス要求が同時に与えられた場合、該３つのア
クセス要求のうちの処理待ち状態とされた１つのアクセ
ス要求は次の機会には必ず処理される。また、４つのア
クセス要求が同時に与えられた場合でも、該４つのアク
セス要求のうちの処理待ち状態とされた２つのアクセス
要求は次の機会には必ず処理される。Further, according to the invention of claim 5, for example, 3
When three access requests are given at the same time, one access request among the three access requests in the processing waiting state is always processed at the next opportunity. Further, even when four access requests are given at the same time, the two access requests in the process waiting state out of the four access requests are always processed at the next opportunity.
【００２７】請求項６の発明によれば、命令列とデータ
との双方が第２のデュアルポートメモリアレイに格納さ
れ、該第２のデュアルポートメモリアレイのエントリの
タグアドレスが第１のデュアルポートメモリアレイに格
納される。そして、第１のアドレス選択器から出力され
たアドレスは、ヒットしたか否かが第１のデュアルポー
トメモリアレイと第１の比較器とにより調べられ、ヒッ
トした場合には第２のデュアルポートメモリアレイへの
アクセスに使用される。これと並行して、第２のアドレ
ス選択器から出力されたアドレスは、ヒットしたか否か
が第１のデュアルポートメモリアレイと第２の比較器と
により調べられ、ヒットした場合には同じく第２のデュ
アルポートメモリアレイへのアクセスに使用される。According to the invention of claim 6, both the instruction sequence and the data are stored in the second dual port memory array, and the tag address of the entry of the second dual port memory array is the first dual port memory array. Stored in memory array. Then, the address output from the first address selector is checked by the first dual-port memory array and the first comparator whether or not there is a hit, and if it is hit, the second dual-port memory is found. Used to access the array. In parallel with this, the address output from the second address selector is checked by the first dual-port memory array and the second comparator whether or not there is a hit. Used to access two dual port memory arrays.
【００２８】また、請求項７の発明によれば、命令列の
うちの連続した少なくとも２つの命令が記憶装置から一
度にフェッチされる。したがって、第１のアドレスに係
るアクセス頻度が低減する一方、第２〜第４のアドレス
に係るアクセス要求が即時に処理される可能性が増大す
る。According to the invention of claim 7, at least two consecutive instructions in the instruction sequence are fetched from the storage device at one time. Therefore, while the access frequency for the first address is reduced, the possibility that the access request for the second to fourth addresses is immediately processed increases.
【００２９】[0029]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００３０】図１は、ＲＩＳＣマイクロプロセッサを含
んだマルチプロセッサ構成のプロセッサユニットに適し
た本発明の一実施例に係るキャッシュメモリ装置の構成
を示すブロック図である。同図に示すキャッシュメモリ
装置へは、４つのアドレスＩＡ，ＢＡ，ＤＡ，ＰＡのう
ちの１つ又は複数のアドレスがアクセス要求アドレスと
して与えられる。第１のアクセス要求信号ＩＡＧととも
に与えられる第１のアドレスＩＡは、命令フェッチのた
めにプログラムカウンタのインクリメントにより順次生
成される命令アドレスである。第２のアクセス要求信号
ＢＡＧとともに与えられる第２のアドレスＢＡは、無条
件分岐命令、条件分岐命令等のシーケンス変更命令に基
づいて分岐先の命令フェッチのために生成される分岐先
アドレスである。第３のアクセス要求信号ＤＡＧととも
に与えられる第３のアドレスＤＡは、メモリアクセス命
令に基づいてデータアクセスのために生成されるデータ
アドレスである。そして、第４のアクセス要求信号ＰＡ
Ｇとともに与えられる第４のアドレスＰＡは、他のメモ
リ装置との間のデータの整合性を管理するためのデータ
アクセス用の物理アドレスである。FIG. 1 is a block diagram showing a structure of a cache memory device according to an embodiment of the present invention, which is suitable for a processor unit having a multiprocessor structure including a RISC microprocessor. To the cache memory device shown in the figure, one or a plurality of four addresses IA, BA, DA and PA are given as access request addresses. The first address IA given together with the first access request signal IAG is an instruction address sequentially generated by incrementing the program counter for instruction fetch. The second address BA given together with the second access request signal BAG is a branch destination address generated for fetching a branch destination instruction based on a sequence change instruction such as an unconditional branch instruction or a conditional branch instruction. The third address DA given together with the third access request signal DAG is a data address generated for data access based on the memory access instruction. Then, the fourth access request signal PA
The fourth address PA given together with G is a physical address for data access for managing the consistency of data with other memory devices.
【００３１】図１中の２０は、表１及び表２に示すよう
に、入力信号としての第１〜第４のアクセス要求信号Ｉ
ＡＧ，ＢＡＧ，ＤＡＧ，ＰＡＧの状態の組み合わせに応
じて第１及び第２の指定信号Ｓ１，Ｓ２を出力するため
の一種のステートマシンとしての制御装置である。第１
の指定信号Ｓ１は、アクセス要求アドレスとしての第１
〜第４のアドレスＩＡ，ＢＡ，ＤＡ，ＰＡの中から１つ
のアドレスを第１の被選択アドレスとして指定するため
の信号である。また、第２の指定信号Ｓ２は、同じくア
クセス要求アドレスとしての第１〜第４のアドレスＩ
Ａ，ＢＡ，ＤＡ，ＰＡの中から他のアドレスを第２の被
選択アドレスとして指定するための信号である。ただ
し、表１，２に示した第１及び第２の指定信号Ｓ１，Ｓ
２による被選択アドレスの指定は、互いの間で交換可能
である。図１中のＳ０は、両指定を伝達するために制御
装置２０から出力される他の信号である。Reference numeral 20 in FIG. 1 indicates, as shown in Tables 1 and 2, first to fourth access request signals I as input signals.
It is a control device as a kind of state machine for outputting the first and second designation signals S1 and S2 in accordance with the combination of the states of AG, BAG, DAG and PAG. First
Of the first designation signal S1 as the access request address.
Is a signal for designating one address from the fourth addresses IA, BA, DA, PA as the first selected address. Further, the second designation signal S2 is the same as the first to fourth addresses I as access request addresses.
This is a signal for designating another address from among A, BA, DA, and PA as the second selected address. However, the first and second designation signals S1 and S shown in Tables 1 and 2
The designation of the selected address by 2 is exchangeable between each other. S0 in FIG. 1 is another signal output from the control device 20 for transmitting both designations.
【００３２】[0032]
【表１】 [Table 1]
【００３３】[0033]
【表２】 [Table 2]
【００３４】制御装置２０は、表２に示すように３つ以
上のアクセス要求信号が同時に与えられた場合には、第
３及び第４のアドレスＤＡ，ＰＡに比べて第１及び第２
のアドレスＩＡ，ＢＡを優先させ、かつ第３のアドレス
ＤＡに比べて第４のアドレスＰＡを優先させるという優
先ルールに従って第１及び第２の指定信号Ｓ１，Ｓ２を
出力する。この際、指定を受けなかったアクセス要求ア
ドレスは、例えば表２中の番号１９の行に示す物理アド
レス（第４のアドレス）ＰＡのように処理待ち状態とさ
れる。表２では、このようにして処理待ち状態とされた
アドレスに係るアクセス要求信号は、論理値“１”に記
号“＊”を付した表示となっている。制御装置２０は、
処理待ち状態のアクセス要求信号に加えて２つ以上のア
クセス要求信号が同時に与えられた場合（例えば表２中
の番号２２の行）には、第１及び第２の被選択アドレス
の指定に際し、該処理待ち状態のアクセス要求信号に係
るアドレスを最優先とする。When three or more access request signals are simultaneously given as shown in Table 2, the controller 20 compares the first and second addresses DA and PA with each other.
The first and second designation signals S1 and S2 are output in accordance with the priority rule that the addresses IA and BA of 1) are prioritized and the fourth address PA is prioritized over the third address DA. At this time, the access request address that has not been designated is put in a processing waiting state like the physical address (fourth address) PA shown in the row of number 19 in Table 2, for example. In Table 2, the access request signal relating to the address that has been put in the process waiting state in this way is displayed by adding the symbol “*” to the logical value “1”. The control device 20 is
When two or more access request signals are simultaneously given in addition to the access request signal in the processing waiting state (for example, row 22 in Table 2), when designating the first and second selected addresses, The address related to the access request signal in the processing waiting state has the highest priority.
【００３５】図１中の１０は、第１の指定信号Ｓ１によ
り第１の被選択アドレスとして指定されたアドレスを前
記第１〜第４のアドレスＩＡ，ＢＡ，ＤＡ，ＰＡの中か
ら選択し、かつ該選択したアドレスを第１の選択アドレ
スＳＡ１として出力するための第１のアドレス選択器で
ある。１２は、第２の指定信号Ｓ２により第２の被選択
アドレスとして指定されたアドレスを同じく前記第１〜
第４のアドレスＩＡ，ＢＡ，ＤＡ，ＰＡの中から選択
し、かつ該選択したアドレスを第２の選択アドレスＳＡ
２として出力するための第２のアドレス選択器である。Reference numeral 10 in FIG. 1 selects an address designated as the first selected address by the first designation signal S1 from the first to fourth addresses IA, BA, DA, PA, A first address selector for outputting the selected address as a first selected address SA1. 12 designates the address designated as the second selected address by the second designation signal S2 similarly to the first to
The fourth address IA, BA, DA, PA is selected, and the selected address is the second selected address SA.
A second address selector for outputting as 2.
【００３６】メモリ部分は、第１及び第２の選択アドレ
スＳＡ１，ＳＡ２によりそれぞれ独立にアクセスされ得
るように、第１及び第２のデュアルポートメモリアレイ
１４，２４、第１及び第２の比較器１６，１８、ヒット
信号生成器２２、並びに、読み出し／書き込み回路２６
で構成されている。The memory portion is provided with first and second dual-port memory arrays 14, 24, first and second comparators so that they can be independently accessed by the first and second selection addresses SA1, SA2. 16, 18, hit signal generator 22, and read / write circuit 26
It is composed of.
【００３７】このうち、第１のデュアルポートメモリア
レイ１４は、各々第１及び第２のアドレスデコーダ１４
ａ，１４ｂを有しかつ互いに独立した２つのポートを備
え、第１の選択アドレスＳＡ１の下位ビットにより第１
のタグアドレスＴＡ１が読み出され、かつこれと並行し
て第２の選択アドレスＳＡ２の下位ビットにより第２の
タグアドレスＴＡ２が読み出されるものである。第１の
比較器１６は、第１の選択アドレスＳＡ１の上位ビット
と第１のタグアドレスＴＡ１とを比較し、両者が一致し
た場合には第１のヒット信号Ｈ１を出力するものであ
る。第２の比較器１８は、これと並行して第２の選択ア
ドレスＳＡ２の上位ビットと第２のタグアドレスＴＡ２
とを比較し、両者が一致した場合には第２のヒット信号
Ｈ２を出力するものである。Of these, the first dual-port memory array 14 includes the first and second address decoders 14 respectively.
a and 14b, each of which has two ports independent of each other, and has a first bit according to the lower bit of the first selection address SA1.
Tag address TA1 is read out, and in parallel with this, the second tag address TA2 is read by the lower bits of the second selection address SA2. The first comparator 16 compares the high-order bit of the first selection address SA1 and the first tag address TA1 and outputs the first hit signal H1 if they match. In parallel with this, the second comparator 18 outputs the upper bits of the second selection address SA2 and the second tag address TA2.
Are compared with each other, and if they match, the second hit signal H2 is output.
【００３８】ヒット信号生成器２２は、第１のヒット信
号Ｈ１の入力を受けた場合には第１の制御信号ＥＮ１を
出力し、かつ第２のヒット信号Ｈ２の入力を受けた場合
には第２の制御信号ＥＮ２を出力するとともに、制御装
置２０との間の交信を行いながらヒットアドレスに応じ
て命令キャッシュヒットＩＨ、分岐先ヒットＢＨ、デー
タキャッシュヒットＤＨ及びバス監視ヒットＰＨの各キ
ャッシュヒット信号を生成するものである。The hit signal generator 22 outputs the first control signal EN1 when it receives the input of the first hit signal H1 and outputs the first control signal EN1 when it receives the input of the second hit signal H2. 2 control signal EN2 and each cache hit signal of instruction cache hit IH, branch destination hit BH, data cache hit DH and bus monitoring hit PH according to the hit address while communicating with control device 20. Is generated.
【００３９】第２のデュアルポートメモリアレイ２４
は、各々第１及び第２のアドレスデコーダ２４ａ，２４
ｂを有しかつ互いに独立した２つのメモリポートを備
え、命令列とデータとの双方が格納されるものである。
そして、読み出し／書き込み回路２６は、ヒット信号生
成器２２からの第１及び第２の制御信号ＥＮ１，ＥＮ２
を受け取って、第２のデュアルポートメモリアレイ２４
への並行アクセスを実行するものである。つまり、第２
のデュアルポートメモリアレイ２４は、第１の比較器１
６によって第１の選択アドレスＳＡ１のヒットが検出さ
れた場合には該第１の選択アドレスＳＡ１によりアクセ
スされ、かつこれと並行して第２の比較器１８によって
第２の選択アドレスＳＡ２のヒットが検出された場合に
は該第２の選択アドレスＳＡ２によりアクセスされるも
のである。Second dual port memory array 24
Are the first and second address decoders 24a and 24, respectively.
It is provided with two memory ports which have b and are independent of each other, and store both an instruction sequence and data.
Then, the read / write circuit 26 receives the first and second control signals EN1 and EN2 from the hit signal generator 22.
To receive a second dual port memory array 24
To perform concurrent access to. That is, the second
Of the dual port memory array 24 of the first comparator 1
When the hit of the first selection address SA1 is detected by 6, the access is made by the first selection address SA1 and, in parallel with this, the hit of the second selection address SA2 is made by the second comparator 18. When detected, it is accessed by the second selection address SA2.
【００４０】第１のデュアルポートメモリアレイ１４に
は、第２のデュアルポートメモリアレイ２４のエントリ
のタグアドレス等の情報が格納される。そして、第１の
アドレス選択器１０からの第１の選択アドレスＳＡ１
は、第１のデュアルポートメモリアレイ１４からの第１
のタグアドレスＴＡ１に基づいて、ヒットしたか否かが
第１の比較器１６により調べられ、ヒットした場合には
第２のデュアルポートメモリアレイ２４へのアクセスに
使用される。これと並行して、第２のアドレス選択器１
２からの第２の選択アドレスＳＡ２は、第１のデュアル
ポートメモリアレイ１４からの第２のタグアドレスＴＡ
２に基づいて、ヒットしたか否かが第２の比較器１８に
より調べられ、ヒットした場合には同じく第２のデュア
ルポートメモリアレイ２４へのアクセスに使用される。
しかも、ヒット信号生成器２２からは、ヒットアドレス
に応じたキャッシュヒット信号ＩＨ，ＢＨ，ＤＨ，ＰＨ
が出力されるのである。The first dual-port memory array 14 stores information such as the tag address of the entry of the second dual-port memory array 24. Then, the first selected address SA1 from the first address selector 10
Is the first from the first dual-port memory array 14.
Whether or not there is a hit is checked by the first comparator 16 on the basis of the tag address TA1 of the above, and when it is hit, it is used to access the second dual port memory array 24. In parallel with this, the second address selector 1
The second selection address SA2 from 2 is the second tag address TA from the first dual port memory array 14.
On the basis of 2, whether or not there is a hit is checked by the second comparator 18, and if there is a hit, it is also used for accessing the second dual port memory array 24.
Moreover, the hit signal generator 22 outputs the cache hit signals IH, BH, DH, PH according to the hit address.
Is output.
【００４１】さて、図２に示すように、以上の構成を有
するキャッシュメモリ装置３０は、例えばＲＩＳＣマイ
クロプロセッサ３４を備えたプロセッサユニット３２に
内蔵される。キャッシュメモリ装置３０とＲＩＳＣマイ
クロプロセッサ３４とは各々内部バス４０に接続されて
おり、該内部バス４０はバス制御装置３８を介してシス
テムバス（外部バス）４２に接続されている。ＲＩＳＣ
マイクロプロセッサ３４は、前記命令アドレス（第１の
アドレス）ＩＡ、分岐先アドレス（第２のアドレス）Ｂ
Ａ及びデータアドレス（第３のアドレス）ＤＡを第１〜
第３のアクセス要求信号ＩＡＧ，ＢＡＧ，ＤＡＧととも
にキャッシュメモリ装置３０へ与えるための３つのアド
レス生成器２，４，６を備えている。このプロセッサユ
ニット３２にはシステムバス４２からのアドレスを受け
取るバス監視装置３６が更に設けられており、該バス監
視装置３６は、前記物理アドレス（第４のアドレス）Ｐ
Ａを第４のアクセス要求信号ＰＡＧとともにキャッシュ
メモリ装置３０へ与えるためのアドレス付与器８を備え
ている。Now, as shown in FIG. 2, the cache memory device 30 having the above configuration is built in a processor unit 32 having a RISC microprocessor 34, for example. The cache memory device 30 and the RISC microprocessor 34 are each connected to an internal bus 40, and the internal bus 40 is connected to a system bus (external bus) 42 via a bus control device 38. RISC
The microprocessor 34 uses the instruction address (first address) IA and the branch destination address (second address) B.
A and the data address (third address) DA are the first to
It is provided with three address generators 2, 4 and 6 for applying to the cache memory device 30 together with the third access request signals IAG, BAG and DAG. The processor unit 32 is further provided with a bus monitoring device 36 for receiving an address from the system bus 42, and the bus monitoring device 36 has the physical address (fourth address) P.
An address assignor 8 is provided for applying A to the cache memory device 30 together with the fourth access request signal PAG.
【００４２】図３に示すように、以上の構成を有するプ
ロセッサユニット３２は、システムバス４２を介して、
同様の構成を有する他のプロセッサユニット４４や共通
の外部メモリ装置（図示せず）等に接続される。このよ
うなマルチプロセッサ構成のコンピュータシステムで
は、例えばあるプロセッサユニット４４内のキャッシュ
メモリ装置のデータが一部書き換えられた場合、他のプ
ロセッサユニット３２内のキャッシュメモリ装置３０
（図２参照）の同一アドレスのデータを無効化する必要
がある。そこで、該プロセッサユニット３２内に設けら
れたバス監視装置３６は、システムバス４２から供給さ
れた物理アドレスＰＡのデータをキャッシュメモリ装置
３０が保持しているかどうかを調べるのである。As shown in FIG. 3, the processor unit 32 having the above configuration is connected via the system bus 42.
It is connected to another processor unit 44 having a similar configuration, a common external memory device (not shown), or the like. In the computer system having such a multi-processor configuration, for example, when data in a cache memory device in a certain processor unit 44 is partially rewritten, the cache memory device 30 in another processor unit 32 is rewritten.
It is necessary to invalidate the data of the same address (see FIG. 2). Therefore, the bus monitoring device 36 provided in the processor unit 32 checks whether or not the cache memory device 30 holds the data of the physical address PA supplied from the system bus 42.
【００４３】以下、図４〜図７を参照しながら、図１の
構成を有するキャッシュメモリ装置３０の動作を説明す
る。ただし、説明の便宜上、次の諸点を前提として説明
を進める。すなわち、キャッシュメモリ装置３０に格納
された命令列を構成する各命令は、４バイトの固定長で
ある。該命令列は、ＲＩＳＣマイクロプロセッサ３４か
らの命令アドレス（第１のアドレス）ＩＡにより一度に
２命令づつフェッチされる。また、ＲＩＳＣマイクロプ
ロセッサ３４は、１サイクル毎に１つの命令を実行する
ものとする。The operation of the cache memory device 30 having the configuration of FIG. 1 will be described below with reference to FIGS. However, for convenience of description, the description will proceed on the premise of the following points. That is, each instruction forming the instruction sequence stored in the cache memory device 30 has a fixed length of 4 bytes. The instruction string is fetched two instructions at a time by the instruction address (first address) IA from the RISC microprocessor 34. Further, the RISC microprocessor 34 executes one instruction every cycle.
【００４４】図４は、命令アドレス（第１のアドレス）
ＩＡに係るアクセス要求と分岐先アドレス（第２のアド
レス）ＢＡに係るアクセス要求との同時生起の例（サイ
クルｔ３）を示すタイミングチャート図である。FIG. 4 shows the instruction address (first address).
It is a timing chart figure which shows the example (cycle t3) of the simultaneous occurrence of the access request which concerns on IA and the branch destination address (2nd address) BA.
【００４５】同図中のサイクルｔ１では、ＲＩＳＣマイ
クロプロセッサ３４中のプログラムカウンタのインクリ
メントにより生成された命令アドレス（第１のアドレ
ス）ＩＡ＝（ｎ）が、第１のアクセス要求信号ＩＡＧと
ともにキャッシュメモリ装置３０に与えられている。こ
れを受けた制御装置２０は、表１中の番号２の行に示す
ように、第１の指定信号Ｓ１を出力することによって該
命令アドレスＩＡを第１の被選択アドレスとして指定す
る。第１のアドレス選択器１０は、該命令アドレスＩＡ
を第１の選択アドレスＳＡ１として出力する。この第１
の選択アドレスＳＡ１によって、第２のデュアルポート
メモリ２４から条件分岐命令とロード命令との２命令が
一度にフェッチされたものとする。In cycle t1 in the figure, the instruction address (first address) IA = (n) generated by the increment of the program counter in the RISC microprocessor 34 is cached together with the first access request signal IAG. Provided to the device 30. Receiving this, the control device 20 designates the instruction address IA as the first selected address by outputting the first designation signal S1 as shown in the row of No. 2 in Table 1. The first address selector 10 determines the instruction address IA
Is output as the first selection address SA1. This first
It is assumed that two instructions, a conditional branch instruction and a load instruction, are fetched at once from the second dual port memory 24 by the selection address SA1.
【００４６】サイクルｔ２では、サイクルｔ１でフェッ
チされた２命令のうちの条件分岐命令がＲＩＳＣマイク
ロプロセッサ３４により実行される。At cycle t2, the RISC microprocessor 34 executes the conditional branch instruction of the two instructions fetched at cycle t1.
【００４７】サイクルｔ３では、サイクルｔ１でフェッ
チされた２命令のうちのロード命令の実行と並行して条
件分岐命令の条件の成立・不成立の判断がＲＩＳＣマイ
クロプロセッサ３４によって行われている間に、キャッ
シュメモリ装置３０へは該ＲＩＳＣマイクロプロセッサ
３４からプログラムカウンタのインクリメントにより生
成された命令アドレス（第１のアドレス）ＩＡ＝（ｎ＋
８）と、条件分岐命令に基づいて計算された分岐先アド
レス（第２のアドレス）ＢＡ＝（ｍ）とが、第１及び第
２のアクセス要求信号ＩＡＧ，ＢＡＧとともに同時に与
えられる。これを受けた制御装置２０は、表１中の番号
６の行に示すように、第１の指定信号Ｓ１を出力するこ
とによって該命令アドレスＩＡを第１の被選択アドレス
として指定するとともに、第２の指定信号Ｓ２を出力す
ることによって該分岐先アドレスＢＡを第２の被選択ア
ドレスとして指定する。第１のアドレス選択器１０は該
命令アドレスＩＡを第１の選択アドレスＳＡ１として出
力する一方、第２のアドレス選択器１２は該分岐先アド
レスＢＡを第２の選択アドレスＳＡ２として出力する。
つまり、第２のデュアルポートメモリ２４からは、条件
分岐命令の条件不成立の場合に次に実行すべき２命令
と、条件成立の場合に次に実行すべき２命令との双方が
同時にフェッチされる。この結果、ＲＩＳＣマイクロプ
ロセッサ３４は、フェッチした２アドレスの命令のうち
のいずれのアドレスの命令を次に実行すべきかを分岐条
件の成立の如何に応じて選択し、該選択した命令を次サ
イクルｔ４で直ちに実行できる。In the cycle t3, while the RISC microprocessor 34 determines whether or not the condition of the conditional branch instruction is satisfied in parallel with the execution of the load instruction of the two instructions fetched in the cycle t1, An instruction address (first address) IA = (n +) generated by the RISC microprocessor 34 by incrementing the program counter is applied to the cache memory device 30.
8) and the branch destination address (second address) BA = (m) calculated based on the conditional branch instruction are simultaneously given together with the first and second access request signals IAG and BAG. Receiving this, the control device 20 designates the instruction address IA as the first selected address by outputting the first designation signal S1 as shown in the row of No. 6 in Table 1, and By outputting the designation signal S2 of 2, the branch destination address BA is designated as the second selected address. The first address selector 10 outputs the instruction address IA as the first selection address SA1, while the second address selector 12 outputs the branch destination address BA as the second selection address SA2.
That is, both the two instructions to be executed next when the condition of the conditional branch instruction is not satisfied and the two instructions to be executed next when the condition is satisfied are simultaneously fetched from the second dual port memory 24. .. As a result, the RISC microprocessor 34 selects which one of the fetched two-address instructions should be executed next, depending on whether the branch condition is satisfied, and selects the selected instruction in the next cycle t4. You can do it immediately with.
【００４８】この例では分岐条件が成立し、サイクルｔ
４では分岐先アドレスＢＡ＝（ｍ）によりフェッチされ
た２命令のうちの１番目の命令がＲＩＳＣマイクロプロ
セッサ３４によって選択・実行されたものとする。この
ように分岐条件が成立した場合には、ＲＩＳＣマイクロ
プロセッサ３４中のプログラムカウンタは、（ｎ＋８）
から（ｍ）に変更される。また、同サイクルｔ４では、
サイクルｔ３のロード命令に基づくデータアドレス（第
３のアドレス）ＤＡ＝（ｄａ）が、第３のアクセス要求
信号ＤＡＧとともにＲＩＳＣマイクロプロセッサ３４か
らキャッシュメモリ装置３０に与えられる。この結果、
表１中の番号４の行に示す制御装置２０の機能に基づい
て該データアドレスＤＡが第１の選択アドレスＳＡ１と
して選択され、第２のデュアルポートメモリ２４から所
望のデータが読み出される。In this example, the branch condition is satisfied, and the cycle t
In 4, it is assumed that the first instruction of the two instructions fetched by the branch destination address BA = (m) is selected and executed by the RISC microprocessor 34. When the branch condition is satisfied in this way, the program counter in the RISC microprocessor 34 is (n + 8).
To (m). In the same cycle t4,
The data address (third address) DA = (da) based on the load instruction in the cycle t3 is supplied from the RISC microprocessor 34 to the cache memory device 30 together with the third access request signal DAG. As a result,
The data address DA is selected as the first selection address SA1 based on the function of the control device 20 shown in the row of No. 4 in Table 1, and desired data is read from the second dual port memory 24.
【００４９】サイクルｔ５では、分岐先アドレスＢＡ＝
（ｍ）によりフェッチされた２命令のうちの２番目の命
令がＲＩＳＣマイクロプロセッサ３４によって実行され
るとともに、プログラムカウンタのインクリメントによ
り生成された命令アドレス（第１のアドレス）ＩＡ＝
（ｍ＋８）が、第１のアクセス要求信号ＩＡＧとともに
キャッシュメモリ装置３０に与えられる。この結果、該
命令アドレスＩＡが第１の選択アドレスＳＡ１として選
択され、第２のデュアルポートメモリ２４から次の２命
令がフェッチされる。そして、サイクルｔ６では、サイ
クルｔ５でフェッチされた２命令のうちの１番目の命令
が実行されることになる。At cycle t5, the branch destination address BA =
The second instruction of the two instructions fetched by (m) is executed by the RISC microprocessor 34, and the instruction address (first address) IA = generated by incrementing the program counter
(M + 8) is provided to cache memory device 30 together with the first access request signal IAG. As a result, the instruction address IA is selected as the first selection address SA1 and the next two instructions are fetched from the second dual port memory 24. Then, in cycle t6, the first instruction of the two instructions fetched in cycle t5 is executed.
【００５０】以上のとおり、本実施例によれば、条件分
岐命令の条件不成立の場合に次に実行すべき命令と条件
成立の場合に次に実行すべき命令との同時フェッチが可
能であるので、ＲＩＳＣマイクロプロセッサ３４は、条
件不成立の場合はもちろん、図４に例示した条件成立の
場合でも１サイクル毎に次々と命令を実行できる。な
お、以上の説明では条件分岐命令の条件が成立したもの
としているので、該条件分岐命令とともにフェッチされ
たロード命令の実行結果、すなわちサイクルｔ４におい
て読み出されたデータは、ＲＩＳＣマイクロプロセッサ
３４側で無効化される。As described above, according to this embodiment, it is possible to simultaneously fetch the instruction to be executed next when the condition of the conditional branch instruction is not satisfied and the instruction to be executed next when the condition is satisfied. The RISC microprocessor 34 can execute instructions one cycle after another, not only when the condition is not satisfied but also when the condition illustrated in FIG. 4 is satisfied. Since the condition of the conditional branch instruction is satisfied in the above description, the execution result of the load instruction fetched together with the conditional branch instruction, that is, the data read in the cycle t4, is read by the RISC microprocessor 34 side. It is invalidated.
【００５１】図５は、(1) 命令アドレス（第１のアドレ
ス）ＩＡに係るアクセス要求と物理アドレス（第４のア
ドレス）ＰＡに係るアクセス要求との同時生起の例（サ
イクルｔ１）と、(2) 命令アドレス（第１のアドレス）
ＩＡに係るアクセス要求とデータアドレス（第３のアド
レス）ＤＡに係るアクセス要求との同時生起の例（サイ
クルｔ３及びｔ５）とを示すタイミングチャート図であ
る。FIG. 5 shows (1) an example (cycle t1) of simultaneous occurrence of an access request related to the instruction address (first address) IA and an access request related to the physical address (fourth address) PA, and ( 2) Instruction address (first address)
It is a timing chart figure which shows the example (cycle t3 and t5) of the simultaneous occurrence of the access request which concerns on IA and the access request which concerns on data address (3rd address) DA.
【００５２】サイクルｔ１では、ＲＩＳＣマイクロプロ
セッサ３４によってロード命令が実行されている間に、
プログラムカウンタのインクリメントにより生成された
命令アドレス（第１のアドレス）ＩＡ＝（ｎ）が、該Ｒ
ＩＳＣマイクロプロセッサ３４から第１のアクセス要求
信号ＩＡＧとともにキャッシュメモリ装置３０に与えら
れる。これと同時に、データの整合性を管理するための
物理アドレス（第４のアドレス）ＰＡ＝（ｐａ）が、バ
ス監視装置３６から第４のアクセス要求信号ＰＡＧとと
もに同キャッシュメモリ装置３０に与えられたものとす
る。この結果、表１中の番号８の行に示す制御装置２０
の機能によって、該命令アドレスＩＡ及び物理アドレス
ＰＡが第１及び第２の選択アドレスＳＡ１，ＳＡ２とし
て選択される。つまり、次に実行すべき２命令が第２の
デュアルポートメモリ２４からフェッチされるのと並行
して、該物理アドレスＰＡのデータをキャッシュメモリ
装置３０が保持しているかどうかが調べられることとな
る。この例では、該命令アドレスＩＡ＝（ｎ）によっ
て、ロード命令とストア命令との２命令がフェッチされ
たものとする。In cycle t1, while the load instruction is being executed by the RISC microprocessor 34,
The instruction address (first address) IA = (n) generated by incrementing the program counter is the R
It is supplied from the ISC microprocessor 34 to the cache memory device 30 together with the first access request signal IAG. At the same time, the physical address (fourth address) PA = (pa) for managing the data consistency is given from the bus monitoring device 36 to the cache memory device 30 together with the fourth access request signal PAG. I shall. As a result, the controller 20 shown in the row of No. 8 in Table 1
With the function of, the instruction address IA and the physical address PA are selected as the first and second selection addresses SA1 and SA2. That is, while the two instructions to be executed next are fetched from the second dual port memory 24, it is checked whether or not the cache memory device 30 holds the data of the physical address PA. .. In this example, it is assumed that two instructions, a load instruction and a store instruction, have been fetched by the instruction address IA = (n).
【００５３】サイクルｔ２では、サイクルｔ１でフェッ
チされた２命令のうちのロード命令がＲＩＳＣマイクロ
プロセッサ３４により実行される一方、サイクルｔ１の
ロード命令に基づくデータアドレス（第３のアドレス）
ＤＡ＝（ｄａ０）が、第３のアクセス要求信号ＤＡＧと
ともにＲＩＳＣマイクロプロセッサ３４からキャッシュ
メモリ装置３０に与えられる。この結果、表１中の番号
４の行に示す制御装置２０の機能により該データアドレ
スＤＡが第１の選択アドレスＳＡ１として選択され、第
２のデュアルポートメモリ２４から所望のデータが読み
出される。In the cycle t2, the load instruction of the two instructions fetched in the cycle t1 is executed by the RISC microprocessor 34, while the data address (third address) based on the load instruction in the cycle t1.
DA = (da0) is supplied from the RISC microprocessor 34 to the cache memory device 30 together with the third access request signal DAG. As a result, the data address DA is selected as the first selection address SA1 by the function of the control device 20 shown in the row of No. 4 in Table 1, and the desired data is read from the second dual port memory 24.
【００５４】サイクルｔ３では、サイクルｔ１でフェッ
チされた２命令のうちのストア命令の実行と並行して、
ＲＩＳＣマイクロプロセッサ３４からキャッシュメモリ
装置３０へ、プログラムカウンタのインクリメントによ
り生成された命令アドレス（第１のアドレス）ＩＡ＝
（ｎ＋８）と、サイクルｔ２のロード命令に基づくデー
タアドレス（第３のアドレス）ＤＡ＝（ｄａ１）とが、
第１及び第３のアクセス要求信号ＩＡＧ，ＤＡＧととも
に同時に与えられる。この結果、表１中の番号７の行に
示す制御装置２０の機能によって、該命令アドレスＩＡ
及びデータアドレスＤＡが第１及び第２の選択アドレス
ＳＡ１，ＳＡ２として選択される。つまり、第２のデュ
アルポートメモリ２４からは、次に実行すべき２命令と
所望のデータとが同時に読み出されることとなる。この
例では、命令アドレスＩＡ＝（ｎ＋８）によって、２つ
のストア命令がフェッチされたものとする。At cycle t3, in parallel with the execution of the store instruction of the two instructions fetched at cycle t1,
An instruction address (first address) IA = generated by incrementing the program counter from the RISC microprocessor 34 to the cache memory device 30.
(N + 8) and the data address (third address) DA = (da1) based on the load instruction of the cycle t2,
It is given simultaneously with the first and third access request signals IAG, DAG. As a result, the instruction address IA is changed by the function of the control device 20 shown in the row of No. 7 in Table 1.
And the data address DA are selected as the first and second selection addresses SA1 and SA2. That is, the next two instructions to be executed and the desired data are simultaneously read from the second dual port memory 24. In this example, it is assumed that two store instructions are fetched by the instruction address IA = (n + 8).
【００５５】サイクルｔ４では、サイクルｔ３でフェッ
チされた２命令のうちの第１のストア命令がＲＩＳＣマ
イクロプロセッサ３４により実行されると同時に、サイ
クルｔ３のストア命令に基づくデータアドレス（第３の
アドレス）ＤＡ＝（ｄａ２）が、第３のアクセス要求信
号ＤＡＧとともにＲＩＳＣマイクロプロセッサ３４から
キャッシュメモリ装置３０に与えられる。この結果、該
データアドレスＤＡが第１の選択アドレスＳＡ１として
選択され、第２のデュアルポートメモリ２４へ所定のデ
ータが書き込まれる。In the cycle t4, the first store instruction of the two instructions fetched in the cycle t3 is executed by the RISC microprocessor 34, and at the same time, the data address (third address) based on the store instruction of the cycle t3. DA = (da2) is supplied from the RISC microprocessor 34 to the cache memory device 30 together with the third access request signal DAG. As a result, the data address DA is selected as the first selection address SA1 and predetermined data is written in the second dual port memory 24.
【００５６】サイクルｔ５では、サイクルｔ３でフェッ
チされた２命令のうちの第２のストア命令の実行と並行
して、ＲＩＳＣマイクロプロセッサ３４からキャッシュ
メモリ装置３０へ、命令アドレス（第１のアドレス）Ｉ
Ａ＝（ｎ＋１６）と、サイクルｔ４のストア命令に基づ
くデータアドレス（第３のアドレス）ＤＡ＝（ｄａ３）
とが、第１及び第３のアクセス要求信号ＩＡＧ，ＤＡＧ
とともに同時に与えられる。この結果、該命令アドレス
ＩＡ及びデータアドレスＤＡが第１及び第２の選択アド
レスＳＡ１，ＳＡ２として選択され、次に実行すべき２
命令が第２のデュアルポートメモリ２４からフェッチさ
れると同時に、同第２のデュアルポートメモリ２４へ所
定のデータが書き込まれる。In cycle t5, in parallel with the execution of the second store instruction of the two instructions fetched in cycle t3, the instruction address (first address) I is transferred from the RISC microprocessor 34 to the cache memory device 30.
A = (n + 16) and a data address (third address) DA = (da3) based on the store instruction in cycle t4
And the first and third access request signals IAG, DAG
Given at the same time. As a result, the instruction address IA and the data address DA are selected as the first and second selection addresses SA1 and SA2, and 2 to be executed next.
At the same time that the instruction is fetched from the second dual port memory 24, predetermined data is written to the second dual port memory 24.
【００５７】サイクルｔ６では、サイクルｔ５のストア
命令に基づくデータアドレス（第３のアドレス）ＤＡ＝
（ｄａ４）が、第３のアクセス要求信号ＤＡＧとともに
ＲＩＳＣマイクロプロセッサ３４からキャッシュメモリ
装置３０に与えられる。この結果、該データアドレスＤ
Ａが第１の選択アドレスＳＡ１として選択され、第２の
デュアルポートメモリ２４へ所定のデータが書き込まれ
る。In cycle t6, the data address (third address) DA = based on the store instruction in cycle t5
(Da4) is supplied from the RISC microprocessor 34 to the cache memory device 30 together with the third access request signal DAG. As a result, the data address D
A is selected as the first selection address SA1, and predetermined data is written in the second dual port memory 24.
【００５８】以上のとおり、本実施例によれば、命令ア
ドレスＩＡに係るアクセス要求とマルチプロセッサ構成
への対応のための物理アドレスＰＡに係るアクセス要求
との同時処理が可能であって、従来と比べてペナルティ
が抑制される。また、命令アドレスＩＡに係るアクセス
要求とデータアドレスＤＡに係るアクセス要求との同時
処理が可能であるので、ＲＩＳＣマイクロプロセッサ３
４が連続したメモリアクセス命令（ロード命令及びスト
ア命令）を実行する場合でも、キャッシュメモリ装置３
０がヒットするかぎりペナルティなしの命令フェッチ及
びデータアクセスを実現できる。As described above, according to the present embodiment, it is possible to simultaneously process the access request for the instruction address IA and the access request for the physical address PA for coping with the multiprocessor configuration. Penalty is suppressed in comparison. Further, since the access request for the instruction address IA and the access request for the data address DA can be simultaneously processed, the RISC microprocessor 3
Cache memory device 3 even when 4 execute consecutive memory access instructions (load instruction and store instruction)
As long as 0 hits, instruction fetch and data access without penalty can be realized.
【００５９】図６は、(1) 分岐先アドレス（第２のアド
レス）ＢＡに係るアクセス要求と物理アドレス（第４の
アドレス）ＰＡに係るアクセス要求との同時生起の例
（サイクルｔ２）と、(2) 命令アドレス（第１のアドレ
ス）ＩＡに係るアクセス要求とデータアドレス（第３の
アドレス）ＤＡに係るアクセス要求との同時生起の例
（サイクルｔ５）と、(3) データアドレス（第３のアド
レス）ＤＡに係るアクセス要求と物理アドレス（第４の
アドレス）ＰＡに係るアクセス要求との同時生起の例
（サイクルｔ６）とを示すタイミングチャート図であ
る。FIG. 6 shows (1) an example (cycle t2) of simultaneous occurrence of an access request for a branch destination address (second address) BA and an access request for a physical address (fourth address) PA, and (2) Example of simultaneous occurrence of access request relating to instruction address (first address) IA and access request relating to data address (third address) DA (cycle t5), and (3) data address (third address) FIG. 9 is a timing chart showing an example (cycle t6) of simultaneous occurrence of an access request related to the address DA) and an access request related to the physical address (fourth address) PA.
【００６０】サイクルｔ１では、ＲＩＳＣマイクロプロ
セッサ３４によって条件分岐命令が実行されている間
に、プログラムカウンタのインクリメントにより生成さ
れた命令アドレス（第１のアドレス）ＩＡ＝（ｎ）が、
該ＲＩＳＣマイクロプロセッサ３４から第１のアクセス
要求信号ＩＡＧとともにキャッシュメモリ装置３０に与
えられたものとする。これにより、該命令アドレスＩＡ
が第１の選択アドレスＳＡ１として選択され、第２のデ
ュアルポートメモリ２４から２命令がフェッチされる。In the cycle t1, while the conditional branch instruction is being executed by the RISC microprocessor 34, the instruction address (first address) IA = (n) generated by the increment of the program counter becomes
It is assumed that the RISC microprocessor 34 supplies the cache memory device 30 with the first access request signal IAG. As a result, the instruction address IA
Is selected as the first selection address SA1 and two instructions are fetched from the second dual port memory 24.
【００６１】サイクルｔ２では、サイクルｔ１でフェッ
チされた２命令のうちの１番目の命令の実行と並行して
サイクルｔ１の条件分岐命令の条件の成立・不成立の判
断がＲＩＳＣマイクロプロセッサ３４によって行われて
いる間に、該条件分岐命令に基づいて計算された分岐先
アドレス（第２のアドレス）ＢＡ＝（ｍ）が、該ＲＩＳ
Ｃマイクロプロセッサ３４から第２のアクセス要求信号
ＢＡＧとともにキャッシュメモリ装置３０に与えられ
る。これと同時に、データの整合性を管理するための物
理アドレス（第４のアドレス）ＰＡ＝（ｐａ０）が、バ
ス監視装置３６から第４のアクセス要求信号ＰＡＧとと
もに同キャッシュメモリ装置３０に与えられたものとす
る。この結果、表１中の番号１０の行に示す制御装置２
０の機能によって、該分岐先アドレスＢＡ及び物理アド
レスＰＡが第１及び第２の選択アドレスＳＡ１，ＳＡ２
として選択される。つまり、分岐条件成立の場合に次に
実行すべき１命令が第２のデュアルポートメモリ２４か
らフェッチされるのと並行して、該物理アドレスＰＡの
データをキャッシュメモリ装置３０が保持しているかど
うかが調べられる。しかも、分岐条件不成立の場合に次
に実行すべき命令はサイクルｔ１において既にフェッチ
されているので、ＲＩＳＣマイクロプロセッサ３４は、
フェッチした２アドレスの命令のうちのいずれのアドレ
スの命令を次に実行すべきかを分岐条件の成立の如何に
応じて選択し、該選択した命令を次サイクルｔ３で直ち
に実行できる。In cycle t2, the RISC microprocessor 34 determines whether or not the condition of the conditional branch instruction of cycle t1 is satisfied in parallel with the execution of the first instruction of the two instructions fetched in cycle t1. In the meantime, the branch destination address (second address) BA = (m) calculated based on the conditional branch instruction is
It is supplied from the C microprocessor 34 to the cache memory device 30 together with the second access request signal BAG. At the same time, the physical address (fourth address) PA = (pa0) for managing the data consistency is given from the bus monitoring device 36 to the cache memory device 30 together with the fourth access request signal PAG. I shall. As a result, the controller 2 shown in the row of No. 10 in Table 1
With the function of 0, the branch destination address BA and the physical address PA become the first and second selection addresses SA1 and SA2.
Is selected as. That is, whether or not the cache memory device 30 holds the data of the physical address PA in parallel with the fact that the next instruction to be executed is fetched from the second dual port memory 24 when the branch condition is satisfied. Can be examined. Moreover, since the instruction to be executed next when the branch condition is not satisfied has already been fetched in cycle t1, the RISC microprocessor 34
Which of the fetched two-address instructions should be executed next is selected depending on whether the branch condition is satisfied, and the selected instruction can be immediately executed in the next cycle t3.
【００６２】この例では、分岐先アドレスＢＡ＝（ｍ）
によってロード命令がフェッチされ、かつ分岐条件が成
立した結果、サイクルｔ３ではロード命令がＲＩＳＣマ
イクロプロセッサ３４によって選択・実行されるものと
する。また、このように分岐条件が成立した場合には、
ＲＩＳＣマイクロプロセッサ３４中のプログラムカウン
タは、（ｎ）から（ｍ）に変更されたうえでインクリメ
ントされる。したがって、サイクルｔ３において該ＲＩ
ＳＣマイクロプロセッサ３４から第１のアクセス要求信
号ＩＡＧとともにキャッシュメモリ装置３０に与えられ
る命令アドレス（第１のアドレス）ＩＡは、（ｍ＋４）
となる。この結果、該命令アドレスＩＡ＝（ｍ＋４）が
第１の選択アドレスＳＡ１として選択される。この第１
の選択アドレスＳＡ１によって、第２のデュアルポート
メモリ２４から２つのロード命令がフェッチされたもの
とする。In this example, the branch destination address BA = (m)
As a result of the load instruction being fetched by and the branch condition being satisfied, the load instruction is selected and executed by the RISC microprocessor 34 in cycle t3. If the branch condition is satisfied in this way,
The program counter in the RISC microprocessor 34 is changed from (n) to (m) and then incremented. Therefore, in cycle t3, the RI
The instruction address (first address) IA given from the SC microprocessor 34 to the cache memory device 30 together with the first access request signal IAG is (m + 4).
Becomes As a result, the instruction address IA = (m + 4) is selected as the first selection address SA1. This first
It is assumed that two load instructions have been fetched from the second dual port memory 24 by the selection address SA1.
【００６３】サイクルｔ４では、サイクルｔ３でフェッ
チされた２命令のうちの第１のロード命令の実行と並行
して、ＲＩＳＣマイクロプロセッサ３４からキャッシュ
メモリ装置３０へ、サイクルｔ３のロード命令に基づく
データアドレス（第３のアドレス）ＤＡ＝（ｄａ０）が
第３のアクセス要求信号ＤＡＧとともに与えられる。こ
の結果、該データアドレスＤＡが第１の選択アドレスＳ
Ａ１として選択され、第２のデュアルポートメモリ２４
から所望のデータが読み出される。At cycle t4, in parallel with the execution of the first load instruction of the two instructions fetched at cycle t3, the RISC microprocessor 34 transfers the data address based on the load instruction at cycle t3 to the cache memory device 30. (Third address) DA = (da0) is given together with the third access request signal DAG. As a result, the data address DA is the first selected address S
The second dual port memory 24 selected as A1
The desired data is read from.
【００６４】サイクルｔ５では、サイクルｔ３でフェッ
チされた２命令のうちの第２のロード命令の実行と並行
して、ＲＩＳＣマイクロプロセッサ３４からキャッシュ
メモリ装置３０へ、プログラムカウンタのインクリメン
トにより生成された命令アドレス（第１のアドレス）Ｉ
Ａ＝（ｎ＋１２）と、サイクルｔ４のロード命令に基づ
くデータアドレス（第３のアドレス）ＤＡ＝（ｄａ１）
とが、第１及び第３のアクセス要求信号ＩＡＧ，ＤＡＧ
とともに同時に与えられる。この結果、表１中の番号７
の行に示す制御装置２０の機能によって、該命令アドレ
スＩＡ及びデータアドレスＤＡが第１及び第２の選択ア
ドレスＳＡ１，ＳＡ２として選択される。つまり、第２
のデュアルポートメモリ２４からは、次に実行すべき２
命令と所望のデータとが同時に読み出される。At cycle t5, in parallel with the execution of the second load instruction of the two instructions fetched at cycle t3, the instruction generated by the increment of the program counter from the RISC microprocessor 34 to the cache memory device 30. Address (first address) I
A = (n + 12) and a data address (third address) DA = (da1) based on the load instruction of cycle t4
And the first and third access request signals IAG, DAG
Given at the same time. As a result, the number 7 in Table 1
The instruction address IA and the data address DA are selected as the first and second selection addresses SA1 and SA2 by the function of the control device 20 shown in the row. That is, the second
2 to be executed next from the dual port memory 24
The instruction and the desired data are read simultaneously.
【００６５】サイクルｔ６では、サイクルｔ５でフェッ
チされた２命令のうちの１番目の命令の実行と並行し
て、サイクルｔ５のロード命令に基づくデータアドレス
（第３のアドレス）ＤＡ＝（ｄａ２）が、ＲＩＳＣマイ
クロプロセッサ３４から第３のアクセス要求信号ＢＡＧ
とともにキャッシュメモリ装置３０に与えられる。これ
と同時に、データの整合性を管理するための物理アドレ
ス（第４のアドレス）ＰＡ＝（ｐａ１）が、バス監視装
置３６から第４のアクセス要求信号ＰＡＧとともに同キ
ャッシュメモリ装置３０に与えられたものとする。この
場合、表１中の番号１１の行に示す制御装置２０の機能
によって、該データアドレスＤＡ及び物理アドレスＰＡ
が第１及び第２の選択信号ＳＡ１，ＳＡ２として選択さ
れる。つまり、所望のデータが第２のデュアルポートメ
モリ２４から読み出されるのと並行して、該物理アドレ
スＰＡのデータをキャッシュメモリ装置３０が保持して
いるかどうかが調べられることとなる。At cycle t6, in parallel with the execution of the first instruction of the two instructions fetched at cycle t5, the data address (third address) DA = (da2) based on the load instruction at cycle t5 is given. , RISC microprocessor 34 sends third access request signal BAG
It is also given to the cache memory device 30. At the same time, the physical address (fourth address) PA = (pa1) for managing the data consistency is given from the bus monitoring device 36 to the cache memory device 30 together with the fourth access request signal PAG. I shall. In this case, by the function of the control device 20 shown in the row of No. 11 in Table 1, the data address DA and the physical address PA
Are selected as the first and second selection signals SA1 and SA2. That is, it is possible to check whether or not the cache memory device 30 holds the data of the physical address PA while the desired data is read from the second dual port memory 24.
【００６６】以上のとおり、本実施例によれば、分岐先
アドレスＢＡに係るアクセス要求と物理アドレスＰＡに
係るアクセス要求との同時処理、及び、データアドレス
ＤＡに係るアクセス要求と物理アドレスＰＡに係るアク
セス要求との同時処理が可能であって、従来と比べてペ
ナルティが抑制される。なお、図６に関する以上の説明
では条件分岐命令の条件が成立したものとしているの
で、サイクルｔ２の命令実行結果は、ＲＩＳＣマイクロ
プロセッサ３４内で無効化される。As described above, according to this embodiment, the simultaneous processing of the access request for the branch destination address BA and the access request for the physical address PA, and the access request for the data address DA and the physical address PA are performed. Simultaneous processing with the access request is possible, and the penalty is suppressed as compared with the conventional case. Since the condition of the conditional branch instruction is satisfied in the above description with reference to FIG. 6, the instruction execution result of cycle t2 is invalidated in the RISC microprocessor 34.
【００６７】図７は、(1) 命令アドレス（第１のアドレ
ス）ＩＡ、分岐先アドレス（第２のアドレス）ＢＡ及び
物理アドレス（第４のアドレス）ＰＡの各アドレスに係
る３つのアクセス要求の同時生起の例（サイクルｔ３）
と、(2) 処理待ち状態とされた物理アドレス（第４のア
ドレス）ＰＡに係るアクセス要求に加えて命令アドレス
（第１のアドレス）ＩＡ及びデータアドレス（第３のア
ドレス）の各々に係る２つのアクセス要求が同時に生起
した場合の例（サイクルｔ４）とを示すタイミングチャ
ート図である。更に同図には、(3) 分岐先アドレス（第
２のアドレス）ＢＡに係るアクセス要求とデータアドレ
ス（第３のアドレス）ＤＡに係るアクセス要求とが同時
に与えられた例（サイクルｔ５）と、(4) 命令アドレス
（第１のアドレス）ＩＡに係るアクセス要求とデータア
ドレス（第３のアドレス）ＤＡに係るアクセス要求との
同時生起の例（サイクルｔ６）とが示されている。FIG. 7 shows (1) three access requests for each of the instruction address (first address) IA, the branch destination address (second address) BA, and the physical address (fourth address) PA. Example of simultaneous occurrence (cycle t3)
(2) In addition to the access request relating to the physical address (fourth address) PA which has been placed in the processing waiting state, 2 relating to each of the instruction address (first address) IA and data address (third address) It is a timing chart figure which shows the example (cycle t4) in case two access requests generate simultaneously. Further, in the figure, (3) an example (cycle t5) in which an access request related to a branch destination address (second address) BA and an access request related to a data address (third address) DA are simultaneously given, (4) An example of simultaneous occurrence (cycle t6) of an access request related to the instruction address (first address) IA and an access request related to the data address (third address) DA is shown.
【００６８】サイクルｔ１では、ＲＩＳＣマイクロプロ
セッサ３４によってロード命令が実行されている間に、
プログラムカウンタのインクリメントにより生成された
命令アドレス（第１のアドレス）ＩＡ＝（ｎ）が、該Ｒ
ＩＳＣマイクロプロセッサ３４から第１のアクセス要求
信号ＩＡＧとともにキャッシュメモリ装置３０に与えら
れたものとする。この結果、該命令アドレスＩＡが第１
の選択アドレスＳＡ１として選択され、第２のデュアル
ポートメモリ２４から２命令がフェッチされる。この
際、条件分岐命令とロード命令とがフェッチされたもの
とする。In cycle t1, while the load instruction is being executed by the RISC microprocessor 34,
The instruction address (first address) IA = (n) generated by incrementing the program counter is the R
It is assumed that the cache memory device 30 is supplied from the ISC microprocessor 34 together with the first access request signal IAG. As a result, the instruction address IA is the first
, And two instructions are fetched from the second dual port memory 24. At this time, it is assumed that the conditional branch instruction and the load instruction are fetched.
【００６９】サイクルｔ２では、サイクルｔ１でフェッ
チされた２命令のうちの条件分岐命令がＲＩＳＣマイク
ロプロセッサ３４により実行される一方、サイクルｔ１
のロード命令に基づくデータアドレス（第３のアドレ
ス）ＤＡ＝（ｄａ０）が、第３のアクセス要求信号ＤＡ
ＧとともにＲＩＳＣマイクロプロセッサ３４からキャッ
シュメモリ装置３０に与えられる。この結果、該データ
アドレスＤＡが第１の選択アドレスＳＡ１として選択さ
れ、第２のデュアルポートメモリ２４から所望のデータ
が読み出される。In the cycle t2, the conditional branch instruction of the two instructions fetched in the cycle t1 is executed by the RISC microprocessor 34, while the conditional branch instruction is executed in the cycle t1.
Data address (third address) DA = (da0) based on the load instruction of the third access request signal DA
It is supplied to the cache memory device 30 from the RISC microprocessor 34 together with G. As a result, the data address DA is selected as the first selection address SA1, and desired data is read from the second dual port memory 24.
【００７０】サイクルｔ３では、サイクルｔ１でフェッ
チされた２命令のうちのロード命令の実行と並行してサ
イクルｔ２の条件分岐命令の条件の成立・不成立の判断
がＲＩＳＣマイクロプロセッサ３４によって行われてい
る間に、プログラムカウンタのインクリメントにより生
成された命令アドレス（第１のアドレス）ＩＡ＝（ｎ＋
８）と該条件分岐命令に基づいて計算された分岐先アド
レス（第２のアドレス）ＢＡ＝（ｍ０）とが、ＲＩＳＣ
マイクロプロセッサ３４から第１及び第２のアクセス要
求信号ＩＡＧ，ＢＡＧとともにキャッシュメモリ装置３
０に与えられる。これと同時に、データの整合性を管理
するための物理アドレス（第４のアドレス）ＰＡ＝（ｐ
ａ）が、バス監視装置３６から第４のアクセス要求信号
ＰＡＧとともに同キャッシュメモリ装置３０に与えられ
たものとする。この場合、表２中の番号１９の行に示す
制御装置２０の機能によって、該命令アドレスＩＡ及び
分岐先アドレスＢＡが第１及び第２の選択アドレスＳＡ
１，ＳＡ２として選択されるとともに、該物理アドレス
ＰＡが処理待ち状態とされる。つまり、第２のデュアル
ポートメモリ２４からは、条件分岐命令の条件不成立の
場合に次に実行すべき２命令と、条件成立の場合に次に
実行すべき１命令との双方が同時にフェッチされること
となる。この結果、ＲＩＳＣマイクロプロセッサ３４
は、フェッチした２アドレスの命令のうちのいずれのア
ドレスの命令を次に実行すべきかを分岐条件の成立の如
何に応じて選択し、該選択した命令を次サイクルｔ４で
直ちに実行できる。At cycle t3, the RISC microprocessor 34 determines whether or not the condition of the conditional branch instruction at cycle t2 is satisfied in parallel with the execution of the load instruction of the two instructions fetched at cycle t1. In the meantime, the instruction address (first address) IA = (n +) generated by incrementing the program counter
8) and the branch destination address (second address) BA = (m0) calculated based on the conditional branch instruction are RISC.
The cache memory device 3 together with the first and second access request signals IAG and BAG from the microprocessor 34.
Given to 0. At the same time, a physical address (fourth address) PA = (p for managing data consistency)
It is assumed that a) is given from the bus monitoring device 36 to the cache memory device 30 together with the fourth access request signal PAG. In this case, the instruction address IA and the branch destination address BA are set to the first and second selection addresses SA by the function of the control device 20 shown in the row of number 19 in Table 2.
1 and SA2, the physical address PA is placed in a processing waiting state. That is, both the two instructions to be executed next when the condition of the conditional branch instruction is not satisfied and the one instruction to be executed next when the condition is satisfied are simultaneously fetched from the second dual port memory 24. It will be. As a result, the RISC microprocessor 34
Can select which of the fetched two-address instructions should be executed next, depending on whether the branch condition is satisfied, and the selected instruction can be executed immediately in the next cycle t4.
【００７１】この例では、分岐先アドレスＢＡ＝（ｍ
０）によってサイクルｔ３で他の条件分岐命令がフェッ
チされ、かつサイクルｔ２の条件分岐命令の条件が成立
した結果、サイクルｔ４ではサイクルｔ３でフェッチさ
れた条件分岐命令がＲＩＳＣマイクロプロセッサ３４に
よって選択・実行されるものとする。また、このように
分岐条件が成立した場合には、ＲＩＳＣマイクロプロセ
ッサ３４中のプログラムカウンタは、（ｎ＋８）から
（ｍ０）に変更されたうえでインクリメントされる。し
たがって、サイクルｔ４において該ＲＩＳＣマイクロプ
ロセッサ３４から第１のアクセス要求信号ＩＡＧととも
にキャッシュメモリ装置３０に与えられる命令アドレス
（第１のアドレス）ＩＡは、（ｍ０＋４）となる。つま
り、サイクルｔ４では、サイクルｔ３で処理待ち状態と
された物理アドレス（第４のアドレス）ＰＡ＝（ｐａ）
がバス監視装置３６から第４のアクセス要求信号ＰＡＧ
とともにキャッシュメモリ装置３０に与えられるのに加
えて、ＲＩＳＣマイクロプロセッサ３４から同キャッシ
ュメモリ装置３０へ、命令アドレス（第１のアドレス）
ＩＡ＝（ｍ０＋４）とサイクルｔ３のロード命令に基づ
くデータアドレス（第３のアドレス）ＤＡ＝（ｄａ１）
とが、第１及び第３のアクセス要求信号ＩＡＧ，ＤＡＧ
とともに同時に与えられる。この場合、表２中の番号２
２の行に示す制御装置２０の機能によって、該命令アド
レスＩＡ及び物理アドレスＰＡが第１及び第２の選択ア
ドレスＳＡ１，ＳＡ２として選択されるとともに、該デ
ータアドレスＤＡが処理待ち状態とされる。つまり、次
に実行すべき２命令が第２のデュアルポートメモリ２４
からフェッチされるのと並行して、該物理アドレスＰＡ
のデータをキャッシュメモリ装置３０が保持しているか
どうかが調べられる。この例では、命令アドレスＩＡ＝
（ｍ０＋４）によって、ロード命令と他の命令との２命
令がフェッチされたものとする。In this example, the branch destination address BA = (m
0), another conditional branch instruction is fetched at cycle t3, and the condition of the conditional branch instruction at cycle t2 is satisfied. As a result, the conditional branch instruction fetched at cycle t3 is selected and executed by the RISC microprocessor 34 at cycle t4. Shall be done. When the branch condition is satisfied, the program counter in the RISC microprocessor 34 is changed from (n + 8) to (m0) and then incremented. Therefore, in cycle t4, the instruction address (first address) IA given from the RISC microprocessor 34 to the cache memory device 30 together with the first access request signal IAG becomes (m0 + 4). That is, in cycle t4, the physical address (fourth address) PA = (pa) that has been put in the processing wait state in cycle t3.
From the bus monitor 36 to the fourth access request signal PAG
In addition to being supplied to the cache memory device 30 together with, the instruction address (first address) from the RISC microprocessor 34 to the same cache memory device 30.
Data address (third address) DA = (da1) based on IA = (m0 + 4) and the load instruction at cycle t3
And the first and third access request signals IAG, DAG
Given at the same time. In this case, the number 2 in Table 2
The instruction address IA and the physical address PA are selected as the first and second selection addresses SA1 and SA2 by the function of the control device 20 shown in the second row, and the data address DA is put in the processing waiting state. That is, the next two instructions to be executed are the second dual port memory 24.
From the physical address PA in parallel with being fetched from
It is checked whether or not the cache memory device 30 holds this data. In this example, the instruction address IA =
It is assumed that two instructions, a load instruction and another instruction, have been fetched by (m0 + 4).
【００７２】サイクルｔ５では、サイクルｔ４でフェッ
チされた２命令のうちのロード命令の実行と並行してサ
イクルｔ４の条件分岐命令の条件の成立・不成立の判断
がＲＩＳＣマイクロプロセッサ３４によって行われてい
る間に、キャッシュメモリ装置３０へは該ＲＩＳＣマイ
クロプロセッサ３４から、サイクルｔ４の条件分岐命令
に基づいて計算された分岐先アドレス（第２のアドレ
ス）ＢＡ＝（ｍ１）と、サイクルｔ４で処理待ち状態と
されたデータアドレス（第３のアドレス）ＤＡ＝（ｄａ
１）とが、第２及び第３のアクセス要求信号ＢＡＧ，Ｄ
ＡＧとともに与えられる。この結果、表１中の番号９の
行に示す制御装置２０の機能によって、該分岐先アドレ
スＢＡ及びデータアドレスＤＡが第１及び第２の選択ア
ドレスＳＡ１，ＳＡ２として選択される。つまり、第２
のデュアルポートメモリ２４からは、分岐条件成立の場
合に次に実行すべき２命令がフェッチされると同時に、
所望のデータが読み出される。しかも、分岐条件不成立
の場合に次に実行すべき命令はサイクルｔ４において既
にフェッチされているので、ＲＩＳＣマイクロプロセッ
サ３４は、フェッチした２アドレスの命令のうちのいず
れのアドレスの命令を次に実行すべきかを分岐条件の成
立の如何に応じて選択し、該選択した命令を次サイクル
ｔ６で直ちに実行できる。At cycle t5, the RISC microprocessor 34 determines whether or not the condition of the conditional branch instruction at cycle t4 is satisfied in parallel with the execution of the load instruction of the two instructions fetched at cycle t4. In the meantime, to the cache memory device 30, from the RISC microprocessor 34, the branch destination address (second address) BA = (m1) calculated based on the conditional branch instruction at the cycle t4, and the processing wait state at the cycle t4. Data address (third address) DA = (da
1) is the second and third access request signals BAG, D
Given with AG. As a result, the branch destination address BA and the data address DA are selected as the first and second selection addresses SA1 and SA2 by the function of the control device 20 shown in the row of number 9 in Table 1. That is, the second
When the branch condition is satisfied, the next two instructions to be executed are fetched from the dual port memory 24 of
The desired data is read. Moreover, since the instruction to be executed next when the branch condition is not satisfied has already been fetched in cycle t4, the RISC microprocessor 34 must execute whichever instruction of the fetched two-address instructions next. The key can be selected according to whether the branch condition is satisfied, and the selected instruction can be immediately executed in the next cycle t6.
【００７３】この例ではサイクルｔ４の条件分岐命令の
条件が成立せず、サイクルｔ６では、サイクルｔ４でフ
ェッチされた２命令のうちの２番目の命令がＲＩＳＣマ
イクロプロセッサ３４によって選択・実行されるものと
する。この場合、同サイクルｔ６では、ＲＩＳＣマイク
ロプロセッサ３４からキャッシュメモリ装置３０へ、プ
ログラムカウンタのインクリメントにより生成された命
令アドレス（第１のアドレス）ＩＡ＝（ｍ０＋１２）
と、サイクルｔ５のロード命令に基づくデータアドレス
（第３のアドレス）ＤＡ＝（ｄａ２）とが、第１及び第
３のアクセス要求信号ＩＡＧ，ＤＡＧとともに同時に与
えられる。この結果、表１中の番号７の行に示す制御装
置２０の機能によって、該命令アドレスＩＡ及びデータ
アドレスＤＡが第１及び第２の選択アドレスＳＡ１，Ｓ
Ａ２として選択される。つまり、第２のデュアルポート
メモリ２４からは、次に実行すべき２命令と所望のデー
タとが同時に読み出されることとなる。In this example, the condition of the conditional branch instruction in cycle t4 is not satisfied, and in cycle t6, the second instruction of the two instructions fetched in cycle t4 is selected and executed by the RISC microprocessor 34. And In this case, at the same cycle t6, the RISC microprocessor 34 transfers to the cache memory device 30 the instruction address (first address) IA = (m0 + 12) generated by incrementing the program counter.
And a data address (third address) DA = (da2) based on the load instruction in cycle t5 are simultaneously given together with the first and third access request signals IAG, DAG. As a result, the instruction address IA and the data address DA are changed to the first and second selection addresses SA1 and S1 by the function of the control device 20 shown in the row of No. 7 in Table 1.
Selected as A2. That is, the next two instructions to be executed and the desired data are simultaneously read from the second dual port memory 24.
【００７４】以上のとおり、本実施例によれば、物理ア
ドレスＰＡに係るデータアクセス要求に比べて命令フェ
ッチのための命令アドレスＩＡ及び分岐先アドレスＢＡ
に係るアクセス要求が優先的に処理されるので、ＲＩＳ
Ｃマイクロプロセッサ３４への１サイクル毎の命令供給
がデータアクセスによって阻害されることがない。ま
た、あるサイクルで処理待ち状態とされたアクセス要求
が次サイクルで優先的に処理されるので、該アクセス要
求について２サイクル以上のペナルティが生じることは
ない。また、分岐先アドレスＢＡに係るアクセス要求と
データアドレスＤＡに係るアクセス要求との同時処理も
可能である。なお、図７に関する以上の説明ではサイク
ルｔ２の条件分岐命令の条件が成立したものとしている
ので、サイクルｔ３のロード命令の実行結果、すなわち
サイクルｔ５において読み出されたデータは、ＲＩＳＣ
マイクロプロセッサ３４側で無効化される。As described above, according to this embodiment, the instruction address IA and the branch destination address BA for instruction fetch are compared with the data access request relating to the physical address PA.
Access requests related to
The instruction supply to the C microprocessor 34 in each cycle is not disturbed by the data access. Further, since the access request in the processing waiting state in a certain cycle is preferentially processed in the next cycle, a penalty of two cycles or more does not occur for the access request. Further, it is possible to simultaneously process an access request for the branch destination address BA and an access request for the data address DA. Since the condition of the conditional branch instruction of cycle t2 is satisfied in the above description with reference to FIG. 7, the execution result of the load instruction of cycle t3, that is, the data read in cycle t5 is the RISC.
It is invalidated on the microprocessor 34 side.
【００７５】以上、２つのアクセス要求の同時処理につ
いて、図４〜図７を参照しながら、６種類のアドレスの
組み合わせ、すなわち、(1) 命令アドレスＩＡと分岐先
アドレスＢＡ、(2) 命令アドレスＩＡとデータアドレス
ＤＡ、(3) 命令アドレスＩＡと物理アドレスＰＡ、(4)
分岐先アドレスＢＡとデータアドレスＤＡ、(5) 分岐先
アドレスＢＡと物理アドレスＰＡ、及び、(6) データア
ドレスＤＡと物理アドレスＰＡの各組み合わせの場合を
説明してきた。ＲＩＳＣマイクロプロセッサ３４が１サ
イクル毎に１つの命令を実行する場合には、実際に生じ
る組み合わせはこれら６種類に限られている。ところ
が、ＲＩＳＣマイクロプロセッサ３４のアーキテクチャ
として１サイクルに複数の命令を同時に実行できるスー
パースケーラ型のアーキテクチャを採用する場合を考え
ると、例えば２つのメモリアクセス命令が同時に実行さ
れる場合には、キャッシュメモリ装置３０において２つ
のデータアドレスＤＡに係るアクセス要求の同時処理が
必要となる。このためには、制御装置２０は、重複した
第３のアクセス要求信号ＤＡＧが同時に与えられた場合
には、第１の指定信号Ｓ１でデータアドレス（第３のア
ドレス）ＤＡを指定し、かつ第２の指定信号Ｓ２で他の
データアドレス（第３のアドレス）ＤＡを指定すること
とする。更に、キャッシュメモリ装置３０に格納された
命令列がＲＩＳＣマイクロプロセッサ３４からの命令ア
ドレス（第１のアドレス）ＩＡにより一度に４命令づつ
フェッチされることとすれば、該命令アドレスＩＡに係
るアクセス頻度が低減し、キャッシュメモリ装置３０が
ヒットするかぎりペナルティなしの命令フェッチ及びデ
ータアクセスを実現できる。Regarding the simultaneous processing of two access requests, referring to FIGS. 4 to 7, a combination of 6 types of addresses, that is, (1) instruction address IA and branch destination address BA, (2) instruction address IA and data address DA, (3) Instruction address IA and physical address PA, (4)
The case of each combination of the branch destination address BA and the data address DA, (5) the branch destination address BA and the physical address PA, and (6) the data address DA and the physical address PA has been described. When the RISC microprocessor 34 executes one instruction per cycle, the combinations that actually occur are limited to these six types. However, considering the case where a superscalar type architecture capable of simultaneously executing a plurality of instructions in one cycle is adopted as the architecture of the RISC microprocessor 34, for example, when two memory access instructions are simultaneously executed, a cache memory device is used. Simultaneous processing of access requests for two data addresses DA is required at 30. For this purpose, the control device 20 designates the data address (third address) DA by the first designation signal S1 when the duplicated third access request signals DAG are given at the same time, and Another data address (third address) DA is designated by the second designation signal S2. Further, assuming that the instruction sequence stored in the cache memory device 30 is fetched by the instruction address (first address) IA from the RISC microprocessor 34 four instructions at a time, the access frequency related to the instruction address IA. Therefore, as long as the cache memory device 30 is hit, instruction fetch and data access without penalty can be realized.
【００７６】また、３つのアクセス要求が同時に与えら
れる場合について、図７を参照しながら、(1) 命令アド
レスＩＡ、分岐先アドレスＢＡ及び物理アドレスＰＡ、
並びに、(2) 命令アドレスＩＡ、データアドレスＤＡ及
び物理アドレスＰＡの各組み合わせを説明した。３つ以
上のアクセス要求が同時に与えられる場合のアドレスの
組み合わせとしては、この他に、(3) 命令アドレスＩ
Ａ、分岐先アドレスＢＡ及びデータアドレスＤＡ、(4)
分岐先アドレスＢＡ、データアドレスＤＡ及び物理アド
レスＰＡ、並びに、(5) 命令アドレスＩＡ、分岐先アド
レスＢＡ、データアドレスＤＡ及び物理アドレスＰＡの
３種類の組み合わせが考えられる。ただし、これら３種
類の組み合わせは、ＲＩＳＣマイクロプロセッサ３４に
スーパースケーラ型のアーキテクチャを採用する場合に
限って生じ得るものである。本実施例のキャッシュメモ
リ装置３０は、表２中の番号１２〜１５、２４〜２７及
び２８〜３８の行に各々示すように、これらの組み合わ
せにも対応可能である。Regarding the case where three access requests are simultaneously given, referring to FIG. 7, (1) instruction address IA, branch destination address BA and physical address PA,
Also, (2) each combination of the instruction address IA, the data address DA and the physical address PA has been described. In addition to this, as a combination of addresses when three or more access requests are simultaneously given, (3) Instruction address I
A, branch destination address BA and data address DA, (4)
There are three possible combinations of branch destination address BA, data address DA and physical address PA, and (5) instruction address IA, branch destination address BA, data address DA and physical address PA. However, these three kinds of combinations can occur only when the RISC microprocessor 34 adopts the superscaler type architecture. The cache memory device 30 of the present embodiment is also compatible with these combinations as shown in the rows of numbers 12 to 15, 24 to 27 and 28 to 38 in Table 2.
【００７７】さて、第１〜第４のアドレスＩＡ，ＢＡ，
ＤＡ，ＰＡの各々に係るアクセス要求は、互いに独立に
生起する。したがって、前記のとおり最大４つのアクセ
ス要求が同時に生起する可能性がある。ところが、平均
的なアクセス頻度は次に説明するように１サイクルあた
り２回を下回るので、本実施例のように２つのアクセス
要求を同時に処理できるようにするのが合理的である。Now, the first to fourth addresses IA, BA,
Access requests for DA and PA occur independently of each other. Therefore, as described above, a maximum of four access requests can occur simultaneously. However, since the average access frequency is less than twice per cycle as described below, it is rational to allow two access requests to be processed simultaneously as in the present embodiment.
【００７８】ＲＩＳＣマイクロプロセッサ３４は１サイ
クル毎に次々と命令を実行していくものであるから、元
来キャッシュメモリ装置から１サイクル毎に１命令を供
給していく必要がある。しかしながら、本実施例のよう
にキャッシュメモリ装置３０から一度に２命令がフェッ
チされる構成を採用すれば、１サイクルにつき１回のア
クセス頻度を１００％とすると、命令アドレス（第１の
アドレス）ＩＡに係るアクセスの頻度は５０％（２サイ
クルに１回の頻度）となる。また、無条件分岐命令、条
件分岐命令等のシーケンス変更命令の使用頻度は１５％
程度である。一方、ＲＩＳＣマイクロプロセッサ３４の
メモリアクセス命令はロード命令とストア命令との２種
類に限られており、これらの命令の使用頻度は２５％程
度である。つまり、分岐先アドレス（第２のアドレス）
ＢＡ及びデータアドレス（第３のアドレス）ＤＡに係る
アクセス頻度は、各々１５％及び２５％と見積ることが
できる。また、バス監視装置３６によるキャッシュメモ
リ装置３０へのアクセスは１サイクルに１回を越えるこ
とはないので、物理アドレス（第４のアドレス）ＰＡに
係るアクセス頻度は最大１００％である。以上の第１〜
第４のアドレスの各々に係るアクセス頻度を合計する
と、最大１９０％程度となる。ただし、キャッシュメモ
リ装置３０の１ブロックを例えば４ラインで構成した場
合にはバス監視装置３６によるアクセスの最大頻度は４
サイクルに１回（２０〜３０％程度のアクセス頻度）と
なるので、実質的にはアクセス頻度の合計は最大１１０
〜１２０％程度であると考えられる。したがって、本実
施例のように、２つのアクセス要求を同時に処理できれ
ば十分であることが判る。しかも、本実施例によれば、
処理待ち状態のアクセス要求が最優先で処理されるの
で、４つのアクセス要求が同時に与えられた場合でも、
該４つのアクセス要求のうちの処理待ち状態とされた２
つのアクセス要求は次のサイクルで必ず処理される。し
たがって、ペナルティの発生を常に１サイクルに抑える
ことができる。Since the RISC microprocessor 34 executes instructions one after another in each cycle, it is originally necessary to supply one instruction from each cycle from the cache memory device. However, if the configuration in which two instructions are fetched from the cache memory device 30 at a time is adopted as in the present embodiment, if the access frequency per cycle is 100%, then the instruction address (first address) IA The frequency of access related to is 50% (frequency of once every two cycles). Also, the frequency of use of sequence change instructions such as unconditional branch instructions and conditional branch instructions is 15%.
It is a degree. On the other hand, the memory access instructions of the RISC microprocessor 34 are limited to two types, load instructions and store instructions, and the frequency of use of these instructions is about 25%. That is, the branch destination address (second address)
The access frequencies of the BA and the data address (third address) DA can be estimated to be 15% and 25%, respectively. Further, since the access to the cache memory device 30 by the bus monitoring device 36 does not exceed once per cycle, the access frequency of the physical address (fourth address) PA is 100% at maximum. First to above
The total access frequency for each of the fourth addresses is about 190% at maximum. However, when one block of the cache memory device 30 is composed of, for example, four lines, the maximum frequency of access by the bus monitoring device 36 is four.
Since it is once in a cycle (access frequency of about 20 to 30%), the total access frequency is practically 110 at maximum.
It is considered to be about 120%. Therefore, it can be understood that it is sufficient to process two access requests at the same time as in the present embodiment. Moreover, according to this embodiment,
Since the access request in the processing waiting state is processed with the highest priority, even if four access requests are given at the same time,
2 of the four access requests that have been placed in the processing waiting state
One access request is always processed in the next cycle. Therefore, the occurrence of the penalty can always be suppressed to one cycle.
【００７９】なお、データアドレス（第３のアドレス）
ＤＡ及び物理アドレス（第４のアドレス）ＰＡに比べて
命令アドレス（第１のアドレス）ＩＡ及び分岐先アドレ
ス（第２のアドレス）ＢＡを優先させ、かつデータアド
レスＤＡに比べて物理アドレスＰＡを優先させるという
前記の優先ルールは、コンピュータシステムの構成に応
じて適宜変更することができる。The data address (third address)
The instruction address (first address) IA and the branch destination address (second address) BA are given priority over the DA and physical address (fourth address) PA, and the physical address PA is given priority over the data address DA. The above-mentioned priority rule of being allowed can be appropriately changed according to the configuration of the computer system.
【００８０】図８は、本発明の他の実施例に係るキャッ
シュメモリ装置の構成を示すブロック図である。本実施
例では、制御装置２０は、表３及び表４に示すように、
アクセス要求アドレスとしての第１〜第３のアドレスＩ
Ａ，ＢＡ，ＤＡの中から１つのアドレスを第１の被選択
アドレスとして指定（第１の指定信号Ｓ１）し、かつア
クセス要求アドレスとしての第２〜第４のアドレスＢ
Ａ，ＤＡ，ＰＡの中から他のアドレスを第２の被選択ア
ドレスとして指定（第２の指定信号Ｓ２）する。これに
対応して、第１のアドレス選択器１０には命令アドレス
ＩＡ、分岐先アドレスＢＡ及びデータアドレスＤＡのみ
が、第２のアドレス選択器１２には分岐先アドレスＢ
Ａ、データアドレスＤＡ及び物理アドレスＰＡのみが各
々入力される。他の構成は、図１の場合と同様である。FIG. 8 is a block diagram showing the structure of a cache memory device according to another embodiment of the present invention. In the present embodiment, the control device 20 is, as shown in Table 3 and Table 4,
First to third addresses I as access request addresses
One address from A, BA, DA is designated as the first selected address (first designation signal S1), and second to fourth addresses B as access request addresses are designated.
Another address is designated as the second selected address from A, DA, and PA (second designation signal S2). Correspondingly, only the instruction address IA, the branch destination address BA and the data address DA are stored in the first address selector 10, and the branch destination address B is stored in the second address selector 12.
Only A, data address DA and physical address PA are input. Other configurations are similar to those in the case of FIG.
【００８１】[0081]
【表３】 [Table 3]
【００８２】[0082]
【表４】 [Table 4]
【００８３】本実施例によれば、制御装置２０は、被選
択アドレスの指定の範囲に制限が設けられているにもか
かわらず、第１及び第２の被選択アドレスとして、(1)
命令アドレスＩＡと分岐先アドレスＢＡ、(2) 命令アド
レスＩＡとデータアドレスＤＡ、(3) 命令アドレスＩＡ
と物理アドレスＰＡ、(4) 分岐先アドレスＢＡとデータ
アドレスＤＡ、(5) 分岐先アドレスＢＡと物理アドレス
ＰＡ、及び、(6) データアドレスＤＡと物理アドレスＰ
Ａの６種類全ての組み合わせを指定することができる。
ＲＩＳＣマイクロプロセッサ３４にスーパースケーラ型
のアーキテクチャを採用する場合への対応として、２つ
のデータアドレスＤＡ，ＤＡを指定することも可能であ
る。また、３つのアクセス要求が同時に与えられる場合
でも、図１の実施例の場合と同様の動作が可能である。
つまり、本実施例によれば、図１に示す実施例の場合と
同等の効果を得ながら、ハードウェア構成を簡略化する
ことができる。According to the present embodiment, the control device 20 sets (1) as the first and second selected addresses even though the range of designation of the selected address is limited.
Instruction address IA and branch destination address BA, (2) Instruction address IA and data address DA, (3) Instruction address IA
And a physical address PA, (4) a branch destination address BA and a data address DA, (5) a branch destination address BA and a physical address PA, and (6) a data address DA and a physical address P.
All six combinations of A can be specified.
Two data addresses DA, DA can be designated as a measure for adopting a superscalar type architecture for the RISC microprocessor 34. Even when three access requests are simultaneously given, the same operation as in the embodiment of FIG. 1 can be performed.
That is, according to the present embodiment, it is possible to simplify the hardware configuration while obtaining the same effect as that of the embodiment shown in FIG.
【００８４】[0084]
【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、与えられた複数のアクセス要求アドレスの
中から各々１つのアドレスを選択するための複数のアド
レス選択手段と、命令列とデータとが格納されかつ前記
複数のアドレス選択手段で各々選択されたアドレスによ
りそれぞれ独立にアクセスされる記憶手段とを備えた構
成を採用したので、命令フェッチのための複数のアクセ
ス要求と複数のデータアクセス要求との中から任意に選
択された少なくとも２つのアクセス要求の同時処理が可
能となる。しかも、命令キャッシュとデータキャッシュ
とを分離しない構成を採用したので、アプリケーション
プログラムに応じて命令列とデータとの間でメモリ容量
配分の最適化が図れる利点がある。As described above, according to the invention of claim 1, a plurality of address selecting means for selecting one address from a plurality of given access request addresses, and an instruction sequence. Since the data storage means and the storage means that are independently accessed by the addresses respectively selected by the plurality of address selection means are adopted, a plurality of access requests for instruction fetch and a plurality of data are fetched. It is possible to simultaneously process at least two access requests arbitrarily selected from the access requests. Moreover, since the configuration in which the instruction cache and the data cache are not separated is adopted, there is an advantage that the memory capacity distribution between the instruction string and the data can be optimized according to the application program.
【００８５】次に、請求項２の発明によれば、プログラ
ムカウンタのインクリメントに基づく命令アドレス（第
１のアドレス）と、シーケンス変更命令に基づく分岐先
アドレス（第２のアドレス）と、メモリアクセス命令に
基づくデータアドレス（第３のアドレス）と、マルチプ
ロセッサ構成の場合のデータの整合性を管理するための
物理アドレス（第４のアドレス）との４種類のアドレス
からなるアドレス群に属する２つのアドレスの各々に係
るアクセス要求がそれぞれ独立に処理される構成を採用
したので、命令キャッシュとデータキャッシュとを分離
しない構成でありながら命令フェッチのためのアクセス
要求（命令アドレス又は分岐先アドレスに係るアクセス
要求）とデータアクセス要求（データアドレス又は物理
アドレスに係るアクセス要求）とを同時に処理できるだ
けでなく、従来は命令キャッシュとデータキャッシュと
を分離したタイプのキャッシュメモリ装置でも実現でき
なかった命令アドレスに係るアクセス要求と分岐先アド
レスに係るアクセス要求との同時処理や、データアドレ
スに係るアクセス要求と物理アドレスに係るアクセス要
求との同時処理が可能となり、ペナルティの発生が抑制
される。Next, according to the invention of claim 2, an instruction address (first address) based on the increment of the program counter, a branch destination address (second address) based on the sequence change instruction, and a memory access instruction. Two addresses belonging to an address group consisting of four types of addresses: a data address based on (3rd address) and a physical address (4th address) for managing data consistency in the case of a multiprocessor configuration. Since the access request related to each of the above is independently processed, the access request for the instruction fetch (the access request related to the instruction address or the branch destination address is made even though the instruction cache and the data cache are not separated from each other. ) And a data access request (data address or physical address Access request) and simultaneous processing of an access request related to an instruction address and an access request related to a branch destination address, which could not be realized by a cache memory device of a type that separates an instruction cache and a data cache. Alternatively, it is possible to simultaneously process an access request related to a data address and an access request related to a physical address, and the occurrence of a penalty is suppressed.
【００８６】特に、命令アドレス及び分岐先アドレスの
各々に係る２つのアクセス要求を同時に処理できるの
で、条件分岐命令の条件不成立の場合に次に実行すべき
命令と条件成立の場合に次に実行すべき命令との同時フ
ェッチが可能となる。つまり、例えばＲＩＳＣマイクロ
プロセッサは、分岐条件の成立又は不成立が判明した時
点で直ちに次の命令を選択・実行することができ、該分
岐条件の成立の如何にかかわらず１サイクル毎に次々と
命令を実行できることとなる。また、命令アドレスに係
るアクセス要求とデータアドレスに係るアクセス要求と
の同時処理が可能であるので、例えばＲＩＳＣマイクロ
プロセッサが連続したメモリアクセス命令を実行する場
合でも、当該キャッシュメモリ装置がヒットするかぎり
ペナルティなしの命令フェッチ及びデータアクセスを実
現できる。更に、データの整合性を管理するための物理
アドレスを受け入れるので、マルチプロセッサ構成への
対応も可能である。つまり、請求項２の発明によれば、
ＲＩＳＣマイクロプロセッサを含んだマルチプロセッサ
構成のプロセッサユニットの各々に好適に使用されるア
クセス効率の良いキャッシュメモリ装置が実現でき、コ
ンピュータシステム全体の性能の向上に大きく貢献する
ことができる。また、例えばデータアドレスに係る２つ
のアクセス要求（２つのメモリアクセス命令の各々に基
づいた２つのデータアクセス要求）の同時処理も可能で
あるので、１サイクルに複数の命令を同時に実行できる
スーパースケーラ型のアーキテクチャを採用したマイク
ロプロセッサへの対応も可能である。In particular, since two access requests for each of the instruction address and the branch destination address can be processed at the same time, the instruction to be executed next when the condition of the conditional branch instruction is not satisfied and the next execution when the condition is satisfied. It is possible to fetch at the same time as the instruction to be executed. That is, for example, the RISC microprocessor can immediately select and execute the next instruction at the time when it is determined that the branch condition is satisfied or not satisfied, and the instruction is sequentially executed every cycle regardless of whether the branch condition is satisfied. It can be done. Further, since it is possible to simultaneously process the access request related to the instruction address and the access request related to the data address, even when the RISC microprocessor executes consecutive memory access instructions, for example, the penalty is as long as the cache memory device hits. It is possible to realize the instruction fetch and the data access without the instruction. Furthermore, since a physical address for managing data consistency is accepted, it is possible to support a multiprocessor configuration. That is, according to the invention of claim 2,
It is possible to realize a cache memory device having a good access efficiency, which is preferably used for each processor unit of a multiprocessor structure including a RISC microprocessor, and can greatly contribute to the improvement of the performance of the entire computer system. Further, for example, two access requests relating to a data address (two data access requests based on each of two memory access instructions) can be simultaneously processed, so that a superscaler type capable of simultaneously executing a plurality of instructions in one cycle It is also possible to support a microprocessor adopting the architecture of.
【００８７】また、請求項３の発明によれば、命令アド
レス、分岐先アドレス及びデータアドレスの３種類のア
ドレス（第１〜第３のアドレス）の中から１つのアドレ
スを指定し、かつ分岐先アドレス、データアドレス及び
物理アドレスの３種類のアドレス（第２〜第４のアドレ
ス）の中から他の１つのアドレスを指定する制御装置の
構成を採用したので、制御装置による指定の範囲に制限
を設けない場合と同等の効果を得ながらハードウェア構
成を簡略化することができる。According to the third aspect of the invention, one address is designated from the three types of addresses (first to third addresses) of the instruction address, the branch destination address and the data address, and the branch destination is specified. Since the configuration of the control device for designating another one address from the three types of addresses (the second address to the fourth address) of the address, the data address and the physical address is adopted, the range specified by the control device is restricted. It is possible to simplify the hardware configuration while obtaining the same effect as in the case where no hardware is provided.
【００８８】また、請求項４の発明によれば、データア
クセス要求（第３及び第４のアドレスに係るアクセス要
求）に比べて命令フェッチのためのアクセス要求（第１
及び第２のアドレスに係るアクセス要求）を優先させる
構成を採用したので、例えば第１〜第４のアドレスの各
々に係る４つのアクセス要求が同時に与えられた場合で
も、命令フェッチのためのアクセス要求に関するペナル
ティの発生を防止することができる。つまり、例えばＲ
ＩＳＣマイクロプロセッサへの１サイクル毎の命令供給
がデータアクセスによって阻害されることがない。ま
た、２種類のデータアクセス要求のうちデータアドレス
（第３のアドレス）に係るアクセス要求に比べて物理ア
ドレス（第４のアドレス）に係るアクセス要求を優先さ
せる構成を採用したので、矛盾データの保持防止のため
の操作の早期実施が可能となる。According to the invention of claim 4, the access request for the instruction fetch (the first request) is compared with the data access request (the access request relating to the third and fourth addresses).
And the access request relating to the second address), the access request for fetching the instruction even when four access requests relating to each of the first to fourth addresses are simultaneously given. It is possible to prevent the occurrence of a penalty related to. That is, for example, R
Instruction supply to the ISC microprocessor every cycle is not hindered by data access. In addition, since the access request relating to the physical address (fourth address) is prioritized over the access request relating to the data address (third address) of the two types of data access requests, the inconsistent data is retained. The operation for prevention can be performed early.
【００８９】また、請求項５の発明によれば、例えば同
時に与えられた３つ又は４つのアクセス要求のうちの処
理待ち状態とされたアクセス要求が次の機会には必ず処
理されるように、処理待ち状態のアクセス要求を最優先
とする構成を採用したので、第１〜第４の４種類のアド
レスのうちのいずれのアドレスに係るアクセス要求につ
いてもペナルティを最小に抑えることができる。Further, according to the invention of claim 5, for example, an access request in a processing waiting state out of three or four access requests given at the same time is always processed at the next opportunity, Since the configuration in which the access request in the processing waiting state has the highest priority is adopted, the penalty can be minimized with respect to the access request relating to any one of the first to fourth types of addresses.
【００９０】請求項６の発明によれば、２つのポートを
通して独立にアクセスされ得るタグアドレス格納用の第
１のデュアルポートメモリアレイと、２つのメモリポー
トを通して独立にアクセスされ得る命令列・データ格納
用の第２のデュアルポートメモリアレイと、第１及び第
２のアドレス選択器からそれぞれ出力されたアドレスの
各々がヒットしたか否かを個別に調べるための互いに独
立した第１及び第２の比較器とを備えた記憶装置の構成
を採用したので、命令キャッシュとデータキャッシュと
を分離しない構成でありながら命令とデータとを同時に
アクセスできるだけでなく、２命令の同時アクセスや２
データの同時アクセスが可能となる。しかも、アプリケ
ーションプログラムに応じて命令列とデータとの間で容
量配分の最適化が図れる。According to the invention of claim 6, a first dual-port memory array for storing tag addresses which can be independently accessed through two ports, and an instruction string / data storage which can be independently accessed through two memory ports. Second dual-port memory array for memory and independent first and second comparisons for individually checking whether each of the addresses output from the first and second address selectors is hit Since the configuration of the storage device including the memory device is adopted, the instruction cache and the data cache can be simultaneously accessed while the instruction cache and the data cache are not separated.
Data can be accessed simultaneously. Moreover, it is possible to optimize the capacity distribution between the instruction sequence and the data according to the application program.
【００９１】また、請求項７の発明によれば、命令アド
レス（第１のアドレス）によりアクセスされる毎に命令
列のうちの連続した少なくとも２つの命令が一度にフェ
ッチされる構成を採用したので、第２〜第４のアドレス
に係るアクセス要求が即時に処理される可能性が増大
し、ペナルティの発生が抑制される。Further, according to the invention of claim 7, at least two consecutive instructions of the instruction sequence are fetched at one time each time the instruction address (first address) is accessed. , The possibility that the access request for the second to fourth addresses is immediately processed is increased, and the occurrence of penalty is suppressed.
【図１】本発明の実施例に係るキャッシュメモリ装置の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a cache memory device according to an embodiment of the present invention.
【図２】図１のキャッシュメモリ装置を内蔵したプロセ
ッサユニットの例を示すブロック図である。FIG. 2 is a block diagram showing an example of a processor unit that incorporates the cache memory device of FIG.
【図３】複数個の図２のプロセッサユニットを共通のシ
ステムバスに接続してなるマルチプロセッサ構成のコン
ピュータシステムの例を示すブロック図である。FIG. 3 is a block diagram showing an example of a computer system having a multiprocessor configuration in which a plurality of processor units shown in FIG. 2 are connected to a common system bus.
【図４】図１のキャッシュメモリ装置の動作を示すタイ
ミングチャート図である。FIG. 4 is a timing chart showing the operation of the cache memory device of FIG.
【図５】同キャッシュメモリ装置の動作を示す他のタイ
ミングチャート図である。FIG. 5 is another timing chart showing the operation of the cache memory device.
【図６】同キャッシュメモリ装置の動作を示す更に他の
タイミングチャート図である。FIG. 6 is still another timing chart showing the operation of the cache memory device.
【図７】同キャッシュメモリ装置の動作を示す更に他の
タイミングチャート図である。FIG. 7 is still another timing chart showing the operation of the cache memory device.
【図８】本発明の他の実施例に係るキャッシュメモリ装
置の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a cache memory device according to another embodiment of the present invention.
１０ 第１のアドレス選択器 １２ 第２のアドレス選択器 １４ 第１のデュアルポートメモリアレイ １６ 第１の比較器 １８ 第２の比較器 ２０ 制御装置 ２２ ヒット信号生成器 ２４ 第２のデュアルポートメモリアレイ ２６ 読み出し／書き込み回路 ３０ キャッシュメモリ装置 ３２，４４ プロセッサユニット ３４ ＲＩＳＣマイクロプロセッサ ３６ バス監視装置 ３８ バス制御装置 ４０ 内部バス ４２ システムバス（外部バス） ＩＡ 命令アドレス（第１のアドレス） ＢＡ 分岐先アドレス（第２のアドレス） ＤＡ データアドレス（第３のアドレス） ＰＡ 物理アドレス（第４のアドレス） ＩＡＧ 第１のアクセス要求信号 ＢＡＧ 第２のアクセス要求信号 ＤＡＧ 第３のアクセス要求信号 ＰＡＧ 第４のアクセス要求信号 Ｓ１，Ｓ２ 第１及び第２の指定信号 ＳＡ１，ＳＡ２ 第１及び第２の選択アドレス ＴＡ１，ＴＡ２ 第１及び第２のタグアドレス Ｈ１，Ｈ２ 第１及び第２のヒット信号 DESCRIPTION OF SYMBOLS 10 1st address selector 12 2nd address selector 14 1st dual port memory array 16 1st comparator 18 2nd comparator 20 Controller 22 Hit signal generator 24 2nd dual port memory array 26 read / write circuit 30 cache memory device 32,44 processor unit 34 RISC microprocessor 36 bus monitoring device 38 bus control device 40 internal bus 42 system bus (external bus) IA instruction address (first address) BA branch destination address ( Second address) DA data address (third address) PA physical address (fourth address) IAG first access request signal BAG second access request signal DAG third access request signal PAG fourth access request Signals S1, S2 first and Second designation signal SA1, SA2 First and second selection address TA1, TA2 First and second tag address H1, H2 First and second hit signal
Claims (7)
れるべき複数のアドレスとデータアクセスに使用される
べき複数のアドレスとからなるアドレス群の中の１つ又
は複数のアドレスがアクセス要求アドレスとして与えら
れるキャッシュメモリ装置であって、 複数のアクセス要求アドレスが同時に与えられた場合に
は、該与えられた複数のアクセス要求アドレスの中から
各々１つのアドレスを選択するための複数のアドレス選
択手段と、 命令列とデータとが格納され、かつ前記複数のアドレス
選択手段で各々選択されたアドレスによりそれぞれ独立
にアクセスされる記憶手段とを備えたことを特徴とする
キャッシュメモリ装置。1. An access request address is one or more addresses in an address group consisting of a plurality of addresses to be used for access for instruction fetch and a plurality of addresses to be used for data access. And a plurality of access request addresses are simultaneously given, the plurality of address selecting means for selecting one address from the given plurality of access request addresses, respectively. A cache memory device comprising: a storage unit that stores an instruction sequence and data, and that is independently accessed by the addresses selected by the plurality of address selection units.
タのインクリメントにより順次生成される第１のアドレ
スとしての命令アドレスと、命令実行シーケンスの変更
を要求するシーケンス変更命令に基づいて分岐先の命令
フェッチのために生成される第２のアドレスとしての分
岐先アドレスと、メモリアクセス命令に基づいてデータ
アクセスのために生成される第３のアドレスとしてのデ
ータアドレスと、他のメモリ装置との間のデータの整合
性を管理するための第４のアドレスとしてのデータアク
セス用の物理アドレスとの４種類のアドレスからなるア
ドレス群に属する１つ又は複数のアドレスがアクセス要
求アドレスとして与えられるキャッシュメモリ装置であ
って、 複数のアクセス要求アドレスが同時に与えられた場合に
は該与えられた複数のアクセス要求アドレスの中から２
つのアドレスを各々第１及び第２の被選択アドレスとし
て指定するための制御装置と、 前記制御装置により第１の被選択アドレスとして指定さ
れたアドレスを前記与えられた複数のアクセス要求アド
レスの中から選択し、かつ該選択したアドレスを出力す
るための第１のアドレス選択器と、 前記制御装置により第２の被選択アドレスとして指定さ
れたアドレスを前記与えられた複数のアクセス要求アド
レスの中から選択し、かつ該選択したアドレスを出力す
るための第２のアドレス選択器と、 命令列とデータとが格納され、かつ前記第１及び第２の
アドレス選択器から各々出力されたアドレスによりそれ
ぞれ独立にアクセスされる記憶装置とを備えたことを特
徴とするキャッシュメモリ装置。2. A branch destination instruction fetch based on an instruction address as a first address sequentially generated by incrementing a program counter for instruction fetch and a sequence change instruction requesting a change in instruction execution sequence. A branch destination address generated as a second address, a data address as a third address generated for data access based on a memory access instruction, and data matching with another memory device. A cache memory device in which one or more addresses belonging to an address group consisting of four types of addresses including a physical address for data access as a fourth address for managing the property are given as access request addresses, If multiple access request addresses are given at the same time, 2 from among a plurality of access requests address
A controller for designating two addresses as first and second selected addresses respectively, and an address designated as the first selected address by the controller from among the plurality of access request addresses given. A first address selector for selecting and outputting the selected address, and an address designated by the control device as a second selected address from the plurality of given access request addresses And a second address selector for outputting the selected address, an instruction sequence and data are stored, and the addresses output from the first and second address selectors are independent of each other. A cache memory device comprising a storage device to be accessed.
おいて、 前記制御装置は、前記与えられた複数のアクセス要求ア
ドレスのうち、前記第１〜第３の３種類のアドレスの中
から１つのアドレスを前記第１の被選択アドレスとして
指定し、かつ前記第２〜第４の３種類のアドレスの中か
ら他の１つのアドレスを前記第２の被選択アドレスとし
て指定することを特徴とするキャッシュメモリ装置。3. The cache memory device according to claim 2, wherein the control device selects one address from the first to third types of addresses among the plurality of given access request addresses. A cache memory device characterized by being designated as the first selected address and one of the second to fourth types of addresses being designated as the second selected address. ..
リ装置において、 前記制御装置は、３つ以上のアクセス要求アドレスが同
時に与えられた場合には、前記第３及び第４のアドレス
に比べて前記第１及び第２のアドレスを優先させ、かつ
前記第３のアドレスに比べて前記第４のアドレスを優先
させるという優先ルールに従って前記第１及び第２の被
選択アドレスの指定を行い、かつ前記与えられた３つ以
上のアクセス要求アドレスのうち前記第１及び第２の被
選択アドレスとして指定されたアドレス以外のアドレス
を処理待ち状態とすることを特徴とするキャッシュメモ
リ装置。4. The cache memory device according to claim 2, wherein, when three or more access request addresses are given at the same time, the control device compares the addresses with the third and fourth addresses. The first and second selected addresses are designated according to a priority rule in which the first and second addresses are prioritized and the fourth address is prioritized over the third address, and A cache memory device, characterized in that an address other than the addresses designated as the first and second selected addresses among three or more given access request addresses is put into a processing wait state.
において、 前記制御装置は、前記処理待ち状態のアクセス要求アド
レスに加えて２つ以上のアクセス要求アドレスが同時に
与えられた場合には、前記第１及び第２の被選択アドレ
スの指定に際し、前記処理待ち状態のアクセス要求アド
レスを最優先とすることを特徴とするキャッシュメモリ
装置。5. The cache memory device according to claim 4, wherein the control device, when two or more access request addresses are simultaneously given in addition to the access request address in the processing waiting state, A cache memory device, characterized in that when designating the first and second selected addresses, the access request address in the processing waiting state is given the highest priority.
リ装置において、 前記記憶装置は、 互いに独立した第１及び第２のポートを有し、かつ前記
第１のアドレス選択器から出力されたアドレスのうちの
特定の部分により前記第１のポートから第１のタグアド
レスが読み出され、かつ前記第２のアドレス選択器から
出力されたアドレスのうちの特定の部分により前記第２
のポートから第２のタグアドレスが読み出される第１の
デュアルポートメモリアレイと、 前記第１のアドレス選択器から出力されたアドレスのう
ちの他の特定の部分と前記第１のデュアルポートメモリ
アレイの第１のポートから読み出された第１のタグアド
レスとが一致した場合には第１のヒット信号を出力する
ための第１の比較器と、 前記第２のアドレス選択器から出力されたアドレスのう
ちの他の特定の部分と前記第１のデュアルポートメモリ
アレイの第２のポートから読み出された第２のタグアド
レスとが一致した場合には第２のヒット信号を出力する
ための第２の比較器と、 命令列とデータとが格納され、かつ互いに独立した第１
及び第２のメモリポートを有し、かつ前記第１の比較器
から第１のヒット信号が出力された場合には前記第１の
アドレス選択器から出力されたアドレスにより前記第１
のメモリポートを通してアクセスされ、かつ前記第２の
比較器から第２のヒット信号が出力された場合には前記
第２のアドレス選択器から出力されたアドレスにより前
記第２のメモリポートを通してアクセスされる第２のデ
ュアルポートメモリアレイとを備えたことを特徴とする
キャッシュメモリ装置。6. The cache memory device according to claim 2, wherein the storage device has first and second ports independent of each other, and an address output from the first address selector. The first tag address is read from the first port by a specific part of the second port and the second tag is read by the specific part of the address output from the second address selector.
A first dual-port memory array in which a second tag address is read from a port of the first dual-port memory array, another specific portion of the address output from the first address selector, and the first dual-port memory array. A first comparator for outputting a first hit signal when the first tag address read from the first port matches, and an address output from the second address selector A second hit signal for outputting a second hit signal when another specific part of the first dual port memory array and the second tag address read from the second port of the first dual port memory array match. A second comparator, a first sequencer that stores an instruction sequence and data and is independent of each other;
And a second memory port, and when the first hit signal is output from the first comparator, the first address selector outputs the first address according to the address output from the first address selector.
Is accessed through the second memory port, and when the second hit signal is output from the second comparator, the address output from the second address selector is used to access through the second memory port. A cache memory device comprising a second dual port memory array.
リ装置において、 前記記憶装置は、前記第１のアドレスによりアクセスさ
れる毎に前記格納された命令列のうちの連続した少なく
とも２つの命令が一度にフェッチされることを特徴とす
るキャッシュメモリ装置。7. The cache memory device according to claim 2, wherein the storage device stores at least two consecutive instructions of the stored instruction sequence every time the storage device is accessed by the first address. A cache memory device that is fetched at one time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04031813A JP3102594B2 (en) | 1991-02-19 | 1992-02-19 | Cache memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-24690 | 1991-02-19 | ||
| JP2469091 | 1991-02-19 | ||
| JP04031813A JP3102594B2 (en) | 1991-02-19 | 1992-02-19 | Cache memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594305A true JPH0594305A (en) | 1993-04-16 |
| JP3102594B2 JP3102594B2 (en) | 2000-10-23 |
Family
ID=26362247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04031813A Expired - Fee Related JP3102594B2 (en) | 1991-02-19 | 1992-02-19 | Cache memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102594B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080209188A1 (en) * | 2007-02-22 | 2008-08-28 | Samsung Electronics Co. Ltd. | Processor and method of performing speculative load operations of the processor |
| JP2009527809A (en) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | Executing instructions directly from the input source |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191253A (en) * | 1986-10-17 | 1988-08-08 | アムダール コーポレーション | Preference assigner for cache memory |
| JPS63223846A (en) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | Cache memory |
| JPS63240651A (en) * | 1987-03-28 | 1988-10-06 | Nec Corp | Cache memory |
| JPH02176839A (en) * | 1988-12-27 | 1990-07-10 | Toshiba Corp | Information processor |
| JPH02289013A (en) * | 1989-02-03 | 1990-11-29 | Digital Equip Corp <Dec> | Method and equipment for order and quening of plural memory requests |
| JPH0333932A (en) * | 1989-06-29 | 1991-02-14 | Nec Corp | Condition branch accelerating system |
-
1992
- 1992-02-19 JP JP04031813A patent/JP3102594B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191253A (en) * | 1986-10-17 | 1988-08-08 | アムダール コーポレーション | Preference assigner for cache memory |
| JPS63223846A (en) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | Cache memory |
| JPS63240651A (en) * | 1987-03-28 | 1988-10-06 | Nec Corp | Cache memory |
| JPH02176839A (en) * | 1988-12-27 | 1990-07-10 | Toshiba Corp | Information processor |
| JPH02289013A (en) * | 1989-02-03 | 1990-11-29 | Digital Equip Corp <Dec> | Method and equipment for order and quening of plural memory requests |
| JPH0333932A (en) * | 1989-06-29 | 1991-02-14 | Nec Corp | Condition branch accelerating system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527809A (en) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | Executing instructions directly from the input source |
| US20080209188A1 (en) * | 2007-02-22 | 2008-08-28 | Samsung Electronics Co. Ltd. | Processor and method of performing speculative load operations of the processor |
| US8443174B2 (en) * | 2007-02-22 | 2013-05-14 | Samsung Electronics Co., Ltd. | Processor and method of performing speculative load operations of the processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102594B2 (en) | 2000-10-23 |
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