JPH0591404A - Vertical/horizontal converter circuit - Google Patents

Abstract

PURPOSE:To eliminate the images which are displayed horizontally on a TV monitor even with those images that are photographed by a longitudinal long video camera. CONSTITUTION:A video signal SCV is separated by a separating circuit 52 into the luminance and chroma signals. The chroma signals is supplied to a demodulator 55 and a color difference signal is obtained. Then the luminance signal and the color difference signal are written into the field memories 58 and 59 respectively. The reading addresses of both memories 58 and 59 are controlled and the vertical/horizontal conversion of an image is carried out. The velocities of the writing and reading clocks are controlled so that the distortion of the image undergoing the vertical/horizontal conversion is prevented. The color difference signals outputted from both memories 58 and 59 are supplied to a modulator 68 and the chrome signals are obtained. These chrome signals are added to the luminance signals outputted from both memories 58 and 59 through an adder 66. Thus the video signals are obtained, and a masking circuit 69 masks the unnecessary parts to obtain a video signal SCV' with which the image has ubdergone the vertical/horizontal conversion. The signal SCV' is applied to the output side of a video camera, for example, so that the image displayed on a TV monitor is never set horizontal even though the image is photographed by a longitudinally long camera.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、画像の縦横を変換す
る回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for converting the vertical and horizontal directions of an image.

【０００２】[0002]

【従来の技術】ビデオカメラを使用することにより、動
画の他に静止画の撮像も可能である。しかし、ビデオカ
メラの解像度はフォトカメラ（フィルムカメラ）の解像
度に比較して低く、ビデオカメラと共にフォトカメラの
使用を希望することも多い。例えば、ビデオカメラにフ
ォトカメラを固定し、ビデオカメラで動画を撮像しなが
ら、フォトカメラによって写真撮影をすることが考えら
れる。2. Description of the Related Art By using a video camera, it is possible to capture still images as well as moving images. However, the resolution of the video camera is lower than that of the photo camera (film camera), and it is often desired to use the photo camera together with the video camera. For example, it is conceivable that the photo camera is fixed to the video camera, and while the video camera captures a moving image, the photo camera takes a picture.

【０００３】[0003]

【発明が解決しようとする課題】このようにビデオカメ
ラにフォトカメラを固定して使用する際、横長で写真を
撮るときは（図２２Ｃに図示）、ビューファインダに表
示される画像は横長となり（同図Ａに図示）、ビデオカ
メラからのテレビ信号が供給されるテレビモニタに表示
される画像も横長となる（同図Ｂに図示）。As described above, when the photo camera is fixed to the video camera and used, when taking a picture in landscape orientation (shown in FIG. 22C), the image displayed in the viewfinder becomes landscape orientation ( The image displayed on the television monitor to which the television signal from the video camera is supplied is also horizontally long (shown in the same figure B).

【０００４】一方、縦長で写真を撮るときは（図２３Ｃ
に図示）、ビューファインダに表示される画像は縦長と
なるが（同図Ａに図示）、テレビモニタに表示される画
像は横向きとなって（同図Ｂに図示）、非常に見苦しい
ものとなる。On the other hand, when taking a picture in portrait orientation (see FIG. 23C).
The image displayed on the viewfinder is vertically long (shown in FIG. A), but the image displayed on the TV monitor is landscape (shown in FIG. B), which makes it very unsightly. ..

【０００５】そこで、この発明では、ビデオカメラで縦
長で撮像しても、テレビモニタに表示される画像が横向
きとなるのを回避し得る縦横変換回路を提供するもので
ある。Therefore, the present invention provides a vertical / horizontal conversion circuit which can prevent the image displayed on the television monitor from being in the horizontal direction even if the video camera takes a vertically long image.

【０００６】[0006]

【課題を解決するための手段】この発明は、ビデオ信号
を画面単位で記憶するメモリと、このメモリに対する書
き込み読み出しの方向を制御して画像の縦横を変換する
制御手段とを備えるものである。The present invention comprises a memory for storing a video signal on a screen-by-screen basis, and a control means for controlling the writing / reading direction with respect to the memory to convert the vertical and horizontal directions of an image.

【０００７】[0007]

【作用】上述構成においては、メモリ５８，５９より読
み出されるビデオ信号は、画像の縦横が変換されたもの
となる。そのため、例えばビデオカメラの出力側に付加
することにより、縦長で撮像しても、テレビモニタの表
示画像が横向きとなることはない。In the above structure, the video signals read from the memories 58 and 59 are obtained by converting the vertical and horizontal directions of the image. Therefore, for example, by adding it to the output side of the video camera, the display image on the television monitor does not become horizontal even if the image is taken in portrait orientation.

【０００８】[0008]

【実施例】以下、図面を参照しながら、この発明の一実
施例について説明する。本例は、ビデオカメラとフォト
カメラとを一体的に形成したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In this example, a video camera and a photo camera are integrally formed.

【０００９】図１は全体構成を示す斜視図である。同図
において、１はキャビネットである。図示せずも、キャ
ビネット１内には、撮像素子、信号処理回路等からなる
ビデオカメラ部と、フィルム装填機構、フィルム駆動機
構等からなるフォトカメラ部とが内蔵される。FIG. 1 is a perspective view showing the overall structure. In the figure, 1 is a cabinet. Although not shown, a video camera unit including an image pickup device, a signal processing circuit, and the like, and a photo camera unit including a film loading mechanism, a film driving mechanism, and the like are built in the cabinet 1.

【００１０】２はビデオカメラ部の撮像レンズであり、
３はフォトカメラ部の撮像レンズである。つまり、ビデ
オカメラ部とフォトカメラ部の光学系は別個に構成され
る。撮像レンズ２として、焦点距離ｆが７ｍｍ〜４２ｍ
ｍの６倍ズームレンズが使用される。一方、撮像レンズ
３として、焦点距離ｆが５５ｍｍの固定焦点レンズが使
用される。Reference numeral 2 denotes an image pickup lens of the video camera section,
Reference numeral 3 is an imaging lens of the photo camera unit. That is, the optical system of the video camera unit and the optical system of the photo camera unit are configured separately. The imaging lens 2 has a focal length f of 7 mm to 42 m.
A 6x zoom lens of m is used. On the other hand, as the image pickup lens 3, a fixed focus lens having a focal length f of 55 mm is used.

【００１１】また、本例ではキャビネット１内には、小
型ＣＲＴよりなる電子ビューファインダが設けられ、Ｃ
ＲＴには撮像レンズ２を介してビデオカメラ部で撮像さ
れる画面が表示される。４はアイカップである。なお、
撮像レンズ３を介してフォトカメラ部で撮像される画面
を直接確認するファインダーは設けられていない。Further, in this example, an electronic viewfinder including a small CRT is provided in the cabinet 1.
A screen imaged by the video camera unit is displayed on the RT via the imaging lens 2. 4 is an eyecup. In addition,
No finder is provided for directly checking the screen imaged by the photo camera unit via the imaging lens 3.

【００１２】また、５Ｔ，５Ｗは、それぞれＴＥＬＥ方
向、ＷＩＤＥ方向にズーム操作をするズーム操作釦であ
る。６はビデオカメラ部より出力されるビデオ信号のＶ
ＴＲへの録画操作をする録画釦、７はフォトカメラ部の
シャッター釦である。さらに、８はフィルム巻戻し操作
釦である。Reference numerals 5T and 5W are zoom operation buttons for zooming in the TELE direction and the WIDE direction, respectively. 6 is V of the video signal output from the video camera section
A recording button for performing a recording operation to TR, and 7 is a shutter button of the photo camera unit. Further, 8 is a film rewind operation button.

【００１３】図２は、ビデオカメラ部の構成を示すもの
である。被写体からの像光は撮像レンズ２およびアイリ
ス１１を介して補色市松方式の色フィルタを有する単板
式のＣＣＤ固体撮像素子１２に供給される。FIG. 2 shows the structure of the video camera section. Image light from a subject is supplied to a single-plate CCD solid-state image sensor 12 having a complementary color checker system color filter via an imaging lens 2 and an iris 11.

【００１４】撮像レンズ２のズーム倍率の調整はズーム
ドライバ４１によって行なわれる。図７は、ズームドラ
イバ４１の具体構成を示すものである。同図において、
４１１は撮像レンズ２を構成するレンズであり、ズーム
倍率を調整するためのものである。このレンズ４１１の
位置を回転駆動でもって前後に移動させることにより、
ズーム倍率が調整される。例えば、Ｔ側に回転させるこ
とでＴＥＬＥ方向に調整され、一方Ｗ側に回転させるこ
とでＷＩＤＥ方向に調整される。The zoom driver 41 adjusts the zoom magnification of the imaging lens 2. FIG. 7 shows a specific configuration of the zoom driver 41. In the figure,
Reference numeral 411 denotes a lens which constitutes the imaging lens 2, and is for adjusting the zoom magnification. By moving the position of this lens 411 back and forth by rotational drive,
Zoom magnification is adjusted. For example, rotation to the T side adjusts in the TELE direction, while rotation to the W side adjusts in the WIDE direction.

【００１５】このレンズ４１１の回転駆動はＤＣモータ
４１２によって行なわれる。このモータ４１２の一端お
よび他端は、それぞれズームドライバ部４１３の出力端
子ｑ１，ｑ２に接続される。ズームドライバ部４１３の
入力端子ｐ１，ｐ２は、それぞれズーム操作スイッチ４
２のＴ側、Ｗ側の固定端子に接続される。The DC motor 412 drives the lens 411 to rotate. One end and the other end of the motor 412 are connected to the output terminals q1 and q2 of the zoom driver unit 413, respectively. The input terminals p1 and p2 of the zoom driver unit 413 are respectively connected to the zoom operation switch 4
2 is connected to the T-side and W-side fixed terminals.

【００１６】この場合、端子ｐ１にハイレベル「Ｈ」の
信号が供給されるときは、端子ｑ１から端子ｑ２の方向
でもってモータ４１２に電流が流れ（実線図示）、レン
ズ４１１はＴ方向に回転駆動される。逆に、端子ｐ２に
ハイレベル「Ｈ」の信号が供給されるときは、端子ｑ２
から端子ｑ１の方向でもってモータ４１２に電流が流れ
（破線図示）、レンズ４１１はＷ方向に回転駆動され
る。なお、端子ｐ１，ｐ２のいずれにもハイレベル
「Ｈ」の信号が供給されないときは、モータ４１２に電
流が流れることがなく、レンズ４１１はいずれの方向に
も回転駆動されず、その位置が保持される。In this case, when a high level "H" signal is supplied to the terminal p1, current flows through the motor 412 in the direction from the terminal q1 to the terminal q2 (shown by the solid line), and the lens 411 rotates in the T direction. Driven. Conversely, when a high level “H” signal is supplied to the terminal p2, the terminal q2
Current flows from the terminal q1 to the motor 412 in the direction of the terminal q1 (shown by a broken line), and the lens 411 is rotationally driven in the W direction. When a high level “H” signal is not supplied to any of the terminals p1 and p2, no current flows in the motor 412, the lens 411 is not rotationally driven in either direction, and its position is maintained. To be done.

【００１７】ズーム操作スイッチ４２の可動端子は電源
端子に接続される。上述したキャビネットの操作釦５
Ｔ，５Ｗを押圧するとき、ズーム操作スイッチ４２はそ
れぞれＴ側、Ｗ側に接続される。ズーム操作スイッチ４
２がＴ側、Ｗ側に接続されるとき、それぞれズームドラ
イバ部４１３の端子ｐ１，ｐ２にハイレベル「Ｈ」の信
号が供給され、ＴＥＬＥ方向、ＷＩＤＥ方向にズーム調
整が行なわれる。The movable terminal of the zoom operation switch 42 is connected to the power supply terminal. Cabinet operation button 5 mentioned above
When pressing T or 5W, the zoom operation switch 42 is connected to the T side and the W side, respectively. Zoom operation switch 4
When 2 is connected to the T side and the W side, a high level “H” signal is supplied to the terminals p1 and p2 of the zoom driver unit 413, respectively, and zoom adjustment is performed in the TELE direction and the WIDE direction.

【００１８】図３は、撮像素子１２のカラーコーディン
グ模式図である。同図に示すように、フィールド読み出
しが行なわれる。ＡフィールドではＡ１，Ａ２のような
ペアで電荷が混合され、ＢフィールドではＢ１，Ｂ２の
ようなペアで電荷が混合される。そして、水平シフトレ
ジスタＨｒｅｇより、ＡフィールドではＡ１，Ａ２，・
・・の順に、ＢフィールドではＢ１，Ｂ２，・・・の順
に電荷が出力される。FIG. 3 is a schematic diagram of color coding of the image pickup device 12. As shown in the figure, field reading is performed. In the A field, charges are mixed in pairs such as A1 and A2, and in the B field, charges are mixed in pairs such as B1 and B2. Then, from the horizontal shift register Hreg, A1, A2, ...
.. in the order of B, B1, B2, ...

【００１９】ここで、電荷の順番ａ，ｂ，・・・は、図
４に示すように、Ａ１ラインにおいては、（Ｃｙ＋
Ｇ），（Ｙｅ＋Ｍｇ），・・・となり、Ａ２ラインにお
いては、（Ｃｙ＋Ｍｇ），（Ｙｅ＋Ｇ），・・・とな
り、Ｂ１ラインにおいては、（Ｇ＋Ｃｙ），（Ｍｇ＋Ｙ
ｅ），・・・となり、Ｂ２ラインにおいては、（Ｍｇ＋
Ｃｙ），（Ｇ＋Ｙｅ），・・・となる。Here, the order of charges a, b, ... Is (Cy +) in line A1 as shown in FIG.
G), (Ye + Mg), ..., (Cy + Mg), (Ye + G), ... on the A2 line, and (G + Cy), (Mg + Y) on the B1 line.
e), ..., and in the B2 line, (Mg +
Cy), (G + Ye), ...

【００２０】撮像素子１２より上述のように出力される
電荷はＣＤＳ回路（相関二重サンプリング回路）１３に
供給され、このＣＤＳ回路１３より撮像信号として取り
出される。このＣＤＳ回路１３を使用することにより、
周知のようにリセット雑音を低減することができる。The charges output from the image pickup device 12 as described above are supplied to a CDS circuit (correlated double sampling circuit) 13 and taken out from the CDS circuit 13 as an image pickup signal. By using this CDS circuit 13,
As is well known, reset noise can be reduced.

【００２１】撮像素子１２およびＣＤＳ回路１３で必要
なタイミングパルスは、タイミング発生器１４より供給
される。タイミング発生器１４には、発振器１５より８
ｆsc（ｆscは色副搬送波周波数）の基準クロックＣＫ０
が供給されると共に、同期発生器１６より水平、垂直の
同期信号ＨＤ，ＶＤが供給される。一方、同期発生器１
６にはタイミング発生器１４より４ｆscのクロックＣＫ
１が供給される。Timing pulses necessary for the image pickup device 12 and the CDS circuit 13 are supplied from a timing generator 14. The timing generator 14 has 8
Reference clock CK0 of fsc (fsc is color subcarrier frequency)
And horizontal and vertical sync signals HD and VD are supplied from the sync generator 16. On the other hand, the synchronization generator 1
6 is a clock CK of 4 fsc from the timing generator 14.
1 is supplied.

【００２２】ＣＤＳ回路１３より出力される撮像信号は
レベル検出回路１７に供給され、この検出回路１７の出
力信号がアイリスドライバ１８に供給される。そして、
アイリスドライバ１８でアイリス１１の絞りが自動的に
制御される。The image pickup signal output from the CDS circuit 13 is supplied to the level detection circuit 17, and the output signal of the detection circuit 17 is supplied to the iris driver 18. And
The iris driver 18 automatically controls the aperture of the iris 11.

【００２３】ここで、ＣＤＳ回路１３より出力される撮
像信号より輝度信号Ｙとクロマ信号（色差信号）を得る
ための処理について説明する。Now, a process for obtaining the luminance signal Y and the chroma signal (color difference signal) from the image pickup signal output from the CDS circuit 13 will be described.

【００２４】輝度信号Ｙに関しては、隣どうしの信号を
加算処理して求められる。図４において、ａ＋ｂ，ｂ＋
ｃ，ｃ＋ｄ，ｄ＋ｅ，・・・の加算信号が順に形成され
る。The luminance signal Y is obtained by adding the adjacent signals. In FIG. 4, a + b, b +
The addition signals of c, c + d, d + e, ... Are sequentially formed.

【００２５】例えば、Ａ１ラインでは、次式のように近
似される。ここで、Ｃｙ＝Ｂ＋Ｇ，Ｙｅ＝Ｒ＋Ｇ，Ｍｇ
＝Ｂ＋Ｒである。For example, the A1 line is approximated by the following equation. Here, Cy = B + G, Ye = R + G, Mg
= B + R.

【００２６】 Ｙ＝｛（Ｃｙ＋Ｇ）＋（Ｙｅ＋Ｍｇ））｝×１／２ ＝（２Ｂ＋３Ｇ＋２Ｒ）×１／２ また、Ａ２ラインでは、次式のように近似される。Y = {(Cy + G) + (Ye + Mg))} × 1/2 = (2B + 3G + 2R) × 1/2 Further, the A2 line is approximated by the following equation.

【００２７】 Ｙ＝｛（Ｃｙ＋Ｍｇ）＋（Ｙｅ＋Ｇ））｝×１／２ ＝（２Ｂ＋３Ｇ＋２Ｒ）×１／２ Ａフィールドのその他のライン、Ｂフィールドのライン
についても同様に近似される。Y = {(Cy + Mg) + (Ye + G))} × 1/2 = (2B + 3G + 2R) × 1/2 Other lines of the A field and lines of the B field are similarly approximated.

【００２８】クロマ信号に関しては、隣どうしの信号を
減算処理して求められる。The chroma signal is obtained by subtracting adjacent signals.

【００２９】例えば、Ａ１ラインでは、次式のように近
似される。For example, the A1 line is approximated by the following equation.

【００３０】 Ｒ−Ｙ＝（Ｙｅ＋Ｍｇ）−（Ｃｙ＋Ｇ） ＝（２Ｒ−Ｇ） また、Ａ２ラインでは、次式のように近似される。RY = (Ye + Mg)-(Cy + G) = (2R-G) Further, the A2 line is approximated by the following equation.

【００３１】 −（Ｂ−Ｙ）＝（Ｙｅ＋Ｇ）−（Ｃｙ−Ｍｇ） ＝−（２Ｂ−Ｇ） Ａフィールドのその他のライン、Ｂフィールドのライン
についても、同様にして赤色差信号Ｒ−Ｙおよび青色差
信号−（Ｂ−Ｙ）が線順次に交互に得られる。-(BY) = (Ye + G)-(Cy-Mg) =-(2B-G) The red difference signal R-Y and the red difference signal R-Y are similarly applied to the other lines of the A field and the line of the B field. The blue difference signal- (BY) is obtained line-sequentially and alternately.

【００３２】図２に戻って、ＣＤＳ回路１３より出力さ
れる撮像信号は、ＡＧＣ回路１９を介して輝度処理部を
構成するローパスフィルタ２０に供給される。ローパス
フィルタ２０では、隣どうしの信号の加算処理（平均
化）が行なわれる。そのため、このローパスフィルタ２
０からは、輝度信号Ｙが出力される。Returning to FIG. 2, the image pickup signal output from the CDS circuit 13 is supplied to the low-pass filter 20 constituting the brightness processing section via the AGC circuit 19. The low-pass filter 20 performs an addition process (averaging) on signals adjacent to each other. Therefore, this low pass filter 2
The luminance signal Y is output from 0.

【００３３】また、ＡＧＣ回路１９より出力される撮像
信号は、クロマ処理部を構成するサンプルホールド回路
２１，２２に供給される。サンプルホールド回路２１，
２２には、タイミング発生器１４よりサンプリングパル
スＳＨＰ１，ＳＨＰ２（図５、図６のＥ，Ｆに図示）が
供給される。なお、図５ＡはＡ１ラインの信号、図６Ａ
はＡ２ラインの信号を示している。Further, the image pickup signal output from the AGC circuit 19 is supplied to the sample hold circuits 21 and 22 constituting the chroma processing section. Sample and hold circuit 21,
Sampling pulses SHP1 and SHP2 (illustrated by E and F in FIGS. 5 and 6) are supplied to 22 from the timing generator 14. Note that FIG. 5A shows the signal of the A1 line, and FIG.
Indicates the signal of the A2 line.

【００３４】サンプルホールド回路２１からは、（Ｃｙ
＋Ｇ）または（Ｃｙ＋Ｍｇ）の連続した信号Ｓ１が出力
されて減算器２３に供給される（図５Ｂ，図６Ｂに図
示）。サンプルホールド回路２２からは、（Ｙｅ＋Ｍ
ｇ）または（Ｙｅ＋Ｇ）の連続した信号Ｓ２が出力され
て減算器２３に供給される（図５Ｃ，図６Ｃに図示）。From the sample hold circuit 21, (Cy
A continuous signal S1 of + G) or (Cy + Mg) is output and supplied to the subtractor 23 (shown in FIGS. 5B and 6B). From the sample and hold circuit 22, (Ye + M
g) or (Ye + G) continuous signal S2 is output and supplied to the subtractor 23 (shown in FIGS. 5C and 6C).

【００３５】減算器２３では信号Ｓ２より信号Ｓ１が減
算される。そのため、この減算器２３からは、それぞれ
赤色差信号Ｒ−Ｙ，青色差信号−（Ｂ−Ｙ）が線順次に
交互に出力される（図５Ｄ，図６Ｄに図示）。The subtractor 23 subtracts the signal S1 from the signal S2. Therefore, the subtractor 23 outputs the red color difference signal RY and the blue color difference signal-(BY) alternately line-sequentially (shown in FIGS. 5D and 6D).

【００３６】減算器２３より出力される色差信号は、直
接切換スイッチ２４のｂ側の固定端子および切換スイッ
チ２５のａ側の固定端子に供給されると共に、１水平期
間の遅延時間を有する遅延回路２６を介して切換スイッ
チ２４のａ側の固定端子および切換スイッチ２５のｂ側
の固定端子に供給される。The color difference signal output from the subtracter 23 is directly supplied to the fixed terminal on the b side of the changeover switch 24 and the fixed terminal on the a side of the changeover switch 25, and has a delay circuit having a delay time of one horizontal period. It is supplied to the fixed terminal on the a side of the changeover switch 24 and the fixed terminal on the b side of the changeover switch 25 via 26.

【００３７】切換スイッチ２４，２５の切り換えは、コ
ントローラ２７によって制御される。すなわち、減算器
２３より赤色差信号Ｒ−Ｙが出力される１水平期間はｂ
側に接続され、一方青色差信号−（Ｂ−Ｙ）が出力され
る１水平期間はａ側に接続される。なお、コントローラ
２７には、同期発生器１６より同期信号ＨＤ，ＶＤが基
準同期信号として供給されると共に、タイミング発生器
１４よりクロックＣＫ１が供給される。The changeover of the changeover switches 24 and 25 is controlled by the controller 27. That is, one horizontal period in which the red difference signal RY is output from the subtractor 23 is b
It is connected to the side a while the horizontal difference signal − (B−Y) is output for one horizontal period. The controller 27 is supplied with the synchronization signals HD and VD from the synchronization generator 16 as reference synchronization signals and the clock CK1 from the timing generator 14.

【００３８】上述のように切換スイッチ２４，２５は切
り換えられるため、切換スイッチ２４からは各水平期間
で赤色差信号Ｒ−Ｙが出力され、切換スイッチ２５から
は各水平期間で青色差信号−（Ｂ−Ｙ）が出力される。Since the changeover switches 24 and 25 are changed over as described above, the changeover switch 24 outputs the red color difference signal RY in each horizontal period, and the changeover switch 25 outputs the blue color difference signal − (in each horizontal period. BY) is output.

【００３９】ローパスフィルタ２０より出力される輝度
信号Ｙと、切換スイッチ２４，２５より出力される色差
信号（Ｒ−Ｙ），−（Ｂ−Ｙ）はエンコーダ２８に供給
される。このエンコーダ２８には同期発生器１６より複
合同期信号ＳＹＮＣ、ブランキング信号ＢＬＫ、バース
トフラグ信号ＢＦおよび色副搬送波信号ＳＣが供給され
る。The luminance signal Y output from the low-pass filter 20 and the color difference signals (RY) and-(BY) output from the changeover switches 24 and 25 are supplied to the encoder 28. The encoder 28 is supplied with the composite sync signal SYNC, the blanking signal BLK, the burst flag signal BF and the color subcarrier signal SC from the sync generator 16.

【００４０】エンコーダ２８では、周知のように輝度信
号Ｙに関しては同期信号ＳＹＮＣが付加され、色差信号
に関しては直角２相変調されて搬送色信号Ｃが形成され
ると共に、カラーバースト信号が付加される。そして、
これら輝度信号Ｙと搬送色信号Ｃとが加算されて、例え
ばＮＴＳＣ方式のカラービデオ信号ＳＣＶが形成され
る。In the encoder 28, as is well known, the synchronizing signal SYNC is added to the luminance signal Y and the chrominance signal is quadrature two-phase modulated to form the carrier color signal C, and the color burst signal is added. .. And
The luminance signal Y and the carrier color signal C are added to form a color video signal SCV of the NTSC system, for example.

【００４１】エンコーダ２８より出力されるカラービデ
オ信号ＳＣＶは、直接切換スイッチ３１のａ側の固定端
子に供給されると共に、縦横変換回路３２を介して切換
スイッチ３１のｂ側の固定端子に供給される。そして、
切換スイッチ３１の出力信号が出力端子２９に導出され
る。The color video signal SCV output from the encoder 28 is directly supplied to the fixed terminal on the a side of the changeover switch 31 and is also supplied to the fixed terminal on the b side of the changeover switch 31 via the vertical / horizontal conversion circuit 32. It And
The output signal of the changeover switch 31 is led to the output terminal 29.

【００４２】切換スイッチ３１および縦横変換回路３２
にはコントローラ２７より制御信号ＳＩが供給され、切
換スイッチ３１の切り換えおよび縦横変換回路３２の動
作が制御される。すなわち、コントローラ２７に接続さ
れる変換設定スイッチ３３がオフのとき、切換スイッチ
３１はａ側に接続されると共に、縦横変換回路３２は非
動作状態となる。一方、設定スイッチ３３がオンのと
き、切換スイッチ３１はｂ側に接続されると共に、縦横
変換回路３２は動作状態となる。Changeover switch 31 and vertical-horizontal conversion circuit 32
A control signal SI is supplied from the controller 27 to control the switching of the changeover switch 31 and the operation of the vertical / horizontal conversion circuit 32. That is, when the conversion setting switch 33 connected to the controller 27 is off, the changeover switch 31 is connected to the a side and the vertical / horizontal conversion circuit 32 is in the non-operating state. On the other hand, when the setting switch 33 is on, the changeover switch 31 is connected to the b side and the vertical / horizontal conversion circuit 32 is in the operating state.

【００４３】そのため、出力端子２９には、設定スイッ
チ３３がオフのときはエンコーダ２８からのカラービデ
オ信号ＳＣＶがそのまま導出され、一方、設定スイッチ
３３がオンのときは縦横変換回路３２からの画像の縦横
が変換されたカラービデオ信号ＳＣＶ′が導出される。Therefore, when the setting switch 33 is off, the color video signal SCV from the encoder 28 is directly output to the output terminal 29. On the other hand, when the setting switch 33 is on, the image from the vertical / horizontal conversion circuit 32 is output. A vertically and horizontally converted color video signal SCV 'is derived.

【００４４】また、エンコーダ２８からは白黒ビデオ信
号ＳＶ（同期信号ＳＹＮＣが付加された輝度信号Ｙ）が
出力され、この白黒ビデオ信号ＳＶは電子ビューファイ
ンダ３０に供給され、小型ＣＲＴに撮像画面が表示され
る。Further, the encoder 28 outputs a monochrome video signal SV (luminance signal Y to which the synchronizing signal SYNC is added), and the monochrome video signal SV is supplied to the electronic viewfinder 30 and an image pickup screen is displayed on a small CRT. To be done.

【００４５】次に、縦横変換回路３２の詳細を説明す
る。この変換回路３２では、図８Ａに示すような画像
が、同図Ｂに示すような画像に変換される。この場合、
変換後の画像は、変換前の画像の全てを含んだものとさ
れる。Next, details of the vertical / horizontal conversion circuit 32 will be described. In the conversion circuit 32, the image shown in FIG. 8A is converted into the image shown in FIG. in this case,
The image after conversion is assumed to include all the images before conversion.

【００４６】このような変換をするために、以下のよう
な処理が行なわれる。In order to carry out such conversion, the following processing is performed.

【００４７】図９に示すように、有効画面１００が水平
方向に４８０クロック分、垂直方向に２４０ラインに分
割される。つまり、有効画面１００を構成するａ11，ａ
12，・・・，ａnm，・・・，ａ240,480の４８０×２４
０の画素信号が１フィールドのビデオ信号より順次サン
プリングされてメモリに書き込まれる。As shown in FIG. 9, the effective screen 100 is divided into 480 clocks in the horizontal direction and 240 lines in the vertical direction. That is, a11, a that constitute the effective screen 100
12, ..., anm, ..., a240,480 480 × 24
Pixel signals of 0 are sequentially sampled from the video signal of 1 field and written in the memory.

【００４８】なお、有効画面比が８３．３％とすると、
１水平期間における書き込みクロックＷＣＬＫは、４８
０／０．８３３≒５７６個となる。図９において、Ｔは
クロック周期である。If the effective screen ratio is 83.3%,
The write clock WCLK in one horizontal period is 48
It becomes 0 / 0.833≈576. In FIG. 9, T is a clock cycle.

【００４９】縦横変換をするには、有効画面１００の垂
直方向が２４０ラインであるので、水平方向の４８０ク
ロック分から２４０ラインが形成される。ここで、画面
上で縦横の長さが等しくなる６クロック分×４ラインの
正方形ブロックを考える（図１０Ａに図示）。縦横変換
に際しては、第１、第２および第３クロックに対応する
第１〜第４ラインの画素信号［ａ41〜ａ11］、［ａ43〜
ａ13］および［ａ45〜ａ15］がメモリより読み出され
て、それぞれ第１、第２および第３ラインの信号とされ
る。そして、４クロック分×３ラインの正方形ブロック
が形成される（図１０Ｂに図示）。For vertical / horizontal conversion, since 240 lines are in the vertical direction of the effective screen 100, 240 lines are formed from 480 clocks in the horizontal direction. Here, consider a square block of 6 clocks × 4 lines having the same vertical and horizontal lengths on the screen (illustrated in FIG. 10A). In the vertical / horizontal conversion, the pixel signals [a41 to a11], [a43 to] of the first to fourth lines corresponding to the first, second and third clocks are used.
[a13] and [a45 to a15] are read from the memory and used as the signals of the first, second and third lines, respectively. Then, a square block of 4 clocks × 3 lines is formed (illustrated in FIG. 10B).

【００５０】ここで、３ラインに対応する水平方向の時
間は６Ｔ×３／４＝９Ｔ／２であるので、正方形ブロッ
クを構成するためには、読み出しクロックＲＣＬＫの周
期は９Ｔ／８とされる。Here, since the time in the horizontal direction corresponding to 3 lines is 6T × 3/4 = 9T / 2, the period of the read clock RCLK is set to 9T / 8 to form a square block. ..

【００５１】有効画面１００は、６クロック分×４ライ
ンの正方形ブロック（図１０Ａに図示）が８０×６０個
で構成されるが、各ブロックに対して上述したように４
クロック分×３ラインの正方形ブロック（図１０Ｂに図
示）に変換処理され、縦横変換画像が形成される（図１
１に図示）。The effective screen 100 is composed of 80 × 60 square blocks of 6 clocks × 4 lines (shown in FIG. 10A).
The image is converted into a square block of three clocks × three lines (shown in FIG. 10B) to form a vertically and horizontally converted image (FIG. 1).
1).

【００５２】読み出しクロックＲＣＬＫの周期が９Ｔ／
８であるので、変換後の有効画面１００の水平方向の画
素数は４８０Ｔ／（９Ｔ／８）≒４２６となる。そし
て、１水平期間における読み出しクロックＲＣＬＫは、
５７６／（９Ｔ／８）＝５１２個となる。The cycle of the read clock RCLK is 9T /
Therefore, the number of horizontal pixels of the converted effective screen 100 is 480T / (9T / 8) ≈426. The read clock RCLK in one horizontal period is
576 / (9T / 8) = 512.

【００５３】図１２は、縦横変換回路３２の具体構成を
示す図である。FIG. 12 is a diagram showing a specific configuration of the vertical / horizontal conversion circuit 32.

【００５４】同図において、入力端子５１に供給される
ビデオ信号ＳＣＶ（図１３Ａに図示）は輝度信号／色信
号の分離回路５２に供給される。分離回路５２で分離さ
れる輝度信号Ｙは、Ａ／Ｄ変換器５３でディジタル信号
に変換された後、切換スイッチ５４の可動端子に供給さ
れる。図示せずも、Ａ／Ｄ変換器５３には書き込みクロ
ック（１水平期間で５７６クロック）ＷＣＬＫが供給さ
れ、このクロックＷＣＬＫによって輝度信号Ｙのサンプ
リングが行なわれる。In the figure, the video signal SCV (shown in FIG. 13A) supplied to the input terminal 51 is supplied to the luminance signal / color signal separation circuit 52. The luminance signal Y separated by the separation circuit 52 is converted into a digital signal by the A / D converter 53, and then supplied to the movable terminal of the changeover switch 54. Although not shown, the write clock (576 clocks in one horizontal period) WCLK is supplied to the A / D converter 53, and the luminance signal Y is sampled by this clock WCLK.

【００５５】また、分離回路５２で分離される色信号Ｃ
は色復調器５５に供給されて復調され、赤色差信号Ｒ−
Ｙおよび青色差信号Ｂ−Ｙが取り出される。これら色差
信号Ｒ−Ｙ、Ｂ−ＹはＡ／Ｄ変換器５６でディジタル信
号に変換された後、切換スイッチ５７の可動端子に供給
される。図示せずも、Ａ／Ｄ変換器５６には書き込みク
ロックＷＣＬＫが供給され、このクロックＷＣＬＫによ
って色差信号Ｒ−ＹおよびＢ−Ｙのサンプリングが交互
に行なわれる。Further, the color signal C separated by the separation circuit 52
Is supplied to the color demodulator 55 for demodulation, and the red color difference signal R-
Y and the blue color difference signal BY are taken out. These color difference signals RY and BY are converted into digital signals by the A / D converter 56 and then supplied to the movable terminal of the changeover switch 57. Although not shown, the write clock WCLK is supplied to the A / D converter 56, and the color difference signals RY and BY are alternately sampled by the clock WCLK.

【００５６】切換スイッチ５４，５７のａ側の固定端子
に得られる信号はフィールドメモリ（Ｍ１）５８に書き
込み信号として供給されると共に、そのｂ側の固定端子
に得られる信号はフィールドメモリ（Ｍ２）５９に書き
込み信号として供給される。The signal obtained at the fixed terminal on the a side of the changeover switches 54 and 57 is supplied to the field memory (M1) 58 as a write signal, and the signal obtained at the fixed terminal on the b side is supplied to the field memory (M2). It is supplied to 59 as a write signal.

【００５７】また、フィールドメモリ５８より読み出さ
れる輝度信号Ｙおよび色差信号Ｒ−Ｙ，Ｂ−Ｙはそれぞ
れ切換スイッチ６０，６１のｂ側の固定端子に供給され
ると共に、フィールドメモリ５９より読み出される輝度
信号Ｙおよび色差信号Ｒ−Ｙ，Ｂ−Ｙはそれぞれ切換ス
イッチ６０，６１のａ側の固定端子に供給される。The luminance signal Y and the color difference signals RY and BY which are read from the field memory 58 are supplied to fixed terminals on the b side of the changeover switches 60 and 61, respectively, and the luminance read from the field memory 59. The signal Y and the color difference signals RY and BY are supplied to the fixed terminals on the a side of the changeover switches 60 and 61, respectively.

【００５８】また、入力端子５１に供給されるビデオ信
号ＳＣＶは、同期検出回路６２に供給される。同期検出
回路６２より出力される複合同期信号ＣＳＹＮＣ（図１
３Ｂに図示）、垂直同期信号ＶＤ（図１３Ｃに図示）お
よび水平同期信号ＨＤ（図１３Ｄに図示）は、コントロ
ーラ６３に供給される。The video signal SCV supplied to the input terminal 51 is also supplied to the sync detection circuit 62. The composite sync signal CSYNC output from the sync detection circuit 62 (see FIG.
3B), the vertical synchronization signal VD (shown in FIG. 13C), and the horizontal synchronization signal HD (shown in FIG. 13D) are supplied to the controller 63.

【００５９】コントローラ６３によって上述した切換ス
イッチ５４，５７，６０，６１の切り換えが制御され
る。すなわち、切換スイッチ５４，５７，６０，６１に
はコントローラ６３より制御信号ＳＷ（図１３Ｅに図
示）が供給され、奇数フィールドではｂ側に接続され、
偶数フィールドではａ側に接続される。The controller 63 controls switching of the changeover switches 54, 57, 60, 61 described above. That is, a control signal SW (shown in FIG. 13E) is supplied from the controller 63 to the changeover switches 54, 57, 60, 61 and is connected to the b side in the odd field,
In the even field, it is connected to the a side.

【００６０】また、コントローラ６３によってフィール
ドメモリ５８，５９の書き込み、読み出しが制御され
る。フィールドメモリ５８に関しては、奇数フィールド
の第１９Ｈから第２５８Ｈで２４０ライン分の読み出し
が行なわれ（図１３Ｇに図示）、そして偶数フィールド
の第２８１Ｈから第５２０Ｈで２４０ライン分の書き込
みが行なわれる（図１３Ｆに図示）。一方、フィールド
メモリ５９に関しては、奇数フィールドの第１９Ｈから
第２５８Ｈで２４０ライン分の書き込みが行なわれ（図
１３Ｈに図示）、そして偶数フィールドの第２８１Ｈか
ら第５２０Ｈで２４０ライン分の読み出しが行なわれる
（図１３Ｉに図示）。The controller 63 controls writing and reading of the field memories 58 and 59. Regarding the field memory 58, 240 lines are read from the 19th to 258H odd fields (shown in FIG. 13G), and 240 lines are written from the 281H to 520H even fields (FIG. 13G). (Illustrated on 13F). On the other hand, in the field memory 59, 240 lines are written in the 19th to 258H odd fields (illustrated in FIG. 13H), and 240 lines are read in the 281H to 520H even fields. (Illustrated in Figure 13I).

【００６１】この場合、書き込み時においては、第１ラ
インでは［ａ11，ａ12，・・・，ａ1,480］の画素信号
がフィールドメモリ５８，５９の(1,1),(1,2),・・・,(1,4
80)のアドレスに書き込まれ、第２ラインでは［ａ21，
ａ22，・・・，ａ2,480］の画素信号がフィールドメモ
リ５８，５９の(2,1),(2,2),・・・,(2,480)のアドレスに
書き込まれ、以下の第３ライン〜第２４０ラインにおい
ても同様である（図９参照）。In this case, at the time of writing, the pixel signals of [a11, a12, ..., A1,480] on the first line are (1,1), (1,2), of the field memories 58, 59.・ ・ ・, (1,4
It is written in the address of 80) and [a21,
a22, ..., A2,480] pixel signals are written to the addresses (2,1), (2,2), ..., (2,480) of the field memories 58 and 59, and the following third line The same applies to the 240th line to the 240th line (see FIG. 9).

【００６２】これに対して、読み出し時においては、第
１ラインではフィールドメモリ５８，５９の(240,1),・・
・,(2,1),(1,1)のアドレスより［ａ240,1，・・・ａ21，
ａ11］の画素信号が読み出され、第２ラインではフィー
ルドメモリ５８，５９の(240,3),・・・,(2,3),(1,3)のア
ドレスより［ａ240,3，・・・ａ2,3，ａ1,3］の画素信
号が読み出され、以下の第３ライン〜第２４０ラインに
おいても同様である（図１１参照）。On the other hand, at the time of reading, in the first line, (240, 1), ... Of the field memories 58 and 59.
・ From the address of (2,1), (1,1) [a240,1, ... a21,
[a11] pixel signal is read out, and in the second line, from the addresses (240,3), ..., (2,3), (1,3) of the field memories 58 and 59, [a240,3, ... ..A2,3, a1,3] are read out, and the same applies to the following third line to 240th line (see FIG. 11).

【００６３】次に、第１〜第２４０ラインにおけるフィ
ールドメモリ５８，５９のアドレス制御について説明す
る。Next, address control of the field memories 58 and 59 in the 1st to 240th lines will be described.

【００６４】まず、図１４を使用して書き込み時の制御
について述べる。図１４Ａはビデオ信号ＳＣＶ、同図Ｂ
は書き込みクロックＷＣＬＫを示している。図１４Ｃに
書き込みイネーブル信号ＷＥを示すように、第７９クロ
ックから第５５８クロックまでで４８０クロック分の書
き込みが行なわれる。この場合、ロー（列）アドレスｎ
（図１４Ｄに図示）は、第１〜第２４０ラインのそれぞ
れで１〜２４０に変化するように制御される。一方、カ
ラム（行）アドレスは、各ラインの第７９〜第５５８ク
ロックでそれぞれ１〜４８０に変化するように制御され
る（図１４Ｅに図示）。First, the control at the time of writing will be described with reference to FIG. FIG. 14A shows a video signal SCV and FIG. 14B.
Indicates the write clock WCLK. As shown in the write enable signal WE in FIG. 14C, writing for 480 clocks is performed from the 79th clock to the 558th clock. In this case, the row address n
(Illustrated in FIG. 14D) is controlled to change from 1 to 240 in each of the 1st to 240th lines. On the other hand, the column (row) address is controlled so as to change from 1 to 480 at the 79th to 558th clocks of each line (shown in FIG. 14E).

【００６５】次に、図１５を使用して読み出し時の制御
について述べる。図１５Ａは複合同期信号ＣＳＹＮＣ、
同図Ｂは読み出しクロックＲＣＬＫである。図１５Ｄに
アウトプットイネーブル信号ＯＥを示すように、第１６
４クロックから第４０３クロックまでで２４０クロック
分の読み出しが行なわれる。この場合、カラムアドレス
ｍ（図１５Ｃに図示）は、第１，第２，・・・，第２４
０ラインのそれぞれで１，３，・・・，４７９に変化す
るように制御される。一方、ローアドレスは、各ライン
の第１６４〜第４０３クロックのそれぞれで２４０〜１
に変化するように制御される（図１５Ｅに図示）。Next, the control at the time of reading will be described with reference to FIG. FIG. 15A shows a composite sync signal CSYNC,
FIG. 9B shows a read clock RCLK. The output enable signal OE is shown in FIG.
Reading for 240 clocks is performed from the 4th clock to the 403rd clock. In this case, the column address m (shown in FIG. 15C) is the first, second, ..., 24th.
Each of the 0 lines is controlled to change to 1, 3, ..., 479. On the other hand, the row address is 240 to 1 at each of the 164th to 403rd clocks of each line.
Control to change to (shown in FIG. 15E).

【００６６】上述したようにフィールドメモリ５８，５
９の書き込み、読み出しが制御されることで、フィール
ドメモリ５８，５９からは交互に縦横変換された輝度信
号Ｙおよび色差信号Ｒ−Ｙ、Ｂ−Ｙが出力される。As described above, the field memories 58, 5
By controlling the writing and reading of 9, the field memories 58 and 59 output the luminance signal Y and the color difference signals RY and BY which are vertically and horizontally converted alternately.

【００６７】切換スイッチ６０より出力される輝度信号
Ｙは、Ｄ／Ａ変換器６４でアナログ信号に変換された
後、加算器６５で複合同期信号ＣＳＹＮＣが付加されて
加算器６６に供給される。また、切換スイッチ６１より
出力される色差信号Ｒ−Ｙ，Ｂ−ＹはＤ／Ａ変換器６７
でアナログ信号に変換された後、色変調器６８に供給さ
れて周知の直角２相変調が行なわれ、色信号Ｃが形成さ
れる。The luminance signal Y output from the changeover switch 60 is converted into an analog signal by the D / A converter 64, and then added with the composite synchronizing signal CSYNC by the adder 65 and supplied to the adder 66. Further, the color difference signals R-Y and B-Y output from the changeover switch 61 are sent to the D / A converter 67.
After being converted into an analog signal by, the color signal C is supplied to the color modulator 68 and subjected to well-known quadrature two-phase modulation to form a color signal C.

【００６８】色変調器６８より出力される色信号Ｃは、
加算器６６に供給されて輝度信号Ｙと加算され、カラー
ビデオ信号が形成される。このカラービデオ信号はマス
キング回路６９に供給され、有効画面１００でフィール
ドメモリ５８，５９より信号が読み出されない期間（図
１１の破線領域参照）は、信号レベルがペデスタルレベ
ルとなるようにマスキング処理される。この場合、コン
トローラ６３よりマスキング回路６９に、読み出し期間
とブランキング期間以外はハイレベルとなるマスク信号
ＳＭＳＫ（図１５Ｇに図示）が供給され、マスク信号Ｓ
ＭＳＫがハイレベルとなる期間では信号レベルがペデス
タルレベルとされる。なお、図１５Ｆはフィールドメモ
リ５８，５９の読み出し信号を示している。The color signal C output from the color modulator 68 is
It is supplied to the adder 66 and added with the luminance signal Y to form a color video signal. This color video signal is supplied to the masking circuit 69, and is masked so that the signal level becomes the pedestal level during the period when the signal is not read from the field memories 58 and 59 in the effective screen 100 (see the broken line area in FIG. 11). It In this case, the controller 63 supplies the masking circuit 69 with the mask signal SMSK (shown in FIG. 15G) which is at the high level except during the read period and the blanking period, and the mask signal S
The signal level is a pedestal level during the period when MSK is at a high level. Note that FIG. 15F shows read signals of the field memories 58 and 59.

【００６９】以上の動作によって、マスキング回路６９
からは、図８に示すように、ビデオ信号のない部分では
マスキング処理されると共に、画像の縦横が変換された
カラービデオ信号ＳＣＶ′が出力され、出力端子７０に
導出される（図１３Ｊ参照）。By the above operation, the masking circuit 69
As shown in FIG. 8, a color video signal SCV 'in which the vertical and horizontal parts of the image are converted is output while being masked in the portion without the video signal, and is output to the output terminal 70 (see FIG. 13J). ..

【００７０】なお、上述せずもコントローラ６３にはコ
ントローラ２７（図２に図示）より制御信号ＳＩが供給
されて、上述したような縦横変換動作が制御される。す
なわち、変換設定スイッチ３３（図２に図示）がオンと
されるときのみ上述した変換動作が行なわれ、出力端子
７０にカラービデオ信号ＳＣＶ′が導出される。Although not described above, the control signal SI is supplied from the controller 27 (shown in FIG. 2) to the controller 63 to control the vertical / horizontal conversion operation as described above. That is, the conversion operation described above is performed only when the conversion setting switch 33 (shown in FIG. 2) is turned on, and the color video signal SCV 'is output to the output terminal 70.

【００７１】このように本例おいては、変換設定スイッ
チ３３をオンとすることで、縦横変換回路３２が変換動
作をすると共に、切換スイッチ３１がｂ側に接続される
ため、出力端子２９には画像の縦横が変換されたカラー
ビデオ信号ＳＣＶ′が導出される。そのため、縦長で撮
像しても、テレビモニタに表示される画像は横向きとな
ることはなく、良好な画像を得ることができる（図８Ｂ
参照）。As described above, in this example, by turning on the conversion setting switch 33, the vertical / horizontal conversion circuit 32 performs a conversion operation, and the changeover switch 31 is connected to the side b, so that the output terminal 29 is connected. Produces a color video signal SCV 'in which the vertical and horizontal directions of the image are converted. Therefore, even if the image is taken in portrait orientation, the image displayed on the television monitor does not become horizontal, and a good image can be obtained (FIG. 8B).
reference).

【００７２】なお、上述した縦横変換回路３２における
書き込み、読み出しのタイミングおよびクロック速度は
一例であり、これに限定されるものではない。また、書
き込み時には、有効画面１００の水平方向を４８０クロ
ック分に分割したものであるが、これに限定されるもの
ではなく、例えば２４０の整数倍とすれば読み出し時に
整数分の１に間引く処理で済み、処理が容易となる。The write / read timings and clock speeds in the vertical / horizontal conversion circuit 32 described above are merely examples, and the present invention is not limited to these. Further, the horizontal direction of the effective screen 100 is divided into 480 clocks at the time of writing, but the present invention is not limited to this. For example, if it is an integral multiple of 240, it can be thinned out to an integer fraction at the time of reading. Completed, processing becomes easy.

【００７３】また、本例においては、フィールドメモリ
５８，５９に対する書き込みクロックＷＣＬＫおよび読
み出しクロックＲＣＬＫの速度を画像に歪が出ないよう
に設定しているので、縦横変換しても歪のない画像を表
示できる。Further, in this example, since the speeds of the write clock WCLK and the read clock RCLK for the field memories 58 and 59 are set so that the image is not distorted, an image which is not distorted even if the vertical and horizontal conversion is performed. Can be displayed.

【００７４】また、本例においては、読み出し時にカラ
ムアドレスをｍ，ｍ＋２，・・・というように操作して
間引きを行なうようにしたものであるが、書き込み時に
予め間引くようにしてもよい。Further, in this example, the column address is thinned out by operating the column address as m, m + 2, ... At the time of reading, but it may be thinned out at the time of writing.

【００７５】なお、上述実施例とは異なり、図１６Ａに
示すような画像が、同図Ｂに示すような画像に変換され
るようにも構成できる。この場合、変換後の画像は、変
換前の画像の一部を含んだものとされる。Unlike the above-described embodiment, the image shown in FIG. 16A can be converted into the image shown in FIG. In this case, the image after conversion is assumed to include a part of the image before conversion.

【００７６】このような変換をするために、以下のよう
な処理が行なわれる。In order to carry out such conversion, the following processing is performed.

【００７７】図１７Ａに示すような有効画面１００の斜
線部分を縦横変換して、同図Ｂに示すように有効画面全
体に歪なく表示させるためには、斜線部分の水平期間を
（３／４）・（３／４）・ｈ＝９ｈ／１６とする必要が
ある。ここで、ｈは有効画面の水平期間である。In order to vertically and horizontally convert the hatched portion of the effective screen 100 as shown in FIG. 17A and display it in the entire effective screen without distortion as shown in FIG. 17B, the horizontal period of the hatched portion is (3/4). ). (3/4) .h = 9h / 16. Here, h is the horizontal period of the effective screen.

【００７８】また、図１７Ｂに示すように変換後の垂直
方向を２４０ラインとするためには、９ｈ／１６の期間
で２４０サンプリングできるように書き込みクロックＷ
ＣＬＫを設定する必要がある。つまり、有効画面１００
の水平期間ｈにおける書き込みクロックＷＣＬＫは２４
０×１６／９≒４２６個となり、有効画面比が８３．３
％であるとすると、１水平期間における書き込みクロッ
クＷＣＬＫは４２６／０．８３３≒５１２個となる。Further, as shown in FIG. 17B, in order to set 240 lines in the vertical direction after conversion, the write clock W is set so that 240 sampling can be performed in a period of 9h / 16.
CLK needs to be set. That is, the effective screen 100
Of the write clock WCLK in the horizontal period h of 24
0 × 16/9 ≒ 426 pieces, effective screen ratio is 83.3
%, The write clock WCLK in one horizontal period is 426 / 0.833≈512.

【００７９】本例においては、図１８に示すように、有
効画面１００のうち９ｈ／１６の水平期間の部分が水平
方向に２４０クロック分、垂直方向に２４０ラインに分
割される。つまり、９ｈ／１６の水平期間の部分を構成
するａ11，ａ12，・・・，ａnm，・・・，ａ240,240の
２４０×２４０の画素信号が１フィールドのビデオ信号
より順次サンプリングされてメモリに書き込まれる。In this example, as shown in FIG. 18, the portion of the effective screen 100 in the horizontal period of 9h / 16 is divided into 240 lines in the horizontal direction and 240 lines in the vertical direction. In other words, 240 × 240 pixel signals of a11, a12, ..., Anm, ..., A240, 240 that compose the portion of the horizontal period of 9h / 16 are sequentially sampled from the video signal of one field and stored in the memory. Written.

【００８０】縦横変換をするには、図１９に示すよう
に、第１ラインの画素信号として［ａ240,1，・・・，
ａ21，ａ11］をメモリより有効画面１００の水平期間ｈ
に読み出せばよい。また、第２ラインの画素信号として
［ａ240,2，・・・，ａ22，ａ12］をメモリより有効画
面１００の水平期間ｈに読み出せばよい。以下、第３〜
第２４０ラインにおいても同様である。有効画面比を８
３．３％とすると、１水平期間の読み出しクロックＲＣ
ＬＫは、２４０／０．８３３≒２８８個となる。In order to perform the vertical / horizontal conversion, as shown in FIG. 19, the pixel signals of the first line are [a240, 1, ...
a21, a11] is stored in the memory as the horizontal period h of the effective screen 100
You can read it to. Also, [a240,2, ..., A22, a12] as the pixel signal of the second line may be read from the memory during the horizontal period h of the effective screen 100. Below, the third
The same applies to the 240th line. Effective screen ratio is 8
Assuming 3.3%, the read clock RC for one horizontal period
The LK is 240 / 0.833≈288.

【００８１】図１６Ｂに示すように縦横変換する場合に
も、縦横変換回路３２は図１２に示すように構成すれば
よい。ただし、本例においてはマスキング回路６９は不
要である。Even in the case of vertical / horizontal conversion as shown in FIG. 16B, the vertical / horizontal conversion circuit 32 may be constructed as shown in FIG. However, in this example, the masking circuit 69 is unnecessary.

【００８２】垂直方向に関しての書き込み、読み出しの
タイミングは上述実施例と同様である（図１３のタイミ
ングチャート参照）。ただし、書き込み時においては、
第１ラインでは［ａ11，ａ12，・・・，ａ1,240］の画
素信号がフィールドメモリ５８，５９の(1,1),(1,2),・・
・,(1,240)のアドレスに書き込まれ、第２ラインでは
［ａ21，ａ22，・・・，ａ2,240］の画素信号がフィー
ルドメモリ５８，５９の(2,1),(2,2),・・・,(2,240)のア
ドレスに書き込まれ、以下の第３ライン〜第２４０ライ
ンにおいても同様である（図１８参照）。The timing of writing and reading in the vertical direction is the same as that of the above-described embodiment (see the timing chart of FIG. 13). However, when writing,
In the first line, the pixel signals of [a11, a12, ..., A1,240] are (1,1), (1,2), ... Of the field memories 58, 59.
The pixel signals of [a21, a22, ..., A2,240] are written in the addresses of (1,240) and (2,1), (2,2) of the field memories 58 and 59 in the second line. ..., (2,240) are written, and the same applies to the following third to 240th lines (see FIG. 18).

【００８３】これに対して、読み出し時においては、第
１ラインではフィールドメモリ５８，５９の(240,1),・・
・,(2,1),(1,1)のアドレスより［ａ240,1，・・・ａ21，
ａ11］の画素信号が読み出され、第２ラインではフィー
ルドメモリ５８，５９の(240,2),・・・,(2,2),(1,2)のア
ドレスより［ａ240,2，・・・ａ2,2，ａ1,2］の画素信
号が読み出され、以下の第３ライン〜第２４０ラインに
おいても同様である（図１９参照）。On the other hand, at the time of reading, in the first line, (240, 1), ...
・ From the address of (2,1), (1,1) [a240,1, ... a21,
[a11] pixel signal is read out, and in the second line, from the addresses (240,2), ..., (2,2), (1,2) of the field memories 58 and 59, [a240,2, ... ..A2,2, a1,2] are read out, and the same applies to the following third to 240th lines (see FIG. 19).

【００８４】次に、第１〜第２４０ラインにおけるフィ
ールドメモリ５８，５９のアドレス制御について説明す
る。Next, address control of the field memories 58 and 59 in the 1st to 240th lines will be described.

【００８５】まず、図２０を使用して書き込み時の制御
について述べる。図２０Ａはビデオ信号ＳＣＶ、同図Ｂ
は書き込みクロックＷＣＬＫを示している。図２０Ｃに
書き込みイネーブル信号ＷＥを示すように、第１６４ク
ロックから第４０３クロックまでで２４０クロック分の
書き込みが行なわれる。この場合、ローアドレスｎ（図
２０Ｄに図示）は、第１〜第２４０ラインのそれぞれで
１〜２４０に変化するように制御される。一方、カラム
アドレスは、各ラインの第１６４〜第４０３クロックの
それぞれで１〜２４０に変化するように制御される（図
２０Ｅに図示）。First, the control during writing will be described with reference to FIG. FIG. 20A shows a video signal SCV, FIG.
Indicates the write clock WCLK. As shown by the write enable signal WE in FIG. 20C, 240 clocks are written from the 164th clock to the 403rd clock. In this case, the row address n (shown in FIG. 20D) is controlled to change from 1 to 240 on each of the 1st to 240th lines. On the other hand, the column address is controlled so as to change from 1 to 240 at the 164th to 403rd clocks of each line (illustrated in FIG. 20E).

【００８６】次に、図２１を使用して読み出し時の制御
について述べる。図２１Ａは複合同期信号ＣＳＹＮＣ、
同図Ｂは読み出しクロックＲＣＬＫである。図２１Ｄに
アウトプットイネーブル信号ＯＥを示すように、第４８
クロックから第２８７クロックまでで２４０クロック分
の読み出しが行なわれる。この場合、カラムアドレスｍ
（図２１Ｃに図示）は、第１〜第２４０ラインのそれぞ
れで１〜２４０に変化するように制御される。一方、ロ
ーアドレスは、各ラインの第４８〜第２８７クロックの
それぞれで２４０〜１に変化するように制御される（図
２１Ｅに図示）。なお、図２１Ｆは、フィールドメモリ
５８，５９の読み出し信号を示している。Next, the control at the time of reading will be described with reference to FIG. FIG. 21A shows a composite sync signal CSYNC,
FIG. 9B shows a read clock RCLK. The output enable signal OE is shown in FIG.
240 clocks are read from the clock to the 287th clock. In this case, the column address m
(Illustrated in FIG. 21C) is controlled to change from 1 to 240 in each of the 1st to 240th lines. On the other hand, the row address is controlled so as to change from 240 to 1 at the 48th to 287th clocks of each line (shown in FIG. 21E). Note that FIG. 21F shows the read signals of the field memories 58 and 59.

【００８７】上述したようにフィールドメモリ５８，５
９の書き込み、読み出しが制御されることで、本例にお
いても、フィールドメモリ５８，５９からは交互に縦横
変換された輝度信号Ｙおよび色差信号Ｒ−Ｙ、Ｂ−Ｙが
出力される。そして、出力端子７０には、図１６に示す
ように縦横変換されたカラービデオ信号ＳＣＶ′が出力
される。As described above, the field memories 58, 5
By controlling the writing and reading of 9 in this example as well, the luminance signals Y and the color difference signals RY and BY which are vertically and horizontally converted alternately are output from the field memories 58 and 59. Then, the output terminal 70 outputs the color video signal SCV 'which has been vertically and horizontally converted as shown in FIG.

【００８８】なお、上述した縦横変換回路３２における
書き込み、読み出しのタイミングおよびクロック速度は
一例であり、これに限定されるものではない。例えば、
図２０における水平方向の書き込み開始タイミングを変
化させることで、メモリに書き込まれる画素信号の内容
を変化させることができ、縦横変換後の画像内容を変化
させることができる。この場合、開始タイミングを順次
連続してずらすことができれば、縦横変換後の画像をス
クロール的に変化させることができ、変換前の画像の全
てを変換後の画像とすることができる。The write / read timings and clock speeds in the above-described vertical / horizontal conversion circuit 32 are examples, and the present invention is not limited to these. For example,
By changing the writing start timing in the horizontal direction in FIG. 20, the content of the pixel signal written in the memory can be changed, and the image content after the vertical / horizontal conversion can be changed. In this case, if the start timing can be sequentially and continuously shifted, the image after the vertical / horizontal conversion can be changed in a scrolling manner, and all the images before the conversion can be the images after the conversion.

【００８９】なお、上述実施例においては、ビデオカメ
ラ部の出力側に付加したものであるが、例えばＶＴＲの
再生出力側に付加して使用することもできる。これによ
り、縦長で撮像したビデオ信号の再生時に縦横変換して
テレビモニタに表示することができる。In the above-mentioned embodiment, the video camera is added to the output side of the video camera section, but it may be added to the playback output side of the VTR for use. As a result, it is possible to vertically and horizontally convert and display the video signal on a television monitor when the vertically captured video signal is reproduced.

【００９０】[0090]

【発明の効果】この発明によれば、画像の縦横が変換さ
れたビデオ信号を得ることができるため、例えばビデオ
カメラの出力側に付加することにより、縦長で撮像して
もテレビモニタに横向きの画像が表示されることがな
く、良好な画像を表示することができる。According to the present invention, a video signal in which the vertical and horizontal directions of the image are converted can be obtained. Therefore, for example, by adding the video signal to the output side of the video camera, even if the image is taken in the vertical direction, it can be displayed horizontally on the television monitor. It is possible to display a good image without displaying the image.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例の外観を示す斜視図である。FIG. 1 is a perspective view showing an appearance of an embodiment.

【図２】ビデオカメラ部の構成を示す図である。FIG. 2 is a diagram showing a configuration of a video camera unit.

【図３】撮像素子のカラーコーディング模式図である。FIG. 3 is a schematic diagram of color coding of the image sensor.

【図４】撮像素子の水平出力レジスタの出力を示す図で
ある。FIG. 4 is a diagram showing an output of a horizontal output register of an image sensor.

【図５】色信号処理の説明のための図である。FIG. 5 is a diagram for explaining color signal processing.

【図６】色信号処理の説明のための図である。FIG. 6 is a diagram for explaining color signal processing.

【図７】ズームドライバの構成を示す図である。FIG. 7 is a diagram showing a configuration of a zoom driver.

【図８】縦横変換の例を示す図である。FIG. 8 is a diagram illustrating an example of vertical / horizontal conversion.

【図９】縦横変換処理（書き込み）の説明のための図で
ある。FIG. 9 is a diagram for explaining a vertical / horizontal conversion process (writing).

【図１０】縦横変換処理の説明のための図である。FIG. 10 is a diagram for explaining a vertical / horizontal conversion process.

【図１１】縦横変換処理（読み出し）の説明のための図
である。FIG. 11 is a diagram for explaining a vertical / horizontal conversion process (reading).

【図１２】縦横変換回路の具体構成を示す図である。FIG. 12 is a diagram showing a specific configuration of an aspect conversion circuit.

【図１３】垂直方向のタイミングチャートを示す図であ
る。FIG. 13 is a diagram showing a timing chart in the vertical direction.

【図１４】水平方向のタイミングチャート（書き込み）
を示す図である。FIG. 14 is a horizontal timing chart (writing)
FIG.

【図１５】水平方向のタイミングチャート（読み出し）
を示す図である。FIG. 15 is a timing chart in the horizontal direction (reading)
FIG.

【図１６】縦横変換の他の例を示す図である。FIG. 16 is a diagram showing another example of vertical-horizontal conversion.

【図１７】他の変換例の処理の説明のための図である。FIG. 17 is a diagram for explaining processing of another conversion example.

【図１８】縦横変換処理（書き込み）の説明のための図
である。FIG. 18 is a diagram for explaining a vertical / horizontal conversion process (writing).

【図１９】縦横変換処理（読み出し）の説明のための図
である。FIG. 19 is a diagram for explaining a vertical / horizontal conversion process (reading).

【図２０】水平方向のタイミングチャート（書き込み）
を示す図である。FIG. 20 is a horizontal timing chart (writing)
FIG.

【図２１】水平方向のタイミングチャート（読み出し）
を示す図である。FIG. 21 is a horizontal timing chart (readout).
FIG.

【図２２】横長での撮像を説明するための図である。[Fig. 22] Fig. 22 is a diagram for describing imaging in a horizontally long position.

【図２３】縦長での撮像を説明するための図である。[Fig. 23] Fig. 23 is a diagram for describing imaging in a portrait orientation.

【符号の説明】[Explanation of symbols]

１ キャビネット ２，３ 撮像レンズ ６ 録画釦 ７ シャッター釦 １２ ＣＣＤ固体撮像素子 １４ タイミング発生器 １６ 同期発生器 ２７ コントローラ ２８ エンコーダ ２９，７０ 出力端子 ３０ 電子ビューファインダ ３１，５４，５７，６０，６１ 切換スイッチ ３２ 縦横変換回路 ３３ 変換設定スイッチ ５２ 輝度信号／色信号分離回路 ５８，５９ フィールドメモリ ６２ 同期検出回路 ６３ コントローラ ６５，６６ 加算器 ６９ マスキング回路 1 Cabinet 2, 3 Imaging Lens 6 Recording Button 7 Shutter Button 12 CCD Solid-state Imaging Device 14 Timing Generator 16 Sync Generator 27 Controller 28 Encoder 29, 70 Output Terminal 30 Electronic Viewfinder 31, 54, 57, 60, 61 Changeover Switch 32 vertical / horizontal conversion circuit 33 conversion setting switch 52 luminance signal / color signal separation circuit 58, 59 field memory 62 synchronization detection circuit 63 controller 65, 66 adder 69 masking circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ビデオ信号を画面単位で記憶するメモリ
と、 上記メモリに対する書き込み読み出しの方向を制御して
画像の縦横を変換する制御手段とを備えることを特徴と
する縦横変換回路。1. A vertical-horizontal conversion circuit, comprising: a memory for storing a video signal on a screen-by-screen basis;