JPH0591146A - Serial data transfer device - Google Patents
Serial data transfer deviceInfo
- Publication number
- JPH0591146A JPH0591146A JP3274765A JP27476591A JPH0591146A JP H0591146 A JPH0591146 A JP H0591146A JP 3274765 A JP3274765 A JP 3274765A JP 27476591 A JP27476591 A JP 27476591A JP H0591146 A JPH0591146 A JP H0591146A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- serial
- serial data
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マイクロコンピュータ
を用いたシリアルデータのデータ通信等、シリアルデー
タの転送に用いられるシリアルデータ転送装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data transfer device used for transferring serial data such as data communication of serial data using a microcomputer.
【０００２】[0002]
【従来の技術】従来、データをビットシリアルに転送す
る場合、クロック、データ及びストローブの信号を３本
の信号線を用いて行う伝送方式によるシリアルデータ転
送装置が用いられている。このシリアルデータ転送装置
には、例えば、特開昭６３−６１５２６号「シリアルデ
ータ転送装置」がある。2. Description of the Related Art Conventionally, in the case of transferring data bit-serially, a serial data transfer device by a transmission method has been used in which signals of clock, data and strobe are transmitted using three signal lines. An example of this serial data transfer device is Japanese Patent Laid-Open No. 63-61526 “Serial Data Transfer Device”.
【０００３】このシリアルデータ転送装置は、転送すべ
きデータをストローブパルスを用いてシリアル・パラレ
ル変換を行う方式を採用しており、転送すべきシリアル
データを１ビットずつシフトさせながら転送を行い、そ
の転送の終了後、ストローブ信号によってそのデータを
シリアル・パラレル変換を行っている。This serial data transfer device employs a system in which data to be transferred is subjected to serial / parallel conversion using strobe pulses. The serial data to be transferred is transferred bit by bit and transferred. After the transfer is completed, the data is serial / parallel converted by a strobe signal.
【０００４】[0004]
【発明が解決しようとする課題】ところで、このシリア
ルデータ転送装置では、シリアル・パラレル変換部に設
置されているフリップフロップのクロック入力にストロ
ーブ信号が加えられており、転送すべきシリアルデータ
がストローブパルスの到来でラッチするよう構成されて
いる。このため、ストローブ信号を伝送する信号ライン
にノイズが乗った場合、そのノイズがフリップフロップ
のクロック入力に加えられ、例えば、スパイク性ノイズ
がその信号ラインに乗ると、フリップフロップではその
スパイク性ノイズによって誤ったデータをラッチするこ
とになる。しかも、ストローブ信号は、その信号ライン
を通じて常時受信が可能な状態にあり、ノイズによるデ
ータラッチ等、常に、誤動作を発生するおそれがある。By the way, in this serial data transfer device, a strobe signal is added to the clock input of the flip-flop installed in the serial / parallel converter, and the serial data to be transferred is strobe pulse. Is configured to latch at the arrival of. Therefore, when noise is added to the signal line that transmits the strobe signal, the noise is added to the clock input of the flip-flop. For example, when spike noise is applied to the signal line, the flip-flop generates the spike noise. Wrong data will be latched. Moreover, the strobe signal is always ready to be received through the signal line, and there is a risk of malfunctions such as data latch due to noise.
【０００５】また、このシリアルデータ転送装置では、
３本の信号ラインを用いているが、信号ライン上に乗る
ノイズの影響を防止する上から、信号ラインの単純化が
必要である。In this serial data transfer device,
Although three signal lines are used, the signal lines need to be simplified in order to prevent the influence of noise on the signal lines.
【０００６】そこで、本発明は、ノイズによるデータ受
信等の誤動作の防止を図ったシリアルデータ転送装置の
提供を目的とする。Therefore, an object of the present invention is to provide a serial data transfer device which prevents malfunctions such as data reception due to noise.
【０００７】[0007]
【課題を解決するための手段】本発明のシリアルデータ
転送装置は、クロック信号に同期して転送すべきシリア
ルデータ（ＤＡＴＡ）を受信するデータ受信部（２）
と、チップセレクト信号（ＣＳ）を受け、該チップセレ
クト信号からストローブ信号（ＳＴＢ）を形成するスト
ローブ信号形成部（８）と、このストローブ信号形成部
から前記ストローブ信号とともにクロック信号（ＣＬ
Ｋ）を受け、これらストローブ信号及びクロック信号に
応じて前記データ受信部の前記シリアルデータをパラレ
ルデータに変換するシリアル・パラレル変換部（４）
と、前記チップセレクト信号に応じて前記データ受信部
の前記シリアルデータの受信を制御するデータ受信制御
部（６）とを備えたことを特徴とする。A serial data transfer apparatus of the present invention is a data receiving section (2) for receiving serial data (DATA) to be transferred in synchronization with a clock signal.
And a strobe signal forming section (8) which receives a chip select signal (CS) and forms a strobe signal (STB) from the chip select signal, and a clock signal (CL) together with the strobe signal from the strobe signal forming section.
K), and a serial-parallel converter (4) for converting the serial data of the data receiver into parallel data in accordance with the strobe signal and the clock signal.
And a data reception control unit (6) for controlling the reception of the serial data by the data reception unit according to the chip select signal.
【０００８】[0008]
【作用】本発明のシリアルデータ転送装置では、ストロ
ーブ信号に代わってチップセレクト信号を用いてシリア
ルデータの受信を制御しているので、規定のデータ長に
満たないデータは無視されるため、従来のようなストロ
ーブ信号を用いた場合の誤ったデータをラッチすること
がなく、耐ノイズ性能の向上が図られている。In the serial data transfer device of the present invention, the chip select signal is used in place of the strobe signal to control the reception of serial data, so that data that does not meet the specified data length is ignored. Noise resistance is improved without latching erroneous data when such a strobe signal is used.
【０００９】また、データ及びクロックの信号線は共通
のバスを用いているので、信号ラインの単純化が可能に
成る。Further, since the data and clock signal lines use a common bus, the signal lines can be simplified.
【００１０】[0010]
【実施例】図１は、この発明のシリアルデータ転送装置
の一実施例を示している。このシリアルデータ転送装置
には、データ受信部２、シリアル・パラレル変換部４、
データ受信制御部６及びストローブ信号形成部８が設置
されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the serial data transfer device of the present invention. The serial data transfer device includes a data receiving section 2, a serial / parallel converting section 4,
A data reception control unit 6 and a strobe signal forming unit 8 are installed.
【００１１】データ受信部２には、図示していないマイ
クロコンピュータの中央処理装置（ＣＰＵ）等から転送
すべきシリアルデータＤＡＴＡが加えられる。このデー
タ受信部２では、シリアルデータＤＡＴＡがクロック信
号ＣＬＫに応じてそのデータの単位である所定のビット
数に応じてラッチされる。このデータ受信部２で保持さ
れた所定ビットのシリアルデータＤＡＴＡは、シリアル
・パラレル変換部４に加えられ、パラレルデータＤO ，
Ｄ1 ，Ｄ2 ・・・・ＤN に変換されて転送される。Serial data DATA to be transferred from a central processing unit (CPU) of a microcomputer (not shown) or the like is added to the data receiving unit 2. In the data receiving unit 2, the serial data DATA is latched according to the clock signal CLK according to a predetermined number of bits which is a unit of the data. The predetermined bit of serial data DATA held by the data receiving unit 2 is added to the serial / parallel conversion unit 4, and parallel data D O ,
D 1 , D 2 ... D N are converted and transferred.
【００１２】そして、データ受信制御部６には、リセッ
ト信号ＲＳＴとともにチップセレクト信号ＣＳが加えら
れている。このデータ受信制御部６では、リセット信号
ＲＳＴ又はチップセレクト信号ＣＳに応じてデータ受信
部２に対する受信制御信号Ｒ1 が形成されるとともに、
シリアル・パラレル変換部４に対する変換制御信号Ｒ2
が形成される。即ち、データ受信部２にはチップセレク
ト信号ＣＳに基づく受信制御信号Ｒ1 が加えられ、デー
タ受信がチップセレクト信号ＣＳによって制御されるの
である。A chip select signal CS is added to the data reception control section 6 together with the reset signal RST. In the data reception control unit 6, the reception control signal R 1 for the data reception unit 2 is generated in response to the reset signal RST or the chip select signal CS, and
Conversion control signal R 2 for the serial / parallel converter 4
Is formed. That is, the reception control signal R 1 based on the chip select signal CS is added to the data receiving section 2, and the data reception is controlled by the chip select signal CS.
【００１３】また、ストローブ信号形成部８には、チッ
プセレクト信号ＣＳが加えられ、ストローブ信号ＳＴＢ
はこのチップセレクト信号ＣＳに基づいて形成されてシ
リアル・パラレル変換部４に加えられている。したがっ
て、シリアル・パラレル変換部４では、チップセレクト
信号ＣＳに基づいてシリアル・パラレル変換が行われ、
データ受信部２からのシリアルデータＤＡＴＡのパラレ
ルデータＤO ，Ｄ1 ，Ｄ2 ・・・・ＤN への変換が行わ
れる。A chip select signal CS is added to the strobe signal forming section 8 to generate a strobe signal STB.
Is formed based on the chip select signal CS and added to the serial / parallel converter 4. Therefore, the serial / parallel converter 4 performs serial / parallel conversion based on the chip select signal CS,
Parallel data D O of the serial data DATA from the data receiver 2, the conversion into D 1, D 2 ···· D N is performed.
【００１４】以上説明したように、データ受信部２での
データ受信はチップセレクト信号ＣＳに基づいて制御さ
れるので、従来のストローブ信号ＳＴＢに基づく制御と
異なって、パルス性ノイズの影響がなく、耐ノイズ性能
が高められてデータ転送の信頼性の向上が図られる。As described above, since the data reception in the data receiving section 2 is controlled based on the chip select signal CS, there is no influence of pulse noise unlike the conventional control based on the strobe signal STB. The noise resistance performance is improved and the reliability of data transfer is improved.
【００１５】また、このようなシリアルデータ転送装置
では、マイクロコンピュータのデータバスを有効に利用
するため、シリアルデータＤＡＴＡ及びクロック信号Ｃ
ＬＫの信号ラインを共通バスとすることができ、信号ラ
インの単純化に寄与することができる。Further, in such a serial data transfer device, since the data bus of the microcomputer is effectively used, the serial data DATA and the clock signal C are used.
The signal line of LK can be used as a common bus, which can contribute to simplification of the signal line.
【００１６】次に、図２は、図１に示したシリアルデー
タ転送装置の具体的な回路構成例を示している。この実
施例のシリアルデータ転送装置は、マイクロコンピュー
タ等のデータ処理手段と共通のＩＣ又は１チップの独立
したＩＣで構成することができる。このシリアルデータ
転送装置には、転送すべきシリアルデータＤＡＴＡを受
けるデータ入力端子１０、クロック信号ＣＬＫを受ける
クロック入力端子１２、リセット信号ＲＳＴを受けるリ
セット入力端子１４、チップセレクト信号ＣＳを受ける
チップセレクト入力端子１６、８ビットのパラレルデー
タＤO ，Ｄ1 ，Ｄ2 ・・・・Ｄ7 を取り出すデータ出力
端子１８0 、１８1 、１８2 ・・・・１８7 、ストロー
ブ信号ＳＴＢを取り出すストローブ出力端子２０が形成
されている。Next, FIG. 2 shows a specific circuit configuration example of the serial data transfer device shown in FIG. The serial data transfer apparatus of this embodiment can be configured by an IC common to the data processing means such as a microcomputer or an independent IC of one chip. This serial data transfer device includes a data input terminal 10 for receiving serial data DATA to be transferred, a clock input terminal 12 for receiving a clock signal CLK, a reset input terminal 14 for receiving a reset signal RST, and a chip select input for receiving a chip select signal CS. Terminal 16, data output terminals 18 0 , 18 1 , 18 2 ... 18 7 for taking out parallel data D O , D 1 , D 2 ... D 7 and strobe output terminals for taking out strobe signal STB 20 are formed.
【００１７】データ受信部２には、８ビットのデータ転
送を行うため、そのビット数に対応したＤ−フリップフ
ロップ（Ｄ−ＦＦ）２１、２２、２３、２４、２５、２
６、２７、２８が設置されている。各Ｄ−ＦＦ２１〜２
８は、図３の（Ａ）に示すように、データ入力Ｄ、クロ
ック入力Ｃ及びリセット入力Ｒを受け、データ出力Ｑが
取り出されるように構成されている。各Ｄ−ＦＦ２１〜
２８は、前段のデータ出力が後段のデータ入力となるよ
うに直列に接続され、Ｄ−ＦＦ２１〜２４のリセット入
力Ｒが共通化され、また、Ｄ−ＦＦ２５〜２８のリセッ
ト入力Ｒも共通化されている。そして、Ｄ−ＦＦ２１〜
２４のクロック入力Ｃが共通化されるとともに、Ｄ−Ｆ
Ｆ２５〜２８のクロック入力Ｃも共通化され、Ｄ−ＦＦ
２１〜２４のクロック入力Ｃと、Ｄ−ＦＦ２５〜２８の
クロック入力Ｃとはバッファ２９を介して共通化されて
いる。クロック入力端子１２に加えられたクロック信号
ＣＬＫは、バッファ３０を介してＤ−ＦＦ２５〜２８側
に加えられている。Since 8-bit data is transferred to the data receiving section 2, D-flip-flops (D-FFs) 21, 22, 23, 24, 25, 2 corresponding to the number of bits are transferred.
6, 27, 28 are installed. Each D-FF 21-2
As shown in FIG. 3A, 8 is configured to receive a data input D, a clock input C and a reset input R, and take out a data output Q. Each D-FF21 ~
28 is connected in series so that the data output of the previous stage becomes the data input of the latter stage, the reset input R of the D-FFs 21 to 24 is shared, and the reset input R of the D-FFs 25 to 28 is also shared. ing. And D-FF21 ~
24 clock inputs C are shared and DF
The clock input C of F25 to 28 is also shared, and D-FF
The clock inputs C of 21 to 24 and the clock inputs C of the D-FFs 25 to 28 are shared via the buffer 29. The clock signal CLK applied to the clock input terminal 12 is applied to the D-FFs 25 to 28 side via the buffer 30.
【００１８】次に、シリアル・パラレル変換部４には、
８ビットのデータ転送を行うため、そのビット数に対応
したＤ−フリップフロップ（Ｄ−ＦＦ）４１、４２、４
３、４４、４５、４６、４７、４８が設置されている。
各Ｄ−ＦＦ４１〜４８は、図３の（Ａ）に示すように、
データ入力Ｄ、クロック入力Ｃ及びリセット入力Ｒを受
け、データ出力Ｑが取り出されるように構成されてい
る。各Ｄ−ＦＦ４１〜４８は、データ受信部２のＤ−Ｆ
Ｆ２１〜２８に対応しており、各Ｄ−ＦＦ４１〜４８の
データ入力Ｄには、各Ｄ−ＦＦ２１〜２８にビット毎に
ラッチされているシリアルデータＤＡＴＡを並列に取り
出すため、そのデータ出力Ｑが個別に加えられている。
また、Ｄ−ＦＦ４１〜４４のリセット入力ＲはＤ−ＦＦ
２１〜２４のリセット入力Ｒに共通化され、また、Ｄ−
ＦＦ４５〜４８のリセット入力ＲはＤ−ＦＦ２５〜２８
のリセット入力Ｒに共通化されている。そして、Ｄ−Ｆ
Ｆ４１〜４８のクロック入力Ｃには共通にストローブ信
号形成部８からストローブ信号ＳＴＢが加えられ、各デ
ータ出力ＤからパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・・
・Ｄ7 が取り出される。Next, the serial / parallel converter 4 includes
Since 8-bit data transfer is performed, D-flip-flops (D-FF) 41, 42, 4 corresponding to the number of bits are transferred.
3, 44, 45, 46, 47, 48 are installed.
Each of the D-FFs 41 to 48, as shown in FIG.
The data input D, the clock input C and the reset input R are received, and the data output Q is taken out. Each of the D-FFs 41 to 48 is a D-F of the data receiving unit 2.
It corresponds to F21 to 28, and the serial data DATA latched bit by bit in each D-FF 21 to 28 is taken out in parallel to the data input D of each D-FF 41 to 48, so its data output Q is It is added individually.
The reset input R of the D-FFs 41 to 44 is the D-FF.
21 to 24 are commonly used as reset inputs R, and D-
The reset input R of FF45 to 48 is D-FF25 to 28
The reset input R is commonly used. And DF
The strobe signal STB from the strobe signal forming unit 8 is commonly applied to the clock inputs C of F41 to 48, and the parallel data D O , D 1 , D 2, ...
-D 7 is taken out.
【００１９】次に、データ受信制御部６にはＮＯＲ回路
６１及びインバータ６２、６３が設置され、ＮＯＲ回路
６１にはリセット信号ＲＳＴ及びチップセレクト信号Ｃ
Ｓが加えられ、そのＮＯＲ出力がインバータ６２を介し
てリセット信号Ｒ1 （受信制御信号に対応）が形成さ
れ、このリセット信号Ｒ1 がＤ−ＦＦ２１〜２４、４１
〜４４のリセット入力Ｒに加えられ、また、インバータ
６３を介して形成されたリセット信号Ｒ2 がＤ−ＦＦ２
５〜２８、４５〜４８のリセット入力Ｒに加えられてい
る。したがって、転送すべきシリアルデータＤＡＴＡの
受信はチップセレクト信号ＣＳに基づいて行われる。Next, a NOR circuit 61 and inverters 62 and 63 are installed in the data reception controller 6, and the NOR circuit 61 has a reset signal RST and a chip select signal C.
S is added, and its NOR output forms a reset signal R 1 (corresponding to the reception control signal) through the inverter 62, and this reset signal R 1 is the D-FFs 21-24, 41.
.. 44 to the reset input R, and the reset signal R 2 formed via the inverter 63 is applied to the D-FF 2
5 to 28 and 45 to 48 are applied to the reset input R. Therefore, the serial data DATA to be transferred is received based on the chip select signal CS.
【００２０】次に、ストローブ信号形成部８には、Ｄ−
フリップフリップ（Ｄ−ＦＦ）８１、８２、８３及びＪ
Ｋフリップフロップ（ＪＫ−ＦＦ）８４が設置されてお
り、Ｄ−ＦＦ８１、８２、８３は図３の（Ａ）に示す入
出力関係、ＪＫ−ＦＦ８４は図３の（Ｂ）に示すように
入力Ｊ、Ｋ、クロック入力ＣＰ、リセット入力Ｒ、出力
Ｑから成る入出力関係を備えている。そして、Ｄ−ＦＦ
８１、８２、８３は前段の出力が後段の入力となるよう
に直列接続され、Ｄ−ＦＦ８１のクロック入力ＣにはＮ
ＯＲ回路８５及びインバータ８６を介してストローブ形
成入力が加えられている。即ち、ＮＯＲ回路８５にはチ
ップセレクト信号ＣＳとともにバッファ３０を経たクロ
ック信号ＣＬＫが加えられ、ストローブ形成入力はこれ
らの信号を以て形成される。また、Ｄ−ＦＦ８１〜８３
及びＪＫ−ＦＦ８４のリセット入力ＲにはＮＯＲ回路８
７及びインバータ９０によって形成されたストローブ解
除入力が加えられている。ＮＯＲ回路８７には、ＮＯＲ
回路６１及びインバータ６３を経たリセット信号ＲＳＴ
とともにチップセレクト信号ＣＳが加えられている。そ
して、Ｄ−ＦＦ８１、８２、８３の非反転出力Ｑは、Ｎ
ＯＲ回路８９を介してＪＫ−ＦＦ８４の入力Ｋに加えら
れ、また、Ｄ−ＦＦ８１、８２、８３の反転出力Next, the strobe signal forming section 8 has a D-
Flip Flip (D-FF) 81, 82, 83 and J
A K flip-flop (JK-FF) 84 is installed, D-FFs 81, 82, and 83 are input / output relationships shown in FIG. 3A, and JK-FF 84 is input as shown in FIG. 3B. It has an input / output relationship consisting of J, K, a clock input CP, a reset input R, and an output Q. And D-FF
81, 82, and 83 are connected in series so that the output of the front stage becomes the input of the rear stage, and N is input to the clock input C of the D-FF 81.
A strobe forming input is applied via the OR circuit 85 and the inverter 86. That is, the NOR circuit 85 is supplied with the clock signal CLK that has passed through the buffer 30 together with the chip select signal CS, and the strobe forming input is formed by these signals. Also, D-FF 81 to 83
The NOR circuit 8 is connected to the reset input R of the JK-FF84.
7 and the strobe release input formed by the inverter 90 is applied. The NOR circuit 87 has a NOR
Reset signal RST via circuit 61 and inverter 63
At the same time, a chip select signal CS is added. The non-inverted output Q of the D-FFs 81, 82, 83 is N
It is added to the input K of the JK-FF 84 via the OR circuit 89, and the inverted output of the D-FF 81, 82, 83.
【外１】 は、ＮＯＲ回路８８を介してＪＫ−ＦＦ８４の入力Ｊに
加えられ、さらに、ＪＫ−ＦＦ８４のクロック入力ＣＰ
にはインバータ８６の出力、即ち、Ｄ−ＦＦ８１に対す
るクロック入力Ｃが共通に加えられている。このような
入出力関係から、ＪＫ−ＦＦ８４の非反転出力Ｑには、
ストローブ信号ＳＴＢが得られ、シリアル・パラレル変
換部４に加えられるとともに、ストローブ出力端子２０
から取り出される。[Outer 1] Is applied to the input J of the JK-FF84 via the NOR circuit 88, and further, the clock input CP of the JK-FF84.
Is commonly applied to the output of the inverter 86, that is, the clock input C to the D-FF 81. From such an input / output relationship, the non-inverted output Q of the JK-FF84 is
The strobe signal STB is obtained and added to the serial / parallel converter 4, and the strobe output terminal 20 is also provided.
Taken from.
【００２１】以上の構成において、その動作を図４及び
図５に示すタイミングチャートを参照して説明すると、
図４において、Ａはクロック信号ＣＬＫ、Ｂはリセット
信号ＲＳＴ、Ｃはチップセレクト信号ＣＳ、Ｄは転送す
べきシリアルデータＤＡＴＡを示している。このような
入力信号及びシリアルデータＤＡＴＡが与えられると、
ストローブ信号形成部８では、クロック信号ＣＬＫ、イ
ンバータ６３から出力されるリセット信号Ｒ2 、チップ
セレクト信号ＣＳに基づき、図４のＡ及びＥから明らか
なように、８クロック毎にストローブ信号ＳＴＢが形成
される。この場合、チップセレクト信号ＣＳがハイ
（高：Ｈ）レベルに移行すると、各Ｄ−ＦＦ８１、８
２、８３及びＪＫ−ＦＦ８４の全てがリセット状態とな
り、チップセレクト信号ＣＳが再びロー（低：Ｌ）レベ
ルに移行したところから、クロック信号ＣＬＫのカウン
トを開始し、この結果、ストローブ信号ＳＴＢが形成さ
れる。The operation of the above configuration will be described with reference to the timing charts shown in FIGS. 4 and 5.
In FIG. 4, A is a clock signal CLK, B is a reset signal RST, C is a chip select signal CS, and D is serial data DATA to be transferred. Given such an input signal and serial data DATA,
The strobe signal forming unit 8 forms the strobe signal STB every eight clocks, as is clear from A and E of FIG. 4, based on the clock signal CLK, the reset signal R 2 output from the inverter 63, and the chip select signal CS. To be done. In this case, when the chip select signal CS shifts to a high (high: H) level, each D-FF 81, 8
2, 83 and JK-FF84 are all in the reset state and the chip select signal CS shifts to the low (low: L) level again to start counting the clock signal CLK. As a result, the strobe signal STB is formed. To be done.
【００２２】一方、データ受信部２では、シリアルデー
タＤＡＴＡがラッチされ、このデータラッチに基づき、
シリアルデータＤＡＴＡがシリアル・パラレル変換部４
で図４のＦに示すパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・
・・Ｄ7 に変換されてデータ出力端子１８0 、１８1 、
１８2 ・・・・１８7 から取り出される。On the other hand, in the data receiving section 2, the serial data DATA is latched, and based on this data latch,
Serial data DATA is converted from serial to parallel converter 4
, Parallel data D O , D 1 , D 2 ...
.... Data output terminals 18 0 , 18 1 converted to D 7
18 2 ... 18 7 is taken out.
【００２３】そして、図５には、このシリアルデータ転
送装置の実際の動作状態を示しており、Ａ〜Ｆは図４の
Ａ〜Ｆと同種の信号及びデータを示している。Ｃ上の矢
印Ｐ1 は、規定のクロック信号ＣＬＫが入力される前に
チップセレクト信号ＣＳがハイレベルに移行した場合を
示しており、チップセレクト信号ＣＳが立ち上がって
も、Ｅ上の矢印Ｐ2 から明らかなように、ストローブ信
号ＳＴＢの生成はなく、次のチップセレクト信号ＣＳが
ローレベルに移行したとき、改めてシリアルデータの受
信が開始される。この結果、パルス性のノイズは動作上
無視されることになり、パルス性ノイズによる誤動作は
確実に防止されるのである。FIG. 5 shows an actual operating state of this serial data transfer device, and A to F show signals and data of the same type as A to F in FIG. The arrow P 1 on C indicates the case where the chip select signal CS shifts to the high level before the specified clock signal CLK is input, and even if the chip select signal CS rises, the arrow P 2 on E. As is clear from the above, the strobe signal STB is not generated, and when the next chip select signal CS shifts to the low level, the reception of serial data is started again. As a result, pulse noise is neglected in operation, and malfunction due to pulse noise is reliably prevented.
【００２４】[0024]
【発明の効果】以上説明したように、本発明によれば、
チップセレクト信号を以てシリアルデータの受信を制御
するので、従来のようなストローブ信号を用いた場合の
パルス性ノイズによる誤動作を防止でき、データ転送の
信頼性を向上させることができ、しかも、データ及びク
ロックの各信号ラインを共用化することができ、信号ラ
インの単純化を図ることができる。As described above, according to the present invention,
Since the reception of serial data is controlled by the chip select signal, it is possible to prevent malfunctions due to pulse noise when using strobe signals as in the past, and to improve the reliability of data transfer. Each signal line can be shared, and the signal line can be simplified.
【図１】この発明のシリアルデータ転送装置の一実施例
を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a serial data transfer device of the present invention.
【図２】図１に示したシリアルデータ転送装置の具体的
な回路構成例を示す回路図である。FIG. 2 is a circuit diagram showing a specific circuit configuration example of the serial data transfer device shown in FIG.
【図３】図２に示したシリアルデータ転送装置における
フリップフロップを示すブロック図である。3 is a block diagram showing a flip-flop in the serial data transfer device shown in FIG.
【図４】図２に示したシリアルデータ転送装置の動作を
示すタイミングチャートである。4 is a timing chart showing an operation of the serial data transfer device shown in FIG.
【図５】図２に示したシリアルデータ転送装置の動作を
示すタイミングチャートである。5 is a timing chart showing an operation of the serial data transfer device shown in FIG.
２ データ受信部 ４ シリアル・パラレル変換部 ６ データ受信制御部 ８ ストローブ信号形成部 2 data receiving unit 4 serial / parallel converting unit 6 data receiving control unit 8 strobe signal forming unit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/08 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H04L 29/08
Claims (1)
アルデータを受信するデータ受信部と、 チップセレクト信号を受け、該チップセレクト信号から
ストローブ信号を形成するストローブ信号形成部と、 このストローブ信号形成部から前記ストローブ信号とと
もにクロック信号を受け、これらストローブ信号及びク
ロック信号に応じて前記データ受信部の前記シリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換部と、 前記チップセレクト信号に応じて前記データ受信部の前
記シリアルデータの受信を制御するデータ受信制御部
と、 を備えたことを特徴とするシリアルデータ転送装置。1. A data receiving section for receiving serial data to be transferred in synchronization with a clock signal, a strobe signal forming section for receiving a chip select signal and forming a strobe signal from the chip select signal, and a strobe signal forming section. A serial-parallel converter that converts the serial data of the data receiving unit into parallel data according to the strobe signal and the clock signal, and the data according to the chip select signal. A serial data transfer device, comprising: a data reception control unit that controls reception of the serial data by a reception unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274765A JP3021855B2 (en) | 1991-09-26 | 1991-09-26 | Serial data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274765A JP3021855B2 (en) | 1991-09-26 | 1991-09-26 | Serial data transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591146A true JPH0591146A (en) | 1993-04-09 |
| JP3021855B2 JP3021855B2 (en) | 2000-03-15 |
Family
ID=17546267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274765A Expired - Fee Related JP3021855B2 (en) | 1991-09-26 | 1991-09-26 | Serial data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021855B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737633A (en) * | 1994-11-30 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Serial data receiving device having a memory for storing a reception permit signal which enable or disable the device from hand-shaking with the transmitting device |
| US6081557A (en) * | 1996-05-16 | 2000-06-27 | Nec Corporation | Datalink system and communication network |
| US6370652B1 (en) * | 1999-06-21 | 2002-04-09 | Visteon Global Technologies, Inc. | Control of I.C.'s having different command protocols via common communication lines from a controlling I.C. on a different circuit board |
| KR100596980B1 (en) * | 2004-12-23 | 2006-07-05 | 삼성전자주식회사 | Apparatus, System and Method for Generating Self-generated Strobe Signal of Peripheral Device |
| US7975162B2 (en) * | 2006-11-28 | 2011-07-05 | Samsung Electronics Co., Ltd. | Apparatus for aligning input data in semiconductor memory device |
-
1991
- 1991-09-26 JP JP3274765A patent/JP3021855B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737633A (en) * | 1994-11-30 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Serial data receiving device having a memory for storing a reception permit signal which enable or disable the device from hand-shaking with the transmitting device |
| US6081557A (en) * | 1996-05-16 | 2000-06-27 | Nec Corporation | Datalink system and communication network |
| US6370652B1 (en) * | 1999-06-21 | 2002-04-09 | Visteon Global Technologies, Inc. | Control of I.C.'s having different command protocols via common communication lines from a controlling I.C. on a different circuit board |
| KR100596980B1 (en) * | 2004-12-23 | 2006-07-05 | 삼성전자주식회사 | Apparatus, System and Method for Generating Self-generated Strobe Signal of Peripheral Device |
| US7975162B2 (en) * | 2006-11-28 | 2011-07-05 | Samsung Electronics Co., Ltd. | Apparatus for aligning input data in semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3021855B2 (en) | 2000-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4984190A (en) | Serial data transfer system | |
| SE444619B (en) | SET IN A DIGITAL DATA COMMUNICATION NETWORK PREVENT AT THE SAME TIME TRANSFER OF THE MESSAGE OF MULTIPLE DEVICES AND SYSTEM FOR IMPLEMENTATION OF THE SET | |
| JP2641999B2 (en) | Data format detection circuit | |
| JPS6324741A (en) | Serial data bus for sci, spi and buffered spi operating mode | |
| CA2111264A1 (en) | System and method for peripheral data transfer | |
| US4003032A (en) | Automatic terminal and line speed detector | |
| JPH03191633A (en) | Data transfer system | |
| JPS6239580B2 (en) | ||
| JPH0591146A (en) | Serial data transfer device | |
| JP2001236306A (en) | Method and device for data transfer | |
| JP3198333B2 (en) | Apparatus and method for transferring data by serial data bus | |
| JP3516451B2 (en) | Communication bus systems and stations used in such systems | |
| US5081373A (en) | Circuit and method for sampling digital data | |
| EP0232315A1 (en) | Asynchronous addressable electronic key telephone system | |
| JP2958601B2 (en) | Data communication method | |
| US4229623A (en) | Receiving means for use in a high speed, low noise digital data communication system | |
| JP3532128B2 (en) | Serial transmission / reception circuit and system thereof | |
| JPH11504741A (en) | Method and apparatus for reducing latency on an interface by overlaying transmitted packets | |
| JPH05204849A (en) | Synchronous serial bus system | |
| JPS648384B2 (en) | ||
| US4229621A (en) | Transmitting means for use in a high speed, low noise digital data communication system | |
| JP3125310B2 (en) | Interface device | |
| JPH066341A (en) | Reception circuit for start-stop system communication | |
| JPS589618B2 (en) | Data transmission method | |
| JPH02284219A (en) | Method and device for light-transmission for printer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |