JPH0591097A - Bit clock recovery circuit - Google Patents
Bit clock recovery circuitInfo
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- JPH0591097A JPH0591097A JP3247772A JP24777291A JPH0591097A JP H0591097 A JPH0591097 A JP H0591097A JP 3247772 A JP3247772 A JP 3247772A JP 24777291 A JP24777291 A JP 24777291A JP H0591097 A JPH0591097 A JP H0591097A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はリトライ時のビットクロ
ックの再生条件の変更手段を設けたビットクロック再生
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit clock recovery circuit provided with a means for changing a bit clock recovery condition at the time of retry.
【０００２】[0002]
【従来の技術】デジタルデータの記録にあたって、ＭＦ
Ｍ、（２，７）変調などのセルフクロック変調方式を使
用した場合には、再生時においてはデータストリームの
変化点（マーク長記録の場合は０→１あるいは１→０の
変化点、マーク間記録の場合は０→１の変化点）より、
ビットクロックを再生して、そのビットクロックでデー
タを抜き取る必要がある。このようなビットクロック再
生回路としては、アナログＰＬＬ構成のものとデジタル
ＰＬＬ構成のものがある。2. Description of the Related Art When recording digital data, MF
When a self-clock modulation method such as M, (2,7) modulation is used, the change point of the data stream during reproduction (in the case of mark length recording, the change point of 0 → 1 or 1 → 0 In the case of recording, from 0 → 1 change point),
It is necessary to recover the bit clock and extract the data with the bit clock. As such a bit clock recovery circuit, there are an analog PLL configuration and a digital PLL configuration.
【０００３】図５は従来例のアナログＰＬＬ構成のもの
で、電圧制御発振器１よりビットクロックを得るととも
に、位相比較器２でデータエッッジ（変化点）とそのビ
ットクロックを位相比較してその比較出力電圧をローパ
スフィルタ３を通して電圧制御発振器１に供給すること
によりビットクロックを位相補正する。FIG. 5 shows a conventional analog PLL configuration, in which a bit clock is obtained from the voltage controlled oscillator 1 and the phase edge of the data edge (change point) is compared with that of the bit clock by the phase comparator 2 to output the comparison output voltage. Is supplied to the voltage controlled oscillator 1 through the low pass filter 3 to correct the phase of the bit clock.
【０００４】このアナログＰＬＬ構成のものは、電圧制
御発振器１の自走周波数が温度、湿度、経時変化などに
対して不安定で、ＰＬＬのロックがはずれやすいという
欠点がある。また、速度を変えて再生する場合には電圧
制御発振器１の自走周波数をその速度に正確に合わせる
必要があるが、これは事実上不可能である。しかし、ア
ナログＰＬＬ構成のものは、ビットクロックの位相がデ
ータエッジの平均の位相に対して応答するという長所が
ある。This analog PLL configuration has a drawback that the free-running frequency of the voltage controlled oscillator 1 is unstable with respect to temperature, humidity, aging, etc., and the PLL is easily unlocked. Further, when reproducing at a different speed, the free-running frequency of the voltage controlled oscillator 1 needs to be accurately adjusted to that speed, which is practically impossible. However, the analog PLL configuration has an advantage that the phase of the bit clock responds to the average phase of the data edges.
【０００５】一般にデジタルＰＬＬ構成のものはこの点
に問題があり、データ変化点にピークシフトなどによる
細かなジッタがあっても過敏に応答し過ぎてビットクロ
ックにジッタを生じさせてしまったり、極端に短いある
いは長い周期のビットクロックが発生したりする不都合
があった。In general, a digital PLL structure has a problem in this respect. Even if there is a small jitter due to a peak shift or the like at a data change point, it excessively responds too much and causes a jitter in a bit clock, or an extreme. There is a disadvantage that a bit clock with a short or long cycle is generated.
【０００６】特公平３−３０３３８号公報では、図６に
示すように、ロードタイプの例えば４ビットカウンタ５
とＲＯＭ６を用いることによって、この問題を解決して
いる。この回路によれば、従来のようにデータ変化点の
ところで一義的にある定数をカウンタ５にロードするの
ではなく、その時のカウンタ５の出力状態で決まる数を
ＲＯＭ６から読み出し、カウンタ５にロードするように
しているので、データ変化点のジッタに対するビットク
ロックの応答の特性を任意に決めることができ、例えば
バックラッシュをもたせてデータ変化点のピークシフト
などによる細かなジッタによるビットクロックのジッタ
を防止したり、フライホイール効果をつけてアナログＰ
ＬＬ構成のものと同じような応答特性を得ることができ
る。In Japanese Examined Patent Publication No. 3-30338, as shown in FIG. 6, for example, a load type 4-bit counter 5 is used.
This problem is solved by using the ROM 6 and the ROM 6. According to this circuit, a constant that is unique at the data change point is not loaded into the counter 5 as in the conventional case, but a number determined by the output state of the counter 5 at that time is read from the ROM 6 and loaded into the counter 5. As a result, the characteristics of the bit clock response to the jitter at the data transition point can be arbitrarily determined, and for example, backlash is prevented to prevent bit clock jitter due to small jitter due to peak shift at the data transition point. Or analog P with a flywheel effect
A response characteristic similar to that of the LL configuration can be obtained.
【０００７】[0007]
【発明が解決しようとする課題】光ディスクや、磁気デ
ィスク、または光カードなどの記録媒体のデータ記録再
生装置でデータの再生を行う場合、データの読み取りに
失敗した時は、リトライが実行されるのが一般的であ
る。しかし、全く同じ再生方法でリトライを繰り返すこ
とは偶然読み出せることを期待することになるので余り
有効ではない。When data is reproduced by a data recording / reproducing apparatus for a recording medium such as an optical disk, a magnetic disk, or an optical card, a retry is executed when the reading of the data fails. Is common. However, repeating the retry with the exact same reproduction method is not so effective because it expects to be read accidentally.
【０００８】このような場合、データの再生条件を変化
させてリトライを行うのが有効であることは明かであ
る。上記のような記録媒体のデータ記録再生装置におい
ては、その読み取りが失敗する原因の一つとして、記録
媒体上のゴミ、汚れ、あるいは欠陥などにより、再生信
号が乱れ、ビットクロックがはずれてしまい、エラー数
が増え、エラー訂正が不可能になることが挙げられる。
しかし従来例ではこのようなリトライ時のデータの再生
の場合に有効に対応できるものでなかった。In such a case, it is obvious that it is effective to change the data reproduction condition and perform the retry. In the data recording / reproducing apparatus for a recording medium as described above, as one of the causes for the failure of reading, the reproduction signal is disturbed due to dust, stains, or defects on the recording medium, and the bit clock slips, The number of errors increases and error correction becomes impossible.
However, the conventional example cannot effectively cope with such data reproduction at the time of retry.
【０００９】本発明は上述した点に鑑みてなされたもの
でデジタルＰＬＬ構成のものを使用し、リトライ時など
におけるデータの再生の場合に有効で、かつ簡単な構成
で実現できるビットクロック再生回路を提供することを
目的とする。The present invention has been made in view of the above points, and is a bit clock recovery circuit which is effective in the case of data recovery at the time of retry and can be realized with a simple structure by using a digital PLL structure. The purpose is to provide.
【００１０】[0010]
【課題を解決するための手段および作用】上記問題点を
解決するために本発明では、２値化信号のエッジを検出
するためのエッジ検出手段と、このエッジ検出手段から
出力されるエッジ検出パルスをロード信号として初期値
が設定されると共に、所定の周波数のクロックをカウン
トし、このカウント結果に基づいてビットクロックを発
生するカウンタと、このカウンタの出力値に応じて、こ
のカウンタの初期値を供給する変換テーブルとから構成
されるビットクロック生成回路であって、複数の変換テ
ーブルから、一つの変換テーブルを選択する変換テーブ
ル選択手段を有するように構成する。In order to solve the above problems, the present invention proposes an edge detecting means for detecting an edge of a binarized signal, and an edge detecting pulse output from the edge detecting means. The initial value is set as a load signal, the clock of a predetermined frequency is counted, and the initial value of this counter is set according to the output value of this counter and the counter that generates the bit clock based on the count result. It is a bit clock generation circuit composed of a conversion table to be supplied, and is configured to have a conversion table selection means for selecting one conversion table from a plurality of conversion tables.
【００１１】このような構成にすることによって、デー
タリードのリトライ時などのビットクロックの再生条件
を簡単な構成で変更でき、この変更によりデータの再生
に対して有効なビットクロック再生回路を実現できる。With such a configuration, it is possible to change the reproduction condition of the bit clock at the time of data read retry with a simple structure, and by this change, it is possible to realize a bit clock reproduction circuit effective for the reproduction of data. ..
【００１２】[0012]
【実施例】以下、図面を参照して本発明の実施例を具体
的に説明する。図１及び図２は本発明の第１実施例に係
り、図１は第１実施例のビットクロック再生回路を示
し、図２はＲＯＭに記憶されているデータ内容を示すも
のである。以下の説明では記録方式としてマーク間記録
方式を用いるとする。すなわち、データストリームの変
化点は０→１のところであるとする。Embodiments of the present invention will be specifically described below with reference to the drawings. 1 and 2 relate to a first embodiment of the present invention, FIG. 1 shows a bit clock recovery circuit of the first embodiment, and FIG. 2 shows data contents stored in a ROM. In the following description, the inter-mark recording method will be used as the recording method. That is, it is assumed that the change point of the data stream is 0 → 1.
【００１３】図示しない記録媒体から記録された情報
（データ）の再生及びデータの記録を行うための光学ヘ
ッドなどの情報記録再生ヘッドから出力され、波形整形
などされた２値化信号は第１実施例のビットクロック再
生回路１０を形成する第１のＤフリップフロップ１１の
データ入力端に印加され、この第１のＤフリップフロッ
プ１１の出力は第２のＤフリップフロップ１２のデータ
入力端に印加される。これら２つのＤフリップフロップ
１１、１２のデータ入力端に印加された信号はクロック
入力端に印加される一定周波数の高周波クロックの立ち
上がりでラッチされ、出力端から出力される。A binarized signal which is output from an information recording / reproducing head such as an optical head for reproducing information (data) recorded from a recording medium (not shown) and recording data and which has been subjected to waveform shaping and the like is used in the first embodiment. It is applied to the data input of a first D flip-flop 11 forming the example bit clock recovery circuit 10, the output of this first D flip-flop 11 is applied to the data input of a second D flip-flop 12. It The signals applied to the data input terminals of these two D flip-flops 11 and 12 are latched at the rising edge of a high-frequency clock of a constant frequency applied to the clock input terminal, and output from the output terminals.
【００１４】これら２つのＤフリップフロップ１１、１
２の出力はイクスクルーシブオアゲート（ＥＸゲートと
記す）１３を介して２値化信号のエッジを検出した検出
パルスが生成され、カウンタ１４のロード端子に印加さ
れる。このカウンタ１４のクロック入力端には上記高周
波クロックが印加される。また、このカウンタ１４の出
力端は、再生条件を変更可能にする例えば２つの変換テ
ーブルを形成するＲＯＭ（リードオンリメモリ）１５の
アドレス（入力）端子に接続され、このＲＯＭ１５のデ
ータ出力端はこのカウンタ１４のプリセット端（ロード
入力端）に接続されており、カウンタ１４の計数出力で
ＲＯＭ１５に記憶されているデータを読み出すと共に、
読み出されたデータはカウンタ１４のプリセット端に印
加され、ロード信号により初期値として設定されるよう
になっている。These two D flip-flops 11, 1
The output of 2 is generated via an exclusive OR gate (referred to as EX gate) 13 to generate a detection pulse for detecting the edge of the binarized signal and applied to the load terminal of the counter 14. The high frequency clock is applied to the clock input terminal of the counter 14. The output terminal of the counter 14 is connected to an address (input) terminal of a ROM (Read Only Memory) 15 that forms, for example, two conversion tables that can change the reproduction condition, and the data output terminal of the ROM 15 is It is connected to the preset end (load input end) of the counter 14 and reads the data stored in the ROM 15 with the count output of the counter 14 and
The read data is applied to the preset end of the counter 14 and set as an initial value by the load signal.
【００１５】また、上記２値化信号は２値化信号正規化
回路１６に入力され、この２値化信号正規化回路１６の
クロック入力端には上記高周波クロックが印加される。
この２値化信号正規化回路１６は２値化信号の立上がり
エッジで“１”となり、ビットクロック信号の立ち下が
りエッジで“０”となる信号を生成するものである。こ
の２値化信号正規化回路１６の出力は第３のＤフリップ
フロップ１７のデータ入力端に印加され、この第３のＤ
フリップフロップ１７のクロック入力端にはカウンタ１
４の最上位出力がクロックとして印加され、その立ち上
がりでデータ入力端に印加されたデータを抜き取り、出
力端からデータ抜き取り出力を出す。The binarized signal is input to the binarized signal normalization circuit 16, and the high frequency clock is applied to the clock input terminal of the binarized signal normalization circuit 16.
The binarized signal normalization circuit 16 generates a signal which becomes "1" at the rising edge of the binarized signal and becomes "0" at the falling edge of the bit clock signal. The output of the binarized signal normalization circuit 16 is applied to the data input terminal of the third D flip-flop 17, and this third D flip-flop 17 is applied.
A counter 1 is provided at the clock input terminal of the flip-flop 17.
The highest level output of 4 is applied as a clock, the data applied to the data input terminal is sampled at the rising edge thereof, and the data sampling output is output from the output terminal.
【００１６】上記ＲＯＭ１５の最上位アドレス端子には
切換信号が印加されるようにしてあり、この切換信号に
よってＲＯＭ１５に記憶された情報を切り換えられるよ
うにしてある。この実施例では高周波クロックは、得よ
うとするビットクロックの１６倍の周波数の場合で、従
ってカウンタ１４は４ビット、１６進のものが用いてあ
る。A switching signal is applied to the uppermost address terminal of the ROM 15, and the information stored in the ROM 15 can be switched by the switching signal. In this embodiment, the high frequency clock has a frequency 16 times as high as that of the bit clock to be obtained. Therefore, the counter 14 is a 4-bit hexadecimal clock.
【００１７】上記ＲＯＭ１５には２値化信号のジッタに
対するビットクロックの応答特性を示すデータが記録さ
れる。このＲＯＭ１５の内容の例として、２通りあげら
れている。これを図２（ａ）及び図２（ｂ）に示す。図
２（ａ）は２値化信号の位相シフトが±３クロック周期
以上である場合には、ビットクロックの位相が２値化信
号の位相シフトとおなじ方向にそれより２だけ少ない分
シフトされる。つまり、所定の±２クロック周期のバッ
クラッシュがもたせられて、ビットクロックが２値化信
号のジッタに過敏に追従することを防止できる。Data indicating the response characteristic of the bit clock with respect to the jitter of the binarized signal is recorded in the ROM 15. There are two examples of the contents of the ROM 15. This is shown in FIGS. 2 (a) and 2 (b). In FIG. 2A, when the phase shift of the binarized signal is ± 3 clock cycles or more, the phase of the bit clock is shifted by 2 smaller than the phase shift of the binarized signal. .. That is, it is possible to prevent backlash of a predetermined ± 2 clock cycle from being caused and the bit clock to follow the jitter of the binarized signal irritably.
【００１８】一方、図２（ｂ）は２値化信号の位相シフ
トが±２クロック周期以下である場合には、ビットクロ
ックの位相はこれに対し追従せず、±２クロック周期を
越える場合には、ビットクロックの位相をこれに追従さ
せると共に、２値化信号の正方向の位相シフトが４クロ
ック周期を越える場合には、ビットクロックの位相をこ
れに対して追従させないようにしてビットクロックのジ
ッタを防止すると共に、正方向の周期の変動を制限する
ことができる。On the other hand, FIG. 2B shows that when the phase shift of the binarized signal is within ± 2 clock cycles or less, the phase of the bit clock does not follow it and exceeds ± 2 clock cycles. Makes the phase of the bit clock follow the phase of the bit clock, and when the phase shift of the binarized signal in the positive direction exceeds four clock cycles, the phase of the bit clock is not made to follow it. It is possible to prevent the jitter and limit the fluctuation of the cycle in the positive direction.
【００１９】すなわち、このＲＯＭ１５の記憶内容は２
値化信号の位相シフトに対する再生ビットクロックの位
相シフトの制御方法を２通りに変えることができること
になる。本実施例では図１に示すＲＯＭ１５はアドレス
が５ビットのものを使用している。カウンタ１４の出力
Ｑ０〜Ｑ３はＲＯＭ１５のアドレス端子Ａ０〜Ａ３に与
えられる。また、このビットクロック再生回路１０を制
御するコントローラ（図示せず）からの切換信号がアド
レス端子Ａ４に与えられる。すなわち、このＲＯＭ１５
はそれぞれが４ビットの計３２ワードで２通りの変換テ
ーブルデータが書き込んである。That is, the content stored in the ROM 15 is 2
The control method of the phase shift of the reproduced bit clock with respect to the phase shift of the binarized signal can be changed in two ways. In this embodiment, the ROM 15 shown in FIG. 1 has an address of 5 bits. The outputs Q0 to Q3 of the counter 14 are given to the address terminals A0 to A3 of the ROM 15. A switching signal from a controller (not shown) that controls the bit clock recovery circuit 10 is applied to the address terminal A4. That is, this ROM 15
Is a total of 32 words of 4 bits each, and two types of conversion table data are written.
【００２０】これら２通りのデータ内容は切換信号によ
って切換られるようになっている。つまり、通常のデー
タ読み出し時においては切換信号を例えば“０”にセッ
トし、ＲＯＭ１５から下位１６ワードのデータが読み出
される状態に設定し、データ読み出しが失敗してリトラ
イを行う場合には切換信号を“１”に切り換え、ＲＯＭ
１５から上位１６ワードのデータが読み出される状態に
切り換えられるようになっている。このように構成され
た第１実施例の動作を以下に説明する。These two types of data contents are switched by a switching signal. That is, the switching signal is set to, for example, "0" during normal data reading, and the lower 16 words of data are set to be read from the ROM 15, and the switching signal is set when data reading fails and retry is performed. Switch to "1", ROM
The data can be switched to a state in which the upper 16 words of data can be read from 15. The operation of the first embodiment configured as described above will be described below.
【００２１】まず、通常のデータ読み出し時においては
図示しないコントローラは“０”の切換信号を出力する
ように設定される。従って、この場合はカウンタ１４の
出力Ｑ０〜Ｑ３に応じて、ＲＯＭ１５の下位１６ワード
のデータが読み出されて、カウンタ１４は２値化信号の
立ち上がりエッジ毎にこのデータをロードする状態に保
持される。First, during normal data reading, a controller (not shown) is set to output a switching signal of "0". Therefore, in this case, the lower 16 words of data in the ROM 15 are read according to the outputs Q0 to Q3 of the counter 14, and the counter 14 is held in a state of loading this data at each rising edge of the binarized signal. It
【００２２】この状態においてＤフリップフロップ１
１，１２及びＥＸゲート１３によって２値化信号の立ち
上がり時に高周波クロックの１周期分のパルスが生成さ
れる。カウンタ１４はロードタイプのもので、ＥＸゲー
ト１３を経たパルスがロードパルスとしてカウンタ１４
のロード端子に与えられる。このカウンタ１４はロード
パルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に与え
られるデータがロードされ、出力端Ｑ０〜Ｑ３から出力
される。そして、出力Ｑ３はビットクロック信号として
第３のＤフリップフロップ１７に出力される。In this state, the D flip-flop 1
1, 12 and the EX gate 13 generate a pulse for one cycle of the high frequency clock at the rising edge of the binarized signal. The counter 14 is a load type, and the pulse passing through the EX gate 13 is used as a load pulse.
Given to the load terminal of. The counter 14 is loaded with the data supplied to the load input terminals D0 to D3 at the negative edge of the load pulse and is output from the output terminals Q0 to Q3. Then, the output Q3 is output to the third D flip-flop 17 as a bit clock signal.
【００２３】また、２値化信号及び高周波クロックは２
値化信号正規化回路１６に入力され、２値化信号の立上
がりエッジで“１”となり、ビットクロック信号の立ち
下がりエッジで“０”となる信号が生成され、この出力
信号は第３のＤフリップフロップ１７に出力され、ビッ
トクロック信号でサンプリングされ、この第３のＤフリ
ップフロップ１７からデータ抜き取り出力が出されるこ
とになる。この出力は図示しないデータ復調回路のエラ
ー訂正回路に入力され、エラー訂正処理が行われる。こ
のエラー訂正処理を行っても、エラー訂正できない場合
には、その情報（エラー訂正不能など）が図示しないコ
ントローラに転送される。The binarized signal and the high frequency clock are 2
A signal that is input to the binarized signal normalization circuit 16 and becomes "1" at the rising edge of the binarized signal and becomes "0" at the falling edge of the bit clock signal is generated, and this output signal is the third D The data is output to the flip-flop 17, sampled by the bit clock signal, and the data sampling output is output from the third D flip-flop 17. This output is input to an error correction circuit of a data demodulation circuit (not shown), and error correction processing is performed. If the error cannot be corrected even after performing this error correction processing, the information (error correction impossible or the like) is transferred to a controller (not shown).
【００２４】この場合、コントローラは切換信号を
“１”に切り換え、この信号をＲＯＭ１５に出力する。
従って、ＲＯＭ１５からカウンタ１４にロードされるデ
ータは切り換えられ、通常の再生状態（条件）とは異な
った再生状態で再生を行うことになる。このため、再生
状態を切り換えない場合よりも有効にデータの再生を行
うことができる。また、簡単な構成で実現できる。例え
ば従来例の特公平３−３０３３８号公報ではＲＯＭはア
ドレスが４ビットのものを１個だけ使用し、再生に失敗
してリトライを行う場合にも再生条件を変更できないの
に対し、この実施例では変更できるので、再生機能を向
上できる。In this case, the controller switches the switching signal to "1" and outputs this signal to the ROM 15.
Therefore, the data loaded from the ROM 15 to the counter 14 is switched, and reproduction is performed in a reproduction state different from the normal reproduction state (condition). Therefore, the data can be reproduced more effectively than when the reproduction state is not switched. Also, it can be realized with a simple configuration. For example, in Japanese Patent Publication No. 3-30338 of the conventional example, only one ROM having an address of 4 bits is used, and the reproduction condition cannot be changed even when the reproduction fails and the retry is performed. Can be changed, so the playback function can be improved.
【００２５】図３は本発明の第２実施例のビットクロッ
ク再生回路２０を示す。この第２実施例は、上記第１実
施例において、ＲＯＭ１５の代わりに第１ＲＯＭ２１Ａ
及び第２ＲＯＭ２１Ｂの２つが用いてあり、これらＲＯ
Ｍ２１Ａ及び２１Ｂの出力端はマルチプレクサ２２を介
してカウンタ１４のプリセット端子に接続されている。
このマルチプレクサ２２は切換信号によって一方のＲＯ
Ｍ２１Ａ（又は２１Ｂ）の出力（この場合Ｄ０〜Ｄ３）
から他方のＲＯＭ２１Ｂ（又は２１Ａ）の出力を切り換
えてカウンタ１４に印加できるようにしてある。この実
施例におけるＲＯＭ２１Ａ及び２１Ｂはアドレスが４ビ
ットであり、それぞれ１６ワードの情報を記憶できる容
量を有し、例えば図２の（ａ）及び（ｂ）のデータがそ
れぞれ書き込まれているものである。その他の構成は図
１に示すものと全く同じであり、同符号でしめす。FIG. 3 shows a bit clock recovery circuit 20 according to the second embodiment of the present invention. In the second embodiment, the first ROM 21A is used instead of the ROM 15 in the first embodiment.
And the second ROM 21B are used.
The output terminals of M21A and 21B are connected to the preset terminal of the counter 14 via the multiplexer 22.
This multiplexer 22 receives one of the RO signals according to the switching signal.
Output of M21A (or 21B) (D0 to D3 in this case)
To the output of the other ROM 21B (or 21A) can be applied to the counter 14. Each of the ROMs 21A and 21B in this embodiment has an address of 4 bits and has a capacity capable of storing 16 words of information. For example, the data of (a) and (b) of FIG. 2 are respectively written therein. .. Other configurations are exactly the same as those shown in FIG. 1, and are denoted by the same reference numerals.
【００２６】この実施例では２値化信号の位相シフトに
対する再生ビットクロックの位相シフトの制御方法を変
えることを、２系統のＲＯＭ２１Ａ、２１Ｂと、更にそ
の出力を選択して、カウンタ１４出力するためのマルチ
プレクサ２２とを設けることにより実現している。すな
わち、このビットクロック再生回路２０を制御するコン
トローラ（図示せず）からの切換信号はマルチプレクサ
２２の選択端子に与えられる。In this embodiment, the method of controlling the phase shift of the reproduced bit clock with respect to the phase shift of the binarized signal is changed so that the two systems of ROMs 21A and 21B and their outputs are selected and the counter 14 outputs them. It is realized by providing the multiplexer 22 of. That is, the switching signal from the controller (not shown) that controls the bit clock recovery circuit 20 is applied to the selection terminal of the multiplexer 22.
【００２７】まず、通常のデータ読み出し時においては
切換信号を例えば“０”にセットし、ＲＯＭ２１Ａの出
力をカウンタ１４に対して出力するようにしておく。従
って、この場合はカウンタ１４の出力Ｑ０〜Ｑ３に応じ
て、ＲＯＭ２１ＡのＤ０〜Ｄ３が、カウンタ１４にロー
ドされることになる。また、データの読み出しが失敗し
た場合には切換信号を“１”にセットし、今度はＲＯＭ
２１Ｂの出力をカウンタ１４に対して出力するようにし
た状態でリトライを行うようになっている。従って、こ
の場合はカウンタ１４の出力Ｑ０〜Ｑ３に応じて、ＲＯ
Ｍ２１ＢのＤ０〜Ｄ３が、カウンタ１４にロードされる
ことになる。First, during normal data reading, the switching signal is set to "0", for example, and the output of the ROM 21A is output to the counter 14. Therefore, in this case, D0 to D3 of the ROM 21A are loaded into the counter 14 according to the outputs Q0 to Q3 of the counter 14. If the data reading fails, the switching signal is set to "1" and this time the ROM
The retry is performed while the output of 21B is output to the counter 14. Therefore, in this case, according to the outputs Q0 to Q3 of the counter 14, RO
D0 to D3 of M21B will be loaded into the counter 14.
【００２８】このようにすることによって、簡単な構成
でビットクロック再生の特性を変えることが可能とな
り、第１実施例と同様の効果を有することになる。By doing so, it becomes possible to change the characteristics of the bit clock reproduction with a simple structure, and the same effect as the first embodiment can be obtained.
【００２９】図４は本発明の第３実施例のビットクロッ
ク再生回路３０の構成を示すものである。３１，３２は
Ｄフリップフロップであり、３３はＥＸゲート、３４は
カウンタ、３５はアドレスが４ビットのＲＡＭである。
また、３６は２値化信号正規化回路、３７はＤフリップ
フロップである。また、３８はＲＡＭ３５にデータを書
き込むときにはコントローラ（図示せず）からのアドレ
スをＲＡＭ３５に与え、通常はカウンタ３４の出力をＲ
ＡＭ３５のアドレスとして与えるように、切換信号によ
って出力が切り替えられるマルチプレクサである。FIG. 4 shows the configuration of the bit clock recovery circuit 30 of the third embodiment of the present invention. Reference numerals 31 and 32 are D flip-flops, 33 is an EX gate, 34 is a counter, and 35 is a RAM having an address of 4 bits.
Reference numeral 36 is a binarized signal normalizing circuit, and 37 is a D flip-flop. When writing data to the RAM 35, 38 gives an address from a controller (not shown) to the RAM 35, and normally outputs the output of the counter 34 to R
It is a multiplexer whose output is switched by a switching signal so as to be given as an address of the AM 35.
【００３０】Ｄフリップフロップ３１，３２及びＥＸゲ
ート３３、カウンタ３４、２値化信号正規化回路３６、
Ｄフリップフロップ３７の機能は第１実施例と全く同じ
である。この実施例では２値化信号の位相シフトに対す
る再生ビットクロックの位相シフトの制御方法を変える
ことを、ＲＯＭ１５の代りにＲＡＭ（ランダムアクセス
メモリ）３５を設け、固定のデータを記憶するＲＯＭに
書いていたビットクロックの応答特性を示すデータをこ
のＲＡＭ３５に必要に応じてコントローラによって、書
換え可能のように構成することによって実現している。
すなわち、まず通常のデータ読み出し時の前には例えば
図２（ａ）に示す応答特性データをＲＡＭ３５に書き込
んでおき、通常のデータリードを行う。そして、データ
の読み出しが失敗した場合には、例えば図２（ｂ）に示
す応答特性データをＲＡＭ３５に書き込んで、データリ
ードのリトライを行う。D flip-flops 31, 32 and EX gate 33, counter 34, binarized signal normalization circuit 36,
The function of the D flip-flop 37 is exactly the same as that of the first embodiment. In this embodiment, changing the control method of the phase shift of the reproduction bit clock with respect to the phase shift of the binarized signal is written in a ROM (random access memory) 35 in place of the ROM 15 and storing fixed data. The data indicating the response characteristic of the bit clock is realized by rewriting the data in the RAM 35 by the controller as required.
That is, first, before the normal data read, for example, the response characteristic data shown in FIG. 2A is written in the RAM 35, and the normal data read is performed. When the data reading fails, the response characteristic data shown in FIG. 2B, for example, is written in the RAM 35, and the data reading is retried.
【００３１】このようにすることによって、簡単な構成
でビットクロック再生特性を変えることが可能となり、
第１実施例と同様な作用効果を有する。なお、例えば第
１実施例ではＲＯＭ１５に２つの変換テーブルを書き込
んで、リトライ時には他方の変換テーブルに変更するよ
うにしているが、これに限定されるものでなく、３つ以
上の変換テーブルをもうけ、必要などに応じて選択でき
るようにしても良い。また、リトライを複数回行う場合
に、順次変換テーブルを変えるようにしても良い。ま
た、上述したものを部分的に組み合わせても良い。By doing so, it becomes possible to change the bit clock reproduction characteristic with a simple structure.
It has the same effects as those of the first embodiment. In the first embodiment, for example, two conversion tables are written in the ROM 15 and changed to the other conversion table at the time of retry, but the present invention is not limited to this, and three or more conversion tables may be provided. Alternatively, the selection may be made as necessary. Further, when the retries are performed a plurality of times, the conversion table may be changed sequentially. Moreover, you may partially combine the above-mentioned thing.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、複
数の変換テーブルを選択可能に構成したので、データリ
ードのリトライ時などのビットクロックの再生条件の変
更が簡単な構成で実現でき、従ってデータ再生機能を向
上できるビットクロック再生回路を実現できる。As described above, according to the present invention, since a plurality of conversion tables can be selected, it is possible to change the bit clock reproduction condition at the time of data read retry with a simple structure. Therefore, it is possible to realize a bit clock recovery circuit capable of improving the data recovery function.
【図１】本発明の第１実施例のビットクロック再生回路
の構成図。FIG. 1 is a configuration diagram of a bit clock recovery circuit according to a first embodiment of the present invention.
【図２】第１実施例におけるＲＯＭに記憶されたデータ
の内容を示す説明図。FIG. 2 is an explanatory diagram showing contents of data stored in a ROM in the first embodiment.
【図３】本発明の第２実施例のビットクロック再生回路
の構成図。FIG. 3 is a configuration diagram of a bit clock recovery circuit according to a second embodiment of the present invention.
【図４】本発明の第３実施例のビットクロック再生回路
の構成図。FIG. 4 is a configuration diagram of a bit clock recovery circuit according to a third embodiment of the present invention.
【図５】アナログ式の従来例のブロック図。FIG. 5 is a block diagram of an analog conventional example.
【図６】デジタル式の従来例のブロック図。FIG. 6 is a block diagram of a digital conventional example.
１０…ビットクロック再生回路 １１…フリップフロップ １２…フリップフロップ １３…ＥＸゲート １４…カウンタ １５…ＲＯＭ １６…２値化信号正規化回路 １７…フリップフロップ 10 ... Bit clock recovery circuit 11 ... Flip-flop 12 ... Flip-flop 13 ... EX gate 14 ... Counter 15 ... ROM 16 ... Binary signal normalization circuit 17 ... Flip-flop
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年１１月２日[Submission date] November 2, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】これら２つのＤフリップフロップ１１、１
２の出力はアンドゲート（ＡＮＤゲートと記す）１３を
介して２値化信号のエッジを検出した検出パルスが生成
され、カウンタ１４のロード端子に印加される。このカ
ウンタ１４のクロック入力端には上記高周波クロックが
印加される。また、このカウンタ１４の出力端は、再生
条件を変更可能にする例えば２つの変換テーブルを形成
するＲＯＭ（リードオンリメモリ）１５のアドレス（入
力）端子に接続され、このＲＯＭ１５のデータ出力端は
このカウンタ１４のプリセット端（ロード入力端）に接
続されており、カウンタ１４の計数出力でＲＯＭ１５に
記憶されているデータを読み出すと共に、読み出された
データはカウンタ１４のプリセット端に印加され、ロー
ド信号により初期値として設定されるようになってい
る。These two D flip-flops 11, 1
An output of 2 is generated through an AND gate ( hereinafter referred to as an AND gate) 13 to generate a detection pulse for detecting the edge of the binarized signal and applied to the load terminal of the counter 14. The high frequency clock is applied to the clock input terminal of the counter 14. The output terminal of the counter 14 is connected to an address (input) terminal of a ROM (Read Only Memory) 15 that forms, for example, two conversion tables that can change the reproduction condition, and the data output terminal of the ROM 15 is It is connected to the preset end (load input end) of the counter 14 and reads the data stored in the ROM 15 with the count output of the counter 14, and the read data is applied to the preset end of the counter 14 to load the load signal. Is set as an initial value.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Name of item to be corrected] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２２】この状態においてＤフリップフロップ１
１，１２及びＡＮＤゲート１３によって２値化信号の立
ち上がり時に高周波クロックの１周期分のパルスが生成
される。カウンタ１４はロードタイプのもので、ＡＮＤ
ゲート１３を経たパルスがロードパルスとしてカウンタ
１４のロード端子に与えられる。このカウンタ１４はロ
ードパルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に
与えられるデータがロードされ、出力端Ｑ０〜Ｑ３から
出力される。そして、出力Ｑ３はビットクロック信号と
して第３のＤフリップフロップ１７に出力される。In this state, the D flip-flop 1
1, 12 and the AND gate 13 generate a pulse for one cycle of the high frequency clock at the rising edge of the binarized signal. The counter 14 is a load type, AND
The pulse passing through the gate 13 is given to the load terminal of the counter 14 as a load pulse. The counter 14 is loaded with the data supplied to the load input terminals D0 to D3 at the negative edge of the load pulse and is output from the output terminals Q0 to Q3. Then, the output Q3 is output to the third D flip-flop 17 as a bit clock signal.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Name of item to be corrected] 0029
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２９】図４は本発明の第３実施例のビットクロッ
ク再生回路３０の構成を示すものである。３１，３２は
Ｄフリップフロップであり、３３はＡＮＤゲート、３４
はカウンタ、３５はアドレスが４ビットのＲＡＭであ
る。また、３６は２値化信号正規化回路、３７はＤフリ
ップフロップである。また、３８はＲＡＭ３５にデータ
を書き込むときにはコントローラ（図示せず）からのア
ドレスをＲＡＭ３５に与え、通常はカウンタ３４の出力
をＲＡＭ３５のアドレスとして与えるように、切換信号
によって出力が切り替えられるマルチプレクサである。FIG. 4 shows the configuration of the bit clock recovery circuit 30 of the third embodiment of the present invention. 31 and 32 are D flip-flops, 33 is an AND gate, 34
Is a counter, and 35 is a RAM having an address of 4 bits. Reference numeral 36 is a binarized signal normalizing circuit, and 37 is a D flip-flop. Further, 38 is a multiplexer whose output is switched by a switching signal so that an address from a controller (not shown) is given to the RAM 35 when writing data to the RAM 35, and normally the output of the counter 34 is given as the address of the RAM 35.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３０[Name of item to be corrected] 0030
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３０】Ｄフリップフロップ３１及び３２、ＡＮＤ
ゲート３３、カウンタ３４、２値化信号正規化回路３
６、Ｄフリップフロップ３７の機能は第１実施例と全く
同じである。この実施例では２値化信号の位相シフトに
対する再生ビットクロックの位相シフトの制御方法を変
えることを、ＲＯＭ１５の代りにＲＡＭ（ランダムアク
セスメモリ）３５を設け、固定のデータを記憶するＲＯ
Ｍに書いていたビットクロックの応答特性を示すデータ
をこのＲＡＭ３５に必要に応じてコントローラによっ
て、書換え可能のように構成することによって実現して
いる。すなわち、まず通常のデータ読み出し時の前には
例えば図２（ａ）に示す応答特性データをＲＡＭ３５に
書き込んでおき、通常のデータリードを行う。そして、
データの読み出しが失敗した場合には、例えば図２
（ｂ）に示す応答特性データをＲＡＭ３５に書き込ん
で、データリードのリトライを行う。D flip-flops 31 and 32, AND
Gate 33, counter 34, binarized signal normalization circuit 3
6. The function of the D flip-flop 37 is exactly the same as that of the first embodiment. In this embodiment, the method of controlling the phase shift of the reproduced bit clock with respect to the phase shift of the binarized signal is changed. A RAM (random access memory) 35 is provided in place of the ROM 15 to store fixed data.
The data indicating the response characteristic of the bit clock written in M is realized by rewriting the data in the RAM 35 by the controller as necessary. That is, first, before the normal data read, for example, the response characteristic data shown in FIG. 2A is written in the RAM 35, and the normal data read is performed. And
If the data reading fails, for example, as shown in FIG.
The response characteristic data shown in (b) is written in the RAM 35, and data read is retried.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３２[Name of item to be corrected] 0032
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、複
数の変換テーブルを選択可能に構成したので、データリ
ードのリトライ時などのビットクロックの再生条件の変
更が簡単な構成で実現でき、従ってデータ再生機能を向
上できるビットクロック再生回路を実現できる。As described above, according to the present invention, since a plurality of conversion tables can be selected, it is possible to change the bit clock reproduction condition at the time of data read retry with a simple structure. Therefore, it is possible to realize a bit clock recovery circuit capable of improving the data recovery function.
【手続補正６】[Procedure Amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １０…ビットクロック再生回路 １１…フリップフロップ １２…フリップフロップ １３…ＡＮＤゲート １４…カウンタ １５…ＲＯＭ １６…２値化信号正規化回路 １７…フリップフロップ[Description of Reference Numerals] 10 ... bit clock reproducing circuit 11 ... flip-flop 12 ... flip-flop 13 ... A ND Gate 14 ... Counter 15 ... ROM 16 ... 2 binary signal normalization circuit 17 ... flip-flop
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】 [Figure 3]
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図４[Name of item to be corrected] Fig. 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４】 [Figure 4]
Claims (4)
ッジ検出手段と、このエッジ検出手段から出力されるエ
ッジ検出パルスをロード信号として初期値が設定される
と共に、所定の周波数を有するクロックをカウントし、
このカウント結果に基づいてビットクロックを発生する
カウンタと、このカウンタの出力値に応じて、このカウ
ンタの初期値を供給する変換テーブルとから構成される
ビットクロック再生回路であって、 複数の変換テーブルから、一つの変換テーブルを選択す
る変換テーブル選択手段を有することを特徴とするビッ
トクロック再生回路。1. A clock having a predetermined frequency and an edge detection means for detecting an edge of a binarized signal, an edge detection pulse output from the edge detection means being used as a load signal to set an initial value, and a predetermined frequency. Count
A bit clock regeneration circuit comprising a counter that generates a bit clock based on the count result and a conversion table that supplies an initial value of the counter according to the output value of the counter, and a plurality of conversion tables. To a conversion table selecting means for selecting one conversion table from the above.
ンタのビット数よりも多いアドレス入力端子と、前記カ
ウンタのビット数と同じデータ出力端子で構成されるＲ
ＯＭを含み、前記変換テーブルの選択はアドレス入力端
子の少なくても１本を用いることを特徴とした請求項１
記載のビットクロック再生回路。2. The conversion table selection means is composed of an address input terminal having more bits than the counter and a data output terminal having the same number of bits as the counter.
An OM is included, and at least one address input terminal is used to select the conversion table.
Bit clock recovery circuit described.
も、複数のＲＯＭと、この複数のＲＯＭの出力を選択
し、前記カウンタに初期値を供給するデータ選択回路と
から構成されることを特徴とした請求項１記載のビット
クロック再生回路。3. The conversion table selection means comprises at least a plurality of ROMs and a data selection circuit which selects outputs from the plurality of ROMs and supplies an initial value to the counter. The bit clock recovery circuit according to claim 1.
も、ＲＡＭを含み、このＲＡＭに任意の変換テーブルを
書き込み可能に構成したことを特徴とする請求項１記載
のビットクロック再生回路。4. The bit clock recovery circuit according to claim 1, wherein the conversion table selection means includes at least a RAM, and an arbitrary conversion table can be written in the RAM.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247772A JPH0591097A (en) | 1991-09-26 | 1991-09-26 | Bit clock recovery circuit |
| US07/950,139 US5396109A (en) | 1991-09-26 | 1992-09-24 | Bit clock regenerating circuit and data regenerating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247772A JPH0591097A (en) | 1991-09-26 | 1991-09-26 | Bit clock recovery circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591097A true JPH0591097A (en) | 1993-04-09 |
Family
ID=17168426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247772A Withdrawn JPH0591097A (en) | 1991-09-26 | 1991-09-26 | Bit clock recovery circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591097A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680434B1 (en) * | 1999-09-09 | 2007-02-08 | 마츠시타 덴끼 산교 가부시키가이샤 | Clock extraction device |
-
1991
- 1991-09-26 JP JP3247772A patent/JPH0591097A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680434B1 (en) * | 1999-09-09 | 2007-02-08 | 마츠시타 덴끼 산교 가부시키가이샤 | Clock extraction device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |