JPH0590595A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、蓄積層をチャネルとし
て利用したＭＯＳデバイスに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS device using a storage layer as a channel.
【０００２】[0002]
【従来の技術】従来のＭＯＳ型デバイスとしては、例え
ば、「モダン パワー デバイセス（“MODERN POWER D
EVICES”B.Jayant Baliga著 John Wiley & Sons，In
c．）の第263頁」に記載されているものがある。図２１
は上記のＤＭＯＳ構造の断面図である。図２１におい
て、１はｎ-型ドレイン領域、１１はドレイン電極、２
はｐ型ベース領域、２２はベース領域のコンタクト用の
ｐ+型領域、３はｎ+型ソース領域、３３はソース電極、
４はゲート電極、５はゲート絶縁膜、６は層間絶縁膜、
Ｃはチャネル、Ｌはチャネル長である。なお、ドレイン
領域１とドレイン電極１１はオーミックコンタクトして
いるものとする。図２１のような構造単位が同一半導体
チップの表面上に複数並列に配置されているのが一般的
な縦型ＭＯＳＦＥＴの構造である。2. Description of the Related Art As a conventional MOS device, for example, "Modern Power Devices (" MODERN POWER D
EVICES ”by B. Jayant Baliga John Wiley & Sons, In
c. ), Page 263 ”. Figure 21
FIG. 4 is a cross-sectional view of the above DMOS structure. In FIG. 21, 1 is an n − -type drain region, 11 is a drain electrode, 2
Is a p-type base region, 22 is a p + -type region for contacting the base region, 3 is an n + -type source region, 33 is a source electrode,
4 is a gate electrode, 5 is a gate insulating film, 6 is an interlayer insulating film,
C is the channel and L is the channel length. The drain region 1 and the drain electrode 11 are in ohmic contact. A general vertical MOSFET structure is such that a plurality of structural units as shown in FIG. 21 are arranged in parallel on the surface of the same semiconductor chip.
【０００３】以下、図２１の素子の動作を説明する。The operation of the device shown in FIG. 21 will be described below.
【０００４】上記の構造ではドレイン電極を正の電位
に、ソース電極を接地して使用する。ゲート電極４がソ
ース電極３３と同電位の時は、ソース領域３とドレイン
領域１の間はｐ型ベース領域２の存在によって電気的に
遮断され、電流は流れない。ゲート電極４にしかるべき
正電位を印加すると、ゲート絶縁膜５と接するｐ型ベー
ス領域２の界面に反転層が形成され、これがチャネルＣ
となってソース領域とドレイン領域は電気的に接続され
て主電流が流れる。いわゆる「オン抵抗」と呼ばれる動
作時の素子自身の抵抗は低いほどよい。上記の構造にお
いて、チャネルとなる反転層中を電流が通ることによる
「チャネル抵抗」はオン抵抗の大きな要素のひとつであ
る。チャネル長Ｌを短くすれば、その分チャネル抵抗は
小さくなるし、構造単位のサイズも小さくなって単位面
積当りの電流容量も増大するのであるが、チャネル長Ｌ
は素子耐圧と深く関係しており、むやみに短くすると素
子耐圧が低下してしまう。そのため耐圧やしきい値など
の設定に制約され、チャネル長を短くするには限界があ
る。また、上記の構造においては、寄生デバイスとし
て、(ドレイン領域１)−(ベース領域２)−(ソース領域
３）からなるｎｐｎバイポーラトランジスタが存在し、
急激なドレイン電圧の変化が加わると、この寄生トラン
ジスタが作動して素子が破壊されるという問題がある。In the above structure, the drain electrode is used at a positive potential and the source electrode is grounded. When the gate electrode 4 has the same potential as the source electrode 33, the source region 3 and the drain region 1 are electrically cut off by the existence of the p-type base region 2, and no current flows. When an appropriate positive potential is applied to the gate electrode 4, an inversion layer is formed at the interface between the p-type base region 2 and the gate insulating film 5, which is the channel C.
Then, the source region and the drain region are electrically connected to each other so that the main current flows. The lower the resistance of the element itself during operation, which is so-called "on resistance", is better. In the above structure, the "channel resistance" due to the current passing through the inversion layer serving as the channel is one of the elements having a large on-resistance. If the channel length L is shortened, the channel resistance is reduced accordingly, and the size of the structural unit is also reduced to increase the current capacity per unit area.
Is closely related to the element breakdown voltage, and if it is shortened unnecessarily, the element breakdown voltage will be reduced. Therefore, there are limits to the setting of breakdown voltage and threshold value, and there is a limit to shortening the channel length. Further, in the above structure, there is an npn bipolar transistor composed of (drain region 1)-(base region 2)-(source region 3) as a parasitic device,
When a sudden change in drain voltage is applied, there is a problem that this parasitic transistor operates and the element is destroyed.
【０００５】また、従来のＭＯＳ構造の他の例として
は、特開昭５８−６３１３０号公報に記載されているよ
うな、いわゆるＵＭＯＳ構造がある。図２２は上記のＵ
ＭＯＳ構造の断面図である。図２２において、図２１と
同符号は同じ部分を示す。この素子は、素子表面にＵ字
型の溝を形成し、その中に絶縁ゲートを埋め込むことに
より、チャネルを素子の深さ方向に形成し、構造単位の
密度向上を計ったものである。この素子においては、チ
ャネルを縦に作ったことにより、同じチャネル長でも図
２１より構造単位のサイズは大幅に小さくなり、その分
だけオン抵抗も低くなるが、チャネル長と耐圧の関係お
よび寄生トランジスタの存在による問題は図２１の場合
と同じである。Further, as another example of the conventional MOS structure, there is a so-called UMOS structure as described in JP-A-58-63130. FIG. 22 shows the above U
It is sectional drawing of MOS structure. 22, the same symbols as in FIG. 21 indicate the same parts. In this device, a U-shaped groove is formed on the surface of the device, and an insulating gate is embedded in the groove to form a channel in the depth direction of the device to improve the density of structural units. In this device, since the channel is formed vertically, the size of the structural unit is significantly smaller than that in FIG. 21 even if the channel length is the same, and the on-resistance is correspondingly reduced, but the relationship between the channel length and the breakdown voltage and the parasitic transistor The problem due to the existence of is the same as in the case of FIG.
【０００６】一方、チャネル長の短い素子構造というこ
とであれば、静電誘導トランジスタ（前記ＤＭＯＳと同
じ文献の第１８２頁に記載）が従来からよく知られてお
り、ゲート構造として接合ゲートも絶縁ゲートも考案さ
れている。この静電誘導トランジスタは、チャネル構造
に反対導電型不純物領域を用いないので寄生トランジス
タもなく、主電流が反転層などの狭い領域を通らないこ
とからオン抵抗も低い構造である。しかし、これまで説
明した縦型ＭＯＳＦＥＴではゲート電圧を印加しない状
態が素子の遮断状態であるのに対し、静電誘導トランジ
スタではゲート電極が接地もしくは正電位の状態では素
子の導通状態であり、ドレインと反対極性の電圧を印加
しなければ主電流を遮断することが出来ない。また遮断
したとしても、本来、三極管特性を示す素子構造である
ことから、ドレイン電圧が上昇するにつれて主電流が流
れ出てしまうなど、取扱いに困難な点が多い。On the other hand, when it comes to an element structure having a short channel length, an electrostatic induction transistor (described on page 182 of the same document as the DMOS) has been well known in the past, and a junction gate is also insulated as a gate structure. A gate has also been devised. Since this static induction transistor does not use an impurity region of opposite conductivity type in its channel structure, it has no parasitic transistor and has a low on-resistance because the main current does not pass through a narrow region such as an inversion layer. However, in the vertical MOSFET described above, the element is in the cut-off state when the gate voltage is not applied, whereas in the electrostatic induction transistor, the element is in the conductive state when the gate electrode is at the ground or positive potential, and the drain is in the drain state. The main current cannot be interrupted unless a voltage of the opposite polarity is applied. Further, even if the circuit is cut off, since the device structure inherently exhibits triode characteristics, there are many points that are difficult to handle because the main current flows out as the drain voltage increases.
【０００７】[0007]
【発明が解決しようとする課題】上記のように、従来の
ＤＭＯＳやＵＭＯＳにおいては、耐圧やしきい値などの
設定に制約されてチャネル長を短くするには限界があ
り、そのためオン抵抗の大きな部分を占めるチャネル抵
抗を低減するのが困難であり、また、構造上発生する寄
生トランジスタによって素子が破壊される畏れがあると
いう問題があった。また、静電誘導トランジスタにおい
ては、主電流の遮断にドレインとは反対極性の電圧を印
加しなければならず、また、三極管特性を示す素子構造
であることから、ドレイン電圧が上昇するにつれて主電
流が流れ出てしまうなど、取扱いに困難な点が多い、と
いう問題があった。As described above, in the conventional DMOS and UMOS, there is a limit in shortening the channel length due to restrictions on the setting of withstand voltage, threshold value, etc. Therefore, the on-resistance is large. There is a problem in that it is difficult to reduce the channel resistance that occupies a portion, and there is a fear that the element is destroyed by a parasitic transistor that is structurally generated. In addition, in the electrostatic induction transistor, a voltage of the opposite polarity to the drain must be applied to cut off the main current, and since the device structure has triode characteristics, the main current increases as the drain voltage increases. There was a problem that there were many points that were difficult to handle, such as the flow of water.
【０００８】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、オン抵抗が低く、
かつ従来のＭＯＳ型パワーデバイスに比肩する電流遮断
特性を実現することの出来る新規な半導体装置を提供す
ることを目的とする。The present invention has been made to solve the problems of the prior art as described above, and has a low on-resistance.
Moreover, it is an object of the present invention to provide a novel semiconductor device capable of realizing a current interruption characteristic comparable to that of a conventional MOS power device.
【０００９】なお、前記のごとき従来技術の問題を解決
するため、本出願人は、ソース領域と同電位の金属から
なるショットキー接合と絶縁ゲートとに囲まれたチャネ
ル領域を持ち、ショットキー障壁と絶縁ゲートのポテン
シャルで形成される空乏領域によってチャネル領域を遮
断し、絶縁ゲート周辺に蓄積層を形成して電流を流す方
式の半導体装置を既に出願（特願平２−９００９５号）
している。また、本出願人は、絶縁ゲートとショットキ
ー接合とに囲まれたチャネル領域を半導体多結晶薄膜で
形成することにより、上記本出願人の先行出願の半導体
装置と同一の動作原理に基づいて動作し、かつ工業的に
簡便な製造方法で実現することの出来る半導体装置を既
に出願している（特願平３−１２９０４９号）。本発明
は、上記のごとき本出願人による先行出願の半導体装置
をさらに改良したものである。In order to solve the above-mentioned problems of the prior art, the applicant has a Schottky barrier having a channel region surrounded by a Schottky junction made of metal having the same potential as the source region and an insulated gate. Already applied for a semiconductor device in which a channel region is blocked by a depletion region formed by the potential of the insulated gate and an accumulation layer is formed around the insulated gate to flow a current (Japanese Patent Application No. 2-90095).
is doing. Further, the present applicant operates on the same operating principle as the semiconductor device of the above-mentioned prior application of the present applicant by forming a channel region surrounded by an insulated gate and a Schottky junction with a semiconductor polycrystalline thin film. In addition, a semiconductor device that can be realized by an industrially simple manufacturing method has already been filed (Japanese Patent Application No. 3-129049). The present invention is a further improvement of the semiconductor device of the prior application filed by the present applicant as described above.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、ドレイ
ン領域となる第１導電型の単結晶半導体の一主面に接し
て形成され、表面を絶縁膜に被覆されたゲート電極から
なる絶縁ゲートと、上記ドレイン領域と上記絶縁ゲート
に接して形成された第１導電型のチャネル領域と、上記
チャネル領域と上記絶縁ゲートに接し、上記ドレイン領
域には接しないように形成された第１導電型のソース領
域と、上記ソース領域とオーミックコンタクトし、かつ
上記チャネル領域とショットキー接合する金属からなる
ソース電極と、を備え、上記チャネル領域の上記半導体
の一主面に平行な断面において、上記ショットキー接合
面と上記絶縁ゲート表面との最短距離があらゆるところ
でほぼ同一であるように構成したものである。In order to achieve the above object, the present invention is constructed as described in the claims. That is, in the present invention, an insulated gate formed of a gate electrode which is formed in contact with one main surface of the first conductivity type single crystal semiconductor to be the drain region and whose surface is covered with an insulating film, the drain region and the above A first conductivity type channel region formed in contact with the insulated gate; a first conductivity type source region formed in contact with the channel region and the insulated gate but not in contact with the drain region; and the source A source electrode made of a metal that makes ohmic contact with the region and makes a Schottky junction with the channel region, and the Schottky junction face and the insulated gate are provided in a cross section of the channel region parallel to the main surface of the semiconductor. It is constructed so that the shortest distance to the surface is almost the same everywhere.
【００１１】[0011]
【作用】本発明の半導体装置においては、上記ショット
キー接合と然るべき電位にした上記絶縁ゲートのポテン
シャルによって上記チャネル領域を空乏化して電流を遮
断する。また、チャネル領域の長さＬと厚みＨとの比
は、ドレイン電極に所望の電圧を印加してもチャネルの
遮断状態を保持するように設定する。なお、チャネル領
域の長さＬとは、絶縁ゲートに沿ってソース領域との界
面からショットキー金属の端部までの長さであり、チャ
ネル領域の厚さＨとは、絶縁ゲートの表面すなわちゲー
ト絶縁膜の表面とショットキー金属の表面との間隔（な
お、ＬおよびＨについては後記図１参照）である。ま
た、電流の導通には、絶縁ゲートに然るべき電位を印加
し、絶縁ゲートに接するチャネル領域に蓄積層を形成し
て、ソース領域とドレイン領域をつなぐ構造としたもの
である。なお、この蓄積層チャネルは従来のＭＯＳデバ
イスに使われている反転層チャネルより抵抗率が低い。In the semiconductor device of the present invention, the channel region is depleted by the potential of the insulated gate, which is set to a potential suitable for the Schottky junction, to interrupt the current. Further, the ratio of the length L to the thickness H of the channel region is set so that the cutoff state of the channel is maintained even when a desired voltage is applied to the drain electrode. The length L of the channel region is the length along the insulated gate from the interface with the source region to the end of the Schottky metal, and the thickness H of the channel region is the surface of the insulated gate, that is, the gate. It is the distance between the surface of the insulating film and the surface of the Schottky metal (for L and H, refer to FIG. 1 described later). Further, in order to conduct current, an appropriate potential is applied to the insulated gate, an accumulation layer is formed in the channel region in contact with the insulated gate, and the source region and the drain region are connected to each other. The storage layer channel has a lower resistivity than the inversion layer channel used in the conventional MOS device.
【００１２】また、上記のように、ショットキー接合面
と絶縁ゲート表面との最短距離をあらゆるところでほぼ
同一にするためには、チャネル領域の形状が絶縁ゲート
側に凸の部分ではチャネル領域と絶縁ゲートとの境界面
のなす形状における曲部の曲率半径をチャネル領域の厚
さと同等もしくはそれ以上の長さにし、チャネル領域の
形状がソース電極側に凸の部分ではチャネル領域とソー
ス電極との境界面のなす形状における曲部の曲率半径を
チャネル領域の厚さと同等もしくはそれ以上の長さにす
ればよい。上記の形状を判り易く説明すると、例えば、
後記図１（ｂ）に示すように、絶縁ゲート４４（ゲート
電極４と絶縁膜５）、チャネル領域１'およびソース電
極３３の平面パターン（半導体の主面に平行な平面で切
った断面）においては、チャネル領域１'の厚さＨはど
の場所でも一定であり、かつチャネル領域１'と絶縁ゲ
ート４４との境界面の角の部分が丸くなっており、その
曲率半径Ｒは少なくともチャネル領域１'の厚さＨと同
等以上になっている。なお、上記図１（ｂ）はチャネル
領域１'の形状が絶縁ゲート４４側に凸の部分の例であ
るが、後記図２０の円Ｋ２で囲んだ部分に示すように、
チャネル領域１'の形状がソース電極３３側に凸の部分
では、チャネル領域１'とソース電極３３との境界面の
なす形状における曲部の曲率半径がチャネル領域１'の
厚さと同等以上になっている。このような形状とするこ
とにより、チャネル領域が絶縁ゲート４４やソース電極
と接する部分における角部において、それ以外の場所よ
りもチャネル領域の厚さＨが大きくなってチャネル領域
の性能を落とすという問題を生じることがなくなる（詳
細後述）。なお、ソース電極３３の角の部分も丸く（曲
率半径ｒ）することにより、製造時にソース電極となる
金属の充填に支障をきたす畏れがなくなる（詳細後
述）。Further, as described above, in order to make the shortest distance between the Schottky junction surface and the insulated gate surface almost the same everywhere, insulate the channel region from the channel region at the convex portion on the insulated gate side. The radius of curvature of the curved part in the shape of the boundary surface with the gate is made equal to or longer than the thickness of the channel region, and when the shape of the channel region is convex to the source electrode side, the boundary between the channel region and the source electrode is The radius of curvature of the curved portion in the shape formed by the surface may be equal to or longer than the thickness of the channel region. To explain the above shape in an easy-to-understand manner, for example,
As shown in FIG. 1B, which will be described later, in the planar pattern of the insulated gate 44 (the gate electrode 4 and the insulating film 5), the channel region 1 ′ and the source electrode 33 (a cross section cut along a plane parallel to the main surface of the semiconductor). Shows that the thickness H of the channel region 1'is constant at any place, and the corners of the boundary surface between the channel region 1'and the insulated gate 44 are rounded, and the radius of curvature R is at least the channel region 1 '. It is equal to or more than the thickness H of '. Although FIG. 1B shows an example in which the shape of the channel region 1 ′ is convex toward the insulated gate 44 side, as shown in a portion surrounded by a circle K2 in FIG.
In the portion where the shape of the channel region 1'is convex toward the source electrode 33, the radius of curvature of the curved portion in the shape formed by the boundary surface between the channel region 1'and the source electrode 33 is equal to or larger than the thickness of the channel region 1 '. ing. With such a shape, the thickness H of the channel region becomes larger at the corners where the channel region is in contact with the insulated gate 44 and the source electrode than at other places, and the performance of the channel region is degraded. Will not occur (details will be described later). By rounding the corners of the source electrode 33 (radius of curvature r), there is no fear of hindering the filling of the metal serving as the source electrode during manufacturing (details will be described later).
【００１３】上記の作用をまとめると次にようになる。 （１）チャネル領域として反対導電型領域を利用しない
ので、ｎｐｎバイポーラトランジスタのような寄生デバ
イスを持たない。 （２）耐圧がチャネル構造と無関係なので、高耐圧で短
いチャネル領域長のデバイスを構成できる。 （３）ゲートの表面パターンに存在する角の部分にチャ
ネル領域の厚さ以上の曲率半径を持つ丸みを付け、チャ
ネル領域の厚さを均一にすることにより、安定した特性
の素子を構成できる。The above actions are summarized as follows. (1) Since the opposite conductivity type region is not used as the channel region, it does not have a parasitic device such as an npn bipolar transistor. (2) Since the breakdown voltage has nothing to do with the channel structure, a device having a high breakdown voltage and a short channel region length can be formed. (3) A device having stable characteristics can be formed by forming a corner having a radius of curvature equal to or larger than the thickness of the channel region in the corner portion of the surface pattern of the gate to make the thickness of the channel region uniform.
【００１４】[0014]
【実施例】以下、本発明を実施例に基づいて説明する。
図１は、本発明の第１の実施例図であり、（ａ）は半導
体の主面に垂直方向の断面図、（ｂ）は（ａ）のＢ−Ｂ
断面図（主面に平行な方向の断面）である。この半導体
装置は、半導体としてシリコンを、ドレイン領域として
ｎ型不純物領域を用いたものである。図１において、１
はｎ-型ドレイン領域、１１はドレイン電極、３はｎ+ソ
ース領域、３３は金属からなるソース電極、４はゲート
電極で、ノーマリ・オフ構造とするためにドレイン領域
とは反対導電型のｐ+型多結晶シリコンで形成してい
る。５はゲート絶縁膜、６は層間絶縁膜である。なお、
ゲート電極４とゲート絶縁膜５を併せて絶縁ゲート４４
と呼ぶことにする。７はチャネル領域形成用のサイドウ
ォールである。また、Ｌはチャネルの長さ、Ｈはチャネ
ルの厚さである。EXAMPLES The present invention will be described below based on examples.
FIG. 1 is a first embodiment of the present invention, in which (a) is a cross-sectional view taken in a direction perpendicular to a main surface of a semiconductor, and (b) is BB of (a).
It is a cross-sectional view (a cross section in a direction parallel to the main surface). This semiconductor device uses silicon as a semiconductor and an n-type impurity region as a drain region. In FIG. 1, 1
Is an n-type drain region, 11 is a drain electrode, 3 is an n + source region, 33 is a source electrode made of metal, and 4 is a gate electrode. In order to have a normally-off structure, a p-type conductivity type opposite to that of the drain region is used. It is made of + -type polycrystalline silicon. Reference numeral 5 is a gate insulating film, and 6 is an interlayer insulating film. In addition,
Insulated gate 44 including gate electrode 4 and gate insulating film 5 together
I will call it. Reference numeral 7 is a sidewall for forming a channel region. L is the length of the channel and H is the thickness of the channel.
【００１５】図１に示すように、絶縁ゲート４４は素子
表面から縦に掘り込まれた溝の中に形成され、ソース電
極３３も絶縁ゲート４４の近傍に、同様に縦に掘り込ま
れた溝の中に埋め込まれている。ソース電極３３はソー
ス領域３とはオーミックコンタクトするが、ｎ-ドレイ
ン領域１とはショットキー接合する。ドレイン領域１の
うち、絶縁ゲート４４とソース領域３とソース電極３３
とによって囲まれた部分をこの半導体装置のチャネル領
域１'と呼ぶことにする。このチャネル領域１'はゲート
電位がゼロ（ソース電極と同電位）の時でも、ショット
キー接合の効果と、チャネル領域１'とゲート電極材料
の仕事関数差によって空乏化しており、素子は遮断状態
にある。また、後述するように、チャネルの長さＬとチ
ャネルの厚さＨの比は、ドレイン電位を所望の耐圧まで
高めてもチャネルが開かないようにする値、例えばＬ／
Ｈ＞２に設定されている。As shown in FIG. 1, the insulated gate 44 is formed in a groove vertically cut from the surface of the element, and the source electrode 33 is also formed in the vicinity of the insulated gate 44 in the same vertically groove. Embedded in. The source electrode 33 is in ohmic contact with the source region 3 but is in Schottky contact with the n-drain region 1. Insulated gate 44, source region 3 and source electrode 33 of drain region 1
A portion surrounded by and will be referred to as a channel region 1'of this semiconductor device. This channel region 1'is depleted due to the effect of the Schottky junction and the work function difference between the channel region 1'and the gate electrode material even when the gate potential is zero (the same potential as the source electrode), and the device is in the cutoff state. It is in. As will be described later, the ratio of the channel length L to the channel thickness H is a value that prevents the channel from opening even if the drain potential is increased to a desired breakdown voltage, for example, L /
It is set to H> 2.
【００１６】なお、図１は素子の断面構造を模式的に表
わしたもので、絶縁ゲート４４およびソース電極３３の
底部は角張っているが、実際は丸みを帯びていてもかま
わない。また、絶縁ゲート４４の深さとソース電極３３
の深さは同じに描いているが、必ずしも同じである必要
はない。また、図１（ａ）においては、ソース電極３３
や絶縁ゲート４４の側面が垂直になっている場合を例示
しているが、必ずしも垂直である必要はなく、曲線や折
線状になっていてもよい。ただし、チャネル領域１'の
厚さＨはどこでもほぼ一定である必要がある。Note that FIG. 1 schematically shows the cross-sectional structure of the device, and the bottoms of the insulated gate 44 and the source electrode 33 are angular, but in reality they may be rounded. In addition, the depth of the insulated gate 44 and the source electrode 33
Depths are the same, but they do not have to be the same. In addition, in FIG. 1A, the source electrode 33
Although the case where the side surface of the insulated gate 44 is vertical is shown as an example, it is not necessarily required to be vertical, and may be a curved line or a polygonal line. However, the thickness H of the channel region 1'needs to be almost constant everywhere.
【００１７】次に、図２〜図５を用いて本発明の半導体
装置のチャネルの動作原理について説明する。図２およ
び図３は、従来のｎチャネルＭＯＳＦＥＴのチャネル部
のバンド構造、すなわち前記図２１のＡ−Ａ断面のバン
ド構造図であり、図２はゲート電位０Ｖの遮断状態、図
３はゲート電極を然るべき正電位にした導通状態を示し
ている。なお、本発明と比較するために、ゲート電極の
材料はｐ+ポリシリコンとする。図２の状態では、ｐ型
であるベース領域とゲート絶縁膜との界面の電位は低
く、電子は通さない。図３のようにゲートに正の電圧が
印加され、それにつれて界面の電位が上昇し、反転層が
形成されると導通状態となる。Next, the operating principle of the channel of the semiconductor device of the present invention will be described with reference to FIGS. 2 and 3 are band structure of a channel portion of a conventional n-channel MOSFET, that is, a band structure diagram of the AA cross section of FIG. 21, FIG. 2 is a cut-off state of a gate potential 0V, and FIG. 3 is a gate electrode. Shows a conducting state in which is set to an appropriate positive potential. For comparison with the present invention, the material of the gate electrode is p + polysilicon. In the state of FIG. 2, the potential of the interface between the p-type base region and the gate insulating film is low, and electrons cannot pass through. As shown in FIG. 3, when a positive voltage is applied to the gate, the potential of the interface rises accordingly, and when the inversion layer is formed, it becomes conductive.
【００１８】一方、図４および図５は、本発明の半導体
装置のチャネル部のバンド構造、すなわち前記図１のＡ
−Ａ断面のバンド構造を示したものである。なお、ゲー
ト電極の材料はｐ+ポリシリコンである。図４は前記図
２に対応した状態で、ゲート電位０Ｖであり、チャネル
領域１'はショットキー接合と、チャネル領域とゲート
電極材料による仕事関数差の影響で全域が空乏化されて
おり、電子はチャネルを通ることができず、素子は遮断
状態である。図５は前記図３に対応した状態で、ゲート
電極に然るべき正の電圧を印加した状態を示している。
ゲート絶縁膜界面の電位はゲート電位につれて上昇し、
界面に蓄積層が形成されると導通状態となる。このと
き、チャネル領域１'内は蓄積層と空乏層しか存在せ
ず、伝導電子のほとんどはゲート絶縁膜界面に偏って存
在する。On the other hand, FIGS. 4 and 5 show the band structure of the channel portion of the semiconductor device of the present invention, that is, A of FIG.
3 shows a band structure of a -A cross section. The material of the gate electrode is p + polysilicon. FIG. 4 shows a state corresponding to FIG. 2 with a gate potential of 0 V, the channel region 1 ′ is depleted in the entire region due to the Schottky junction and the work function difference between the channel region and the gate electrode material. Cannot pass through the channel and the device is in the cut-off state. FIG. 5 shows a state corresponding to FIG. 3 in which an appropriate positive voltage is applied to the gate electrode.
The potential of the gate insulating film interface increases with the gate potential,
When the storage layer is formed at the interface, it becomes conductive. At this time, only the storage layer and the depletion layer are present in the channel region 1 ', and most of the conduction electrons are biased at the interface of the gate insulating film.
【００１９】次に、図６〜図８を用いて本発明の半導体
装置のチャネル構造の良好な電流遮断特性を実現する条
件について説明する。図６〜図８は、図１のＡ−Ａ断面
のバンド構造であり、便宜的にショットキー障壁、半導
体領域の伝導帯下端の線および絶縁膜の存在のみを示し
ている。各図中、φGはゲート電極となるｐ+型ポリシリ
コンの伝導帯下端のポテンシャルをフェルミ準位を基準
にして示したもの、φBはチャネル領域とソース電極３
３とのなすショットキー障壁高さ、Ｅgはシリコンのバ
ンドギャップ、ｔoxは絶縁膜の厚さである。なお、各図
ではゲート電極は接地状態とする。図６は、図中の諸量
及びチャネルの厚さＨ、半導体領域の不純物密度ＮDな
どによってチャネル断面の電位分布に極値がなく、チャ
ネル領域をよぎるＡ−Ａ断面内（以下、ここでは単に
「チャネル領域内」という）に多数キャリアの集中する
領域のない条件である。図７は、チャネル領域内に極値
はできているが、フェルミ準位を基準とした場合、極値
が−Ｅg／２より小さいので多数キャリアが存在しない
条件である。図８は、チャネル領域内の極値が−Ｅg／
２より大きく、チャネル領域は空乏化していても多数キ
ャリアの集中した領域が存在する条件である。この条件
では漏れ電流として、かなりの電流が流れてしまう。こ
の場合でも、ゲート電極に負の電圧を印加して絶縁ゲー
ト４４界面のポテンシャルを上げてやれば、漏れ電流を
除去することは可能である。しかし、本発明はノーマリ
・オフ型デバイスであることを前提としているので、チ
ャネル領域の不純物濃度ＮDやチャネルの厚さＨなどの
諸量は、図８のような状態にならないように選ばなけれ
ばならない。この条件は単純なポアソン方程式を解くこ
とによって容易に求まる。一例を示すと、チャネル領域
の不純物濃度ＮDが１×１０15cm~3の場合、チャネルの
厚さＨは１．０７μｍ以下、ＮDが１×１０16cm~3の場
合、チャネルの厚さＨは０．２７μｍ以下であればよ
い。Next, the conditions for realizing good current cutoff characteristics of the channel structure of the semiconductor device of the present invention will be described with reference to FIGS. 6 to 8 show the band structure of the AA cross section of FIG. 1, and for convenience sake, show only the presence of the Schottky barrier, the line at the bottom of the conduction band of the semiconductor region, and the insulating film. In each figure, φ G shows the potential at the bottom of the conduction band of p + -type polysilicon that serves as the gate electrode, based on the Fermi level, and φ B shows the channel region and the source electrode 3
3 is the height of the Schottky barrier, E g is the band gap of silicon, and tox is the thickness of the insulating film. In each figure, the gate electrode is grounded. FIG. 6 shows that there is no extreme value in the potential distribution of the channel cross section due to various amounts in the figure, the thickness H of the channel, the impurity density N D of the semiconductor region, and the like. This is a condition that there is no region where majority carriers are concentrated in “in the channel region”). FIG. 7 shows a condition in which the extremum is formed in the channel region, but when the Fermi level is used as a reference, the extremum is smaller than −E g / 2, so that majority carriers do not exist. In FIG. 8, the extreme value in the channel region is −E g /
2 is a condition under which there is a region in which majority carriers are concentrated even if the channel region is depleted. Under this condition, a considerable amount of current will flow as leakage current. Even in this case, if a negative voltage is applied to the gate electrode to raise the potential of the interface of the insulated gate 44, it is possible to remove the leakage current. However, since the present invention is premised on a normally-off type device, various amounts such as the impurity concentration N D of the channel region and the thickness H of the channel must be selected so that the state shown in FIG. 8 is not obtained. I have to. This condition can be easily obtained by solving a simple Poisson equation. As an example, when the impurity concentration N D of the channel region is 1 × 10 15 cm to 3 , the channel thickness H is 1.07 μm or less, and when N D is 1 × 10 16 cm to 3 , the channel thickness H The height H may be 0.27 μm or less.
【００２０】また、図１において、ソース領域を接する
チャネル領域のポテンシャルは、ソース領域の影響を受
けて高められる。この影響はチャネル領域内に、上記の
条件を満たす範囲内において、およそチャネルの厚さＨ
分の距離まで及ぶことが数値計算によって明らかになっ
ている。同様のことが、チャネル領域にドレイン電界が
加わったときにも生じる。ドレイン電位を上げてゆき、
チャネル領域付近の電界強度がシリコンのアバランシェ
降伏条件にまで達したとしても、その影響はやはりチャ
ネル領域内にチャネルの厚さＨ分程度しか及ばない。従
って、本実施例の場合、ドレイン電圧を所望の耐圧まで
高めてもチャネルが開かないようにするためには、チャ
ネルの長さＬをチャネルの厚さＨの２〜２.５倍程度に
する必要があり、余裕を見込んでも３〜４倍もあれば十
分である。例えばチャネルの厚さが５０００Åの場合に
は、チャネルの長さは１.５〜２μｍ、Ｈが３０００Å
の場合はチャネルの長さは１〜１.２μｍあれば十分で
あり、このチャネル構造で素子耐圧１０００Ｖの素子も
設計可能である。Further, in FIG. 1, the potential of the channel region in contact with the source region is increased by the influence of the source region. This effect is due to the thickness H of the channel within the channel region within the range satisfying the above conditions.
Numerical calculations have shown that it extends to a distance of minutes. The same thing occurs when a drain electric field is applied to the channel region. Raise the drain potential,
Even if the electric field strength in the vicinity of the channel region reaches the avalanche breakdown condition of silicon, the influence still reaches the channel thickness H in the channel region. Therefore, in the case of this embodiment, in order to prevent the channel from opening even if the drain voltage is increased to a desired breakdown voltage, the channel length L is set to about 2 to 2.5 times the channel thickness H. It is necessary, and it is enough to have 3 to 4 times as much as the allowance. For example, if the channel thickness is 5000Å, the channel length is 1.5-2 μm and H is 3000Å
In this case, a channel length of 1 to 1.2 μm is sufficient, and an element having an element breakdown voltage of 1000 V can be designed with this channel structure.
【００２１】次に、本発明の半導体装置の動作について
説明する。図９は本実施例の電流−電圧特性図である。
本実施例の素子は、ソース電極を接地、ドレイン電極を
正電位にして使用する。まず、ゲート電位が接地状態の
時は、電流は遮断されて流れない。この状況を図９中の
線Ｃに示す。電流は素子の降伏電圧まで流れない。次
に、ゲート電極に然るべき正の電圧を印加し、チャネル
領域の絶縁ゲート４４周辺に蓄積層が形成されると、素
子は導通状態となる。この状況を図９中の線Ｂに示す。
電流は蓄積層内の電子の移動度によって制限される。ド
レイン電圧が上昇するにつれて電流が僅かずつ上昇する
のは、ドレイン電界によって蓄積層が僅かずつ短くなる
からである。さらに、ゲート電圧を上げてゆくと、主電
流はさらに多く流れるようになる。この状況を線Ａに示
す。Next, the operation of the semiconductor device of the present invention will be described. FIG. 9 is a current-voltage characteristic diagram of this embodiment.
The device of this embodiment is used with the source electrode grounded and the drain electrode positive potential. First, when the gate potential is grounded, the current is cut off and does not flow. This situation is shown by the line C in FIG. The current does not flow up to the breakdown voltage of the device. Next, when an appropriate positive voltage is applied to the gate electrode and an accumulation layer is formed around the insulated gate 44 in the channel region, the element becomes conductive. This situation is shown by the line B in FIG.
The current is limited by the mobility of electrons in the storage layer. The current increases little by little as the drain voltage rises because the drain electric field shortens the storage layer little by little. Further, as the gate voltage is increased, the main current will flow more. This situation is shown in line A.
【００２２】次に、図１の実施例の製造工程の一例を図
１０〜図１６を用いて説明する。まず、図１０に示すご
とく、ドレイン領域であるｎ-シリコン基板表面にマス
ク材１００をパターニングして絶縁ゲート用の溝を蝕刻
する。蝕刻は方向性ドライエッチングによって、溝の側
壁が基板表面になるべく垂直になるように蝕刻する。次
に、図１１に示すごとく、溝の内壁にゲート絶縁膜５を
形成し、次いでゲート電極材であるｐ+型ポリシリコン
４を堆積させて埋め、表面が平坦になるように蝕刻し
て、ポリシリコンが溝の内部のみに残るようにする。そ
して、露出しているポリシリコンを酸化して層間絶縁膜
６を形成し、絶縁ゲート４４を完成させる。次に、マス
ク材１００を除去し、図１２に示すごとく露出したシリ
コン基板１を蝕刻し、絶縁ゲート４４の一部を露出させ
る。次に、図１３に示すごとく、リンガラスなどのマス
ク材７を表面に堆積させる。この際、マスク材７は露出
した絶縁ゲート４４の側壁にも平坦な部分と同じ厚さに
堆積するようにする。これを短時間加熱すれば、リンガ
ラスからの不純物拡散によってソース領域３となるｎ+
領域が形成される。もちろんソース領域の形成には別途
イオン注入によっても構わない。次に、図１４に示すご
とく、マスク材７を方向性ドライエッチングによって基
板表面に垂直に蝕刻し、露出した絶縁ゲート４４の側壁
にのみマスク材７を残す。素子のチャネルの厚さＨは、
このマスク材７の厚さ（図の横方向の幅）によって精度
良く制御される。次に、図１５に示すごとく、この側壁
のマスク材７をマスクにして、基板シリコン１を方向性
ドライエッチングによって垂直に蝕刻し、ソース電極用
の溝を形成する。これにソース電極を蒸着等の方法で形
成し、パターニングすることによって図１の基本構造が
完成する。なお、ソース電極３３は、ｎ-ドレイン領域
１の一部であるチャネル領域１'とはショットキー接合
するが、ｎ+ソース領域３とはオーミック接続する。Next, an example of the manufacturing process of the embodiment shown in FIG. 1 will be described with reference to FIGS. First, as shown in FIG. 10, a mask material 100 is patterned on the surface of an n-silicon substrate which is a drain region to etch a groove for an insulated gate. The etching is performed by directional dry etching so that the side wall of the groove is as vertical as possible to the surface of the substrate. Next, as shown in FIG. 11, a gate insulating film 5 is formed on the inner wall of the groove, and then p + -type polysilicon 4 which is a gate electrode material is deposited and buried, and etched so that the surface becomes flat, Make sure that the polysilicon remains only inside the trench. Then, the exposed polysilicon is oxidized to form the interlayer insulating film 6, and the insulated gate 44 is completed. Next, the mask material 100 is removed, and the exposed silicon substrate 1 is etched as shown in FIG. 12 to expose a part of the insulated gate 44. Next, as shown in FIG. 13, a mask material 7 such as phosphorus glass is deposited on the surface. At this time, the mask material 7 is deposited on the exposed side wall of the insulated gate 44 to the same thickness as the flat portion. If this is heated for a short time, n + becomes the source region 3 due to the diffusion of impurities from phosphorus glass.
A region is formed. Of course, ion implantation may be separately performed for forming the source region. Next, as shown in FIG. 14, the mask material 7 is etched perpendicularly to the substrate surface by directional dry etching to leave the mask material 7 only on the exposed sidewalls of the insulated gate 44. The thickness H of the channel of the device is
The thickness of the mask material 7 (width in the horizontal direction in the drawing) is accurately controlled. Next, as shown in FIG. 15, using the mask material 7 on the side wall as a mask, the substrate silicon 1 is vertically etched by directional dry etching to form a groove for the source electrode. A source electrode is formed on this by a method such as vapor deposition and patterned to complete the basic structure of FIG. The source electrode 33 is in Schottky contact with the channel region 1 ′ that is a part of the n − drain region 1, but is in ohmic contact with the n + source region 3.
【００２３】次に、これまでの説明は半導体の主面に垂
直な方向の断面構造についての説明であるが、主面と平
行な方向の断面構造（主面と平行な面で切った断面）に
ついて考えると、以下の点に注意しなければならない。
図１６は、半導体の主面に水平な方向の断面図であり、
前記図１（ｂ）に示すＢ−Ｂ断面図を複数の素子に拡張
した図である。ゲート電極４と絶縁膜５からなる絶縁ゲ
ート４４の平面パターンは、後述するように様々なもの
があるが、ここでは格子構造を例にとって説明する。図
１６の絶縁ゲート４４の角の部分（図中の円Ｋで囲んだ
部分）を見ると、辺の部分のチャネルの厚さＨに対して
角の部分のチャネルの厚さは実効的に√２Ｈとなり、こ
の部分だけチャネルの厚さが大きくなる。そのため、前
記図６〜図８を用いて説明したように、ここだけチャネ
ルの遮断特性が劣ることになる。したがって、絶縁ゲー
ト４４の角の部分には、図１７に示すように、少なくと
もチャネルの厚さＨ分の曲率半径を持つ丸みを持たせな
ければならない。Next, although the description so far has been on the sectional structure in the direction perpendicular to the main surface of the semiconductor, the sectional structure in the direction parallel to the main surface (the section cut along the plane parallel to the main surface). When we think about, we must note the following points.
FIG. 16 is a sectional view in a direction horizontal to the main surface of the semiconductor,
It is the figure which expanded the BB sectional view shown in the above-mentioned Drawing 1 (b) to a plurality of elements. There are various plane patterns of the insulated gate 44 formed of the gate electrode 4 and the insulating film 5 as described later, but here, the lattice structure will be described as an example. Looking at the corner portion (the portion surrounded by a circle K in the drawing) of the insulated gate 44 in FIG. 16, the channel thickness at the corner portion is effectively √ with respect to the channel thickness H at the side portion. 2H, and the thickness of the channel increases only in this portion. Therefore, as described with reference to FIGS. 6 to 8, the channel cutoff characteristic is inferior only here. Therefore, as shown in FIG. 17, the corners of the insulated gate 44 must be rounded to have a radius of curvature corresponding to at least the thickness H of the channel.
【００２４】しかしこれだけでは、チャネルの厚さは均
一にできても、前述した製造工程の図１５のエッチング
を行なうと、溝の側壁にはきっちりとした角が形成さ
れ、ソース電極３３を蒸着する際、この角部に金属が充
填されないおそれがある。そのため、ソース電極が容易
に充填されるようにソース電極３３の角部にも丸みを持
たせ、かつチャネルの厚さが均一になるようにするた
め、ゲートパターンの角部の丸みの曲率半径は、さらに
大きめに設定することが望ましい。図１８は、上記のこ
とを考慮した、絶縁ゲート４４の平面構造の第１の実施
例図である。図１８は、図１６と同様に、半導体の主面
に水平な方向の断面図であり、前記図１（ｂ）に示すＢ
−Ｂ断面図を複数の素子に拡張した図である。例えば、
最小径１μｍのコンタクトホールに金属を充填する能力
のあるプロセス技術を使う場合には、ソース電極の周辺
形状において最小曲率半径が５０００Å以上になるよう
にする。図１８中の半径ｒがこれに相当し、チャネルの
厚さＨが５０００Åとすれば、ゲートパターンの角部の
半径Ｒは１μｍ程度ということになる。However, even if only this is done, the thickness of the channel can be made uniform, but when the etching of FIG. 15 in the above-described manufacturing process is performed, tight corners are formed on the side walls of the groove, and the source electrode 33 is deposited. At this time, there is a possibility that the corners will not be filled with metal. Therefore, in order to make the corners of the source electrode 33 round so that the source electrode can be easily filled and to make the channel thickness uniform, the radius of curvature of the corners of the gate pattern is It is desirable to set a larger value. FIG. 18 is a diagram showing a first embodiment of the planar structure of the insulated gate 44 in consideration of the above. Similar to FIG. 16, FIG. 18 is a cross-sectional view in a direction horizontal to the main surface of the semiconductor, and B shown in FIG.
FIG. 7B is an expanded view of a cross-sectional view taken along line B of FIG. For example,
When using a process technology capable of filling a contact hole with a minimum diameter of 1 μm with a metal, the minimum radius of curvature in the peripheral shape of the source electrode should be 5000 Å or more. If the radius r in FIG. 18 corresponds to this and the channel thickness H is 5000 Å, the radius R of the corner portion of the gate pattern is about 1 μm.
【００２５】次に、図１９は、絶縁ゲート４４の平面構
造の第２の実施例図である。図１９は、図１８の変形で
あり、絶縁ゲート４４が蜂の巣状の構造をしているもの
を示す。Next, FIG. 19 is a second embodiment of the planar structure of the insulated gate 44. FIG. 19 shows a modification of FIG. 18, in which the insulated gate 44 has a honeycomb structure.
【００２６】次に、図２０は、絶縁ゲート４４の平面構
造の第３の実施例図である。図２０は、絶縁ゲート４４
がストライプ状をなした構造である。このパターンにお
いても、パターン端部で角の部分が発生するので、上記
の丸みを付けることが有効である。また、このようなパ
ターンでは、円Ｋ１で囲んだ部分に示すように、チャネ
ル領域１'が絶縁ゲート４４側に凸の部分と、円Ｋ２で
囲んだ部分に示すように、チャネル領域１'がソース電
極３３側に凸の部分とがある。上記のどちらの場合にお
いてもチャネル領域１'の厚さを一定に保つ必要があ
る。そのため、チャネル領域１'が絶縁ゲート４４側に
凸の部分では絶縁ゲート４４とチャネル領域１'との境
界面の形状の曲率半径Ｒ１が少なくともチャネル領域
１'の厚さＨ以上になるようにし、チャネル領域１'がソ
ース電極３３側に凸の部分ではソース電極３３とチャネ
ル領域１'との境界面の形状の曲率半径Ｒ２が少なくと
もチャネル領域１'の厚さＨ以上になるようにする。Next, FIG. 20 shows a third embodiment of the planar structure of the insulated gate 44. FIG. 20 shows an insulated gate 44
Is a striped structure. Also in this pattern, since corner portions are generated at the end portions of the pattern, it is effective to add the above roundness. Further, in such a pattern, as shown in a portion surrounded by a circle K1, the channel region 1'is convex on the insulated gate 44 side, and as shown in a portion surrounded by a circle K2, the channel region 1'is formed. There is a convex portion on the source electrode 33 side. In both of the above cases, it is necessary to keep the thickness of the channel region 1'constant. Therefore, in the portion where the channel region 1'is convex toward the insulated gate 44, the radius of curvature R1 of the shape of the boundary surface between the insulated gate 44 and the channel region 1'is at least equal to or greater than the thickness H of the channel region 1 ', In the portion where the channel region 1 ′ is convex toward the source electrode 33 side, the radius of curvature R2 of the shape of the boundary surface between the source electrode 33 and the channel region 1 ′ is set to be at least the thickness H of the channel region 1 ′.
【００２７】なお、これまでの説明においては、前記本
出願人による先行出願（特願平２−９００９５号）と基
本構造が類似した構成、すなわちチャネル領域がドレイ
ン領域と連続した単結晶半導体で構成されたもの（請求
項２に記載）に基づいて説明したが、前記本出願による
他の先行出願（特願平３−１２９０４９号）と基本構造
が類似した構成、すなわちチャネル領域が多結晶半導体
で構成されたもの（請求項３に記載）についても、上記
と同様に、チャネル領域と絶縁ゲートとの境界面または
チャネル領域とソース電極との境界面の角部の曲率半径
をチャネル領域の厚さＨ以上にすることにより、上記と
同様の効果が得られる。In the above description, the basic structure is similar to that of the prior application (Japanese Patent Application No. 2-90095) filed by the present applicant, that is, the channel region is composed of a single crystal semiconductor continuous with the drain region. The basic structure is similar to that of the other prior application (Japanese Patent Application No. 3-129049) according to the present application, that is, the channel region is made of a polycrystalline semiconductor. Also for the configured one (claim 3), the radius of curvature of the corner portion of the boundary surface between the channel region and the insulated gate or the boundary surface between the channel region and the source electrode is set in the same manner as above. By setting it to H or more, the same effect as described above can be obtained.
【００２８】[0028]
【発明の効果】以上、説明したごとく、本発明において
は、 （１）従来のＭＯＳＦＥＴが反転層によって主電流を制
御していたのに対し、これより抵抗率の低い蓄積層を使
って主電流制御を行なうこと。 （２）チャネルの長さが短くてもチャネル遮断特性が保
てるので、素子の耐圧に関係なくチャネルの長さを短く
することができる。 （３）基本構造を実現するのに、フォトプロセスが１回
ですみ、かつチャネルがデバイスの深さ方向に形成され
ていることから構造単位が小さく、チャネル密度を高く
できる。 上記（１）〜（３）の効果により、チャネル抵抗を従来
のＭＯＳＦＥＴに比べて１桁程度低くすることができ
る。 （４）さらに、反転層を使わないので素子の基本構造に
は反対導電型領域が存在せず、従来のＭＯＳＦＥＴが持
つような寄生デバイスを持たない。 （５）ゲートの表面パターンに存在する角の部分にチャ
ネルの厚さ以上の曲率半径を持つ丸みを付け、チャネル
の厚さを均一にすることにより、ソース電極も充填され
易くなって、安定した特性の素子を実現することが構成
できる。等の優れた効果が得られる。As described above, according to the present invention, (1) while the conventional MOSFET controls the main current by the inversion layer, the main current is controlled by using the storage layer having a lower resistivity. Take control. (2) Since the channel cutoff characteristic can be maintained even if the channel length is short, the channel length can be shortened regardless of the breakdown voltage of the element. (3) Since only one photoprocess is required to realize the basic structure, and the channel is formed in the depth direction of the device, the structural unit is small and the channel density can be increased. Due to the effects (1) to (3), the channel resistance can be reduced by about one digit as compared with the conventional MOSFET. (4) Furthermore, since the inversion layer is not used, the element of the basic structure does not have the opposite conductivity type region, and does not have the parasitic device that the conventional MOSFET has. (5) The source electrode is easily filled and stabilized by forming a roundness having a radius of curvature equal to or larger than the thickness of the channel at the corner portion existing in the surface pattern of the gate to make the thickness of the channel uniform. It can be configured to realize a device having characteristics. And so on.
【図１】本発明の第１の実施例の断面図。FIG. 1 is a sectional view of a first embodiment of the present invention.
【図２】従来のＭＯＳＦＥＴにおけるチャネル領域のバ
ンド図。FIG. 2 is a band diagram of a channel region in a conventional MOSFET.
【図３】従来のＭＯＳＦＥＴにおけるチャネル領域のバ
ンド図。FIG. 3 is a band diagram of a channel region in a conventional MOSFET.
【図４】図１の実施例におけるチャネル領域のバンド
図。FIG. 4 is a band diagram of a channel region in the embodiment of FIG.
【図５】図１の実施例におけるチャネル領域のバンド
図。5 is a band diagram of a channel region in the embodiment of FIG.
【図６】図１の実施例におけるチャネル領域のバンド
図。6 is a band diagram of a channel region in the embodiment of FIG.
【図７】図１の実施例におけるチャネル領域のバンド
図。FIG. 7 is a band diagram of a channel region in the embodiment of FIG.
【図８】図１の実施例におけるチャネル領域のバンド
図。8 is a band diagram of a channel region in the embodiment of FIG.
【図９】図１の実施例の電流−電圧特性図。9 is a current-voltage characteristic diagram of the embodiment of FIG.
【図１０】図１の実施例の一連の製造工程のその１を示
した断面図。10 is a cross-sectional view showing the first of a series of manufacturing steps of the embodiment in FIG.
【図１１】図１の実施例の一連の製造工程のその２を示
した断面図。11 is a sectional view showing a second of a series of manufacturing steps of the embodiment in FIG. 1. FIG.
【図１２】図１の実施例の一連の製造工程のその３を示
した断面図。FIG. 12 is a sectional view showing a third of a series of manufacturing steps of the embodiment in FIG.
【図１３】図１の実施例の一連の製造工程のその４を示
した断面図。13 is a cross-sectional view showing the fourth part of a series of manufacturing steps of the embodiment in FIG.
【図１４】図１の実施例の一連の製造工程のその５を示
した断面図。14 is a cross-sectional view showing the fifth of a series of manufacturing steps of the embodiment in FIG.
【図１５】図１の実施例の一連の製造工程のその６を示
した断面図。FIG. 15 is a sectional view showing a sixth of a series of manufacturing steps of the embodiment in FIG.
【図１６】絶縁ゲート４４の平面パターンの一例を示す
図であり、半導体の主面に平行な平面で切った断面図。16 is a diagram showing an example of a plane pattern of an insulated gate 44, which is a cross-sectional view taken along a plane parallel to the main surface of a semiconductor. FIG.
【図１７】絶縁ゲート４４の平面パターンの他の一例を
示す図であり、半導体の主面に平行な平面で切った断面
図。FIG. 17 is a diagram showing another example of the plane pattern of the insulated gate 44, which is a cross-sectional view taken along a plane parallel to the main surface of the semiconductor.
【図１８】本発明の絶縁ゲート４４の平面パターンの第
１の実施例図であり、図１のＢ−Ｂ断面図を複数の素子
に拡張した図。FIG. 18 is a first embodiment of the planar pattern of the insulated gate 44 of the present invention, and is a diagram obtained by expanding the cross-sectional view taken along the line BB of FIG. 1 into a plurality of elements.
【図１９】本発明の絶縁ゲート４４の平面パターンの第
２の実施例図。FIG. 19 is a second embodiment of the planar pattern of the insulated gate 44 of the present invention.
【図２０】本発明の絶縁ゲート４４の平面パターンの第
３の実施例図。FIG. 20 is a third embodiment of the planar pattern of the insulated gate 44 of the present invention.
【図２１】従来の縦型ＭＯＳＦＥＴの一例の断面図。FIG. 21 is a sectional view of an example of a conventional vertical MOSFET.
【図２２】従来のＵＭＯＳＦＥＴの一例の断面図。FIG. 22 is a sectional view of an example of a conventional UMOSFET.
１…ｎ-型ドレイン領域 １'…チャネル領域 １１…ドレイン電極 ２…ｐ型ベース領域 ２２…ベース領域コンタクト用のｐ+型領域 ３…ｎ+型ソース領域 ３３…ソース電極 ４…ゲート電極 ４４…絶縁ゲート ５…ゲート絶縁膜 ６…層間絶縁膜 ７…サイドウォール １００…マスク材 Ｈ…チャネルの厚さ Ｌ…チャネルの長さ Ｋ、Ｋ１、Ｋ２…絶縁ゲート４４の角の部分を示す円 Ｒ、Ｒ１…角の部分における絶縁ゲート４４境界面の曲
率半径 Ｒ２…角に部分におけるソース電極３３境界面の曲率半
径 ｒ…角の部分におけるソース電極の曲率半径DESCRIPTION OF SYMBOLS 1 ... n-type drain region 1 '... channel region 11 ... drain electrode 2 ... p type base region 22 ... p + type region for base region contact 3 ... n + type source region 33 ... source electrode 4 ... gate electrode 44 ... Insulated gate 5 ... Gate insulating film 6 ... Interlayer insulating film 7 ... Side wall 100 ... Mask material H ... Channel thickness L ... Channel length K, K1, K2 ... Circle R showing a corner portion of the insulated gate 44 R1 ... Radius of curvature of boundary surface of insulated gate 44 at corner R2 ... Radius of curvature of boundary surface of source electrode 33 at corner r ... Radius of curvature of source electrode at corner
Claims (3)
導体の一主面に接して形成され、表面を絶縁膜に被覆さ
れたゲート電極からなる絶縁ゲートと、 上記ドレイン領域と上記絶縁ゲートに接して形成された
第１導電型のチャネル領域と、 上記チャネル領域と上記絶縁ゲートに接し、上記ドレイ
ン領域には接しないように形成された第１導電型のソー
ス領域と、 上記ソース領域とオーミックコンタクトし、かつ上記チ
ャネル領域とショットキー接合する金属からなるソース
電極と、を備え、 上記チャネル領域の上記半導体の一主面に平行な断面に
おいて、上記ショットキー接合面と上記絶縁ゲート表面
との最短距離があらゆるところでほぼ同一である、 ことを特徴とする半導体装置。1. An insulated gate including a gate electrode formed in contact with one main surface of a first conductivity type single crystal semiconductor to be a drain region and having a surface covered with an insulating film, the drain region and the insulated gate. A first conductivity type channel region formed in contact with the source region, a first conductivity type source region formed in contact with the channel region and the insulated gate, and not in contact with the drain region; A source electrode made of a metal which is in ohmic contact and is in Schottky contact with the channel region, and in a cross section of the channel region parallel to the one main surface of the semiconductor, the Schottky junction surface and the insulated gate surface. The semiconductor device is characterized in that the shortest distance is almost the same everywhere.
記チャネル領域が上記ドレイン領域と連続した単結晶半
導体からなることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the channel region is made of a single crystal semiconductor continuous with the drain region.
記チャネル領域が多結晶半導体からなることを特徴とす
る半導体装置。3. The semiconductor device according to claim 1, wherein the channel region is made of a polycrystalline semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248773A JPH0590595A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248773A JPH0590595A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590595A true JPH0590595A (en) | 1993-04-09 |
Family
ID=17183172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248773A Pending JPH0590595A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590595A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677679A (en) * | 1994-08-29 | 1997-10-14 | Oi Electric, Ltd. | Sound device for message decoder |
| JP2008536316A (en) * | 2005-04-06 | 2008-09-04 | フェアチャイルド・セミコンダクター・コーポレーション | Trench gate field effect transistor and method of forming the same |
| US7579652B2 (en) | 2003-07-11 | 2009-08-25 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having a high withstand voltage |
| US9224823B2 (en) | 2013-03-22 | 2015-12-29 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
-
1991
- 1991-09-27 JP JP3248773A patent/JPH0590595A/en active Pending
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| US9224823B2 (en) | 2013-03-22 | 2015-12-29 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
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