JPH0590411A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0590411A JPH0590411A JP3249584A JP24958491A JPH0590411A JP H0590411 A JPH0590411 A JP H0590411A JP 3249584 A JP3249584 A JP 3249584A JP 24958491 A JP24958491 A JP 24958491A JP H0590411 A JPH0590411 A JP H0590411A
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、集積回路の中に形成され
るアンチヒューズを備えた半導体装置及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an antifuse formed in an integrated circuit and a manufacturing method thereof.
【０００２】アンチヒューズは、FPGA（Field Programm
able Gate Array)等のユーザプログラミング可能な論理
デバイスの論理セル、或いはPROMのメモリセル等を構成
するために、集積回路の中に形成される。An antifuse is an FPGA (Field Programmable).
It is formed in an integrated circuit to configure a logic cell of a user programmable logic device such as an able gate array) or a memory cell of a PROM.
【０００３】ここで、アンチヒューズは、通常の溶断ヒ
ューズ等とは逆に初期状態がオープンであり、書き込み
操作によって導通状態になるヒューズである。また、FP
GAは、ユーザーが手元でプログラムすることによって所
望の論理を組むことができる集積回路のうち、特に数千
ゲート以上の規模をもち、ゲートアレーに近い機能を有
するものである。Here, the antifuse is a fuse that is open in the initial state and becomes conductive by a write operation, which is the opposite of an ordinary blowout fuse. Also, FP
Among the integrated circuits in which a user can program desired logic by hand, the GA has a scale of several thousand gates or more and has a function close to that of a gate array.
【０００４】近年、FPGA等などのユーザプログラミング
可能な論理デパイスに対しても、高集積化及び高速化の
要求が強い。In recent years, there is a strong demand for high integration and high speed even for user programmable logic devices such as FPGAs.
【０００５】[0005]
【従来の技術】FPGA等に用いられるアンチヒューズは、
例えば図８(d) に示すように、下層配線層８１を覆う層
間絶縁膜８２に形成されたコンタクトホール８３内で、
下層配線層８１と上層配線層８４との間に挟まれる非晶
質のシリコン膜８５を有したものである。2. Description of the Related Art Antifuses used in FPGAs and the like are
For example, as shown in FIG. 8D, in a contact hole 83 formed in an interlayer insulating film 82 covering the lower wiring layer 81,
It has an amorphous silicon film 85 sandwiched between a lower wiring layer 81 and an upper wiring layer 84.
【０００６】この装置を形成する工程は次のようにな
る。即ち、アルミニウムよりなる下層配線層８１を絶縁
膜８０の上に形成し（図８(a))、全体を層間絶縁膜８２
で覆った後に、この層間絶縁膜８２をパターニングして
下層配線層８１の一部を露出するコンタクトホール８３
を形成する（図８(b))。The process of forming this device is as follows. That is, a lower wiring layer 81 made of aluminum is formed on the insulating film 80 (FIG. 8 (a)), and the entire interlayer insulating film 82 is formed.
Then, the interlayer insulating film 82 is patterned to expose a part of the lower wiring layer 81 in a contact hole 83.
Are formed (FIG. 8 (b)).
【０００７】ついで、ＣＶＤ法により非晶質のシリコン
膜８５を１０００Å程度積層した後に、これをフォトリ
ソグラフィー法によりパターニングしてコンタクトホー
ル８３の内部とその周辺に残存させ、これをアンチヒュ
ーズとする（図８(c))。それから、アルミニウム膜を積
層し、これをパターニングして図８(d) に示す上層配線
層８４を形成する。Next, after depositing an amorphous silicon film 85 of about 1000 Å by the CVD method, this is patterned by the photolithography method and left inside and around the contact hole 83 to form an antifuse ( FIG. 8 (c)). Then, an aluminum film is laminated and patterned to form an upper wiring layer 84 shown in FIG. 8 (d).
【０００８】そして、下層配線層８１と上層配線層８４
を導通させようとする場合には、これらの配線層８１，
８４間に電圧を印加し、ジュール熱により非晶質シリコ
ンを多結晶に相転移させ、これにより非晶質シリコン膜
８５を低抵抗化させる。Then, the lower wiring layer 81 and the upper wiring layer 84
When the wiring layers 81,
A voltage is applied between 84 to transform the amorphous silicon into polycrystal by Joule heat, thereby lowering the resistance of the amorphous silicon film 85.
【０００９】[0009]
【発明が解決しようとする課題】しかし、このような構
造や製造方法によれば、アルミニウムよりなる上層配線
層８４又は下層配線層８１と、非晶質シリコン膜８５が
直に接しているため、アルミニウムが非晶質シリコン膜
８５内に溶出したり相互拡散が起きやすく、電圧を印加
しないときでも非晶質シリコン膜８５が低抵抗化し易く
なるといった問題がある。However, according to such a structure and manufacturing method, since the upper wiring layer 84 or the lower wiring layer 81 made of aluminum and the amorphous silicon film 85 are in direct contact with each other, There is a problem that aluminum is likely to be eluted into the amorphous silicon film 85 or mutual diffusion occurs, and the resistance of the amorphous silicon film 85 is easily reduced even when no voltage is applied.
【００１０】また、上記した製造方法によれば、非晶質
シリコン膜８５の成膜の後にこれをパターニングするた
めの工程が別に必要となり、スループットが低下すると
いう不都合もある。Further, according to the above-mentioned manufacturing method, another step for patterning the amorphous silicon film 85 after forming the amorphous silicon film 85 is additionally required, and there is a disadvantage that the throughput is lowered.
【００１１】本発明はこのような問題に鑑みてなされた
ものであって、アンチヒューズを構成する非晶質半導体
への配線金属の溶出や、それらの相互拡散を防止すると
ともに、アンチヒューズ形成の際のスループットを向上
できる半導体装置及びその製造方法を提供することを目
的とする。The present invention has been made in view of the above problems, and prevents the elution of wiring metals into an amorphous semiconductor forming an antifuse and their mutual diffusion, and prevents the formation of an antifuse. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can improve the throughput at the time.
【００１２】[0012]
【課題を解決するための手段】上記した課題は、図
１、３に例示するように、層間絶縁膜４の上下に形成さ
れ、少なくとも一方が単一元素の高融点金属により形成
された上層配線層７と下層配線層３ａ，３ｂを有すると
ともに、前記層間絶縁膜４に形成されたコンタクトホー
ル５ａ，５ｂ内において前記下層配線層３ａ，３ｂの上
面に接し、かつ該コンタクトホール５ａ，５ｂ内を充填
する前記上層配線層７の下面に接して形成された非晶質
半導体膜６を備えたことを特徴とする半導体装置により
達成する。The above-mentioned problems are, as illustrated in FIGS. 1 and 3, formed in upper and lower portions of an interlayer insulating film 4, and at least one of them is an upper layer wiring formed of a refractory metal of a single element. It has a layer 7 and lower wiring layers 3a and 3b, and is in contact with the upper surfaces of the lower wiring layers 3a and 3b in the contact holes 5a and 5b formed in the interlayer insulating film 4 and inside the contact holes 5a and 5b. This is achieved by a semiconductor device including an amorphous semiconductor film 6 formed in contact with the lower surface of the upper wiring layer 7 to be filled.
【００１３】上記した課題は、前記上層配線層７と前
記下層配線層３ａ，３ｂを構成する前記高融点金属のう
ち少なくとも一方が、タングステン又はモリブデンであ
ることを特徴とする記載の半導体装置により達成す
る。The above-mentioned problems can be achieved by a semiconductor device according to claim 1, wherein at least one of the refractory metals forming the upper wiring layer 7 and the lower wiring layers 3a and 3b is tungsten or molybdenum. To do.
【００１４】上記した課題は、前記非晶質半導体膜６
は、アンドープの非晶質シリコン又は不純物をドープし
た非晶質シリコンであることを特徴とする記載の半導
体装置により達成する。The above-mentioned problems are solved by the amorphous semiconductor film 6 described above.
Is achieved by a semiconductor device as described above, which is undoped amorphous silicon or amorphous silicon doped with impurities.
【００１５】上記した課題は、図４に例示するよう
に、アンチヒューズを構成する高抵抗膜１８を上面に有
する第一の金属膜を形成した後に、該高抵抗膜１８及び
該第一の金属膜を連続してパターニングして下層配線層
１７を形成する工程と、前記下層配線層１７を覆う層間
絶縁膜１９を積層した後、該層間絶縁膜１９をエッチン
グして前記高抵抗膜１８の一部を表出するコンタクトホ
ール２０ａ，２０ｂを形成する工程と、前記層間絶縁膜
１９の上と前記コンタクトホール２０ａ，２０ｂ内に第
二の金属膜を形成した後に、該第二の金属膜をパターニ
ングして上層配線層２１を形成する工程とを有すること
を特徴とする半導体装置の製造方法により達成する。The above-mentioned problem is solved by forming the first metal film having the high resistance film 18 constituting the antifuse on the upper surface thereof, as shown in FIG. 4, and then forming the high resistance film 18 and the first metal film. A step of continuously patterning the film to form a lower wiring layer 17, and an interlayer insulating film 19 covering the lower wiring layer 17 is laminated, and then the interlayer insulating film 19 is etched to form one of the high resistance films 18. A step of forming contact holes 20a, 20b exposing the portions, and after forming a second metal film on the interlayer insulating film 19 and in the contact holes 20a, 20b, patterning the second metal film. And a step of forming the upper wiring layer 21. Then, the semiconductor device manufacturing method is achieved.
【００１６】上記した課題は、図５、６に例示するよ
うに、第一の金属膜をパターニングするか或いは半導体
基板に不純物を導入して下層導電層２３、３２を形成す
る工程と、前記下層導電層２３、３２を覆う層間絶縁膜
２４、３３を積層した後に、該層間絶縁膜２４、３３を
エッチングして前記下層導電層２３、３２の一部を表出
するコンタクトホール２５、３４を形成する工程と、前
記層間絶縁膜２４、３３の上と前記コンタクトホール２
５、３４内に、アンチヒューズを構成する高抵抗膜２
６、３５と第二の金属膜２７、３６を順に形成した後
に、該高抵抗膜２６、３５及び該第二の金属膜２７、３
６を連続的にパターニングして、下面に該高抵抗膜２
６、３５のある上層配線層２９、３９を形成する工程と
を有することを特徴とする半導体装置の製造方法により
達成する。The above-mentioned problems are, as illustrated in FIGS. 5 and 6, the steps of patterning the first metal film or introducing impurities into the semiconductor substrate to form the lower conductive layers 23 and 32, and the lower layer. After laminating the interlayer insulating films 24 and 33 covering the conductive layers 23 and 32, the interlayer insulating films 24 and 33 are etched to form contact holes 25 and 34 exposing a part of the lower conductive layers 23 and 32. And the contact holes 2 on the interlayer insulating films 24 and 33.
High resistance film 2 forming an anti-fuse in 5, 34
6, 35 and the second metal films 27, 36 are sequentially formed, and then the high resistance films 26, 35 and the second metal films 27, 3 are formed.
6 is continuously patterned to form the high resistance film 2 on the lower surface.
And a step of forming upper wiring layers 29, 39 having 6, 35.
【００１７】上記した課題は、前記第一の金属膜は、
高融点金属材により形成されているか又は上部が高融点
金属により覆われる一方、前記第二の金属膜は、高融点
金属材により形成されているか又は下部が高融点金属材
に敷かれていることを特徴とする記載の半導体装置
の製造方法により達成する。The above problem is that the first metal film is
The second metal film is formed of a refractory metal material, or the upper part thereof is covered with the refractory metal material, while the second metal film is formed of a refractory metal material or the lower part thereof is laid on the refractory metal material. And a method for manufacturing a semiconductor device.
【００１８】上記した課題は、図７に例示するよう
に、下層配線層４５を覆う層間絶縁膜４７を形成し、該
層間絶縁膜４７をパターニングして前記下層配線層４５
の一部を露出するコンタクトホール４８を形成する工程
と、前記コンタクトホール４８内の前記下層配線層４７
の上に非晶質半導体膜４９を形成する工程と、前記非晶
質半導体膜４９の露出面に、選択的にタングステン膜５
０又はシリコンを含むタングステン膜５０を付着する工
程と、前記層間絶縁膜４７であって前記タングステン膜
５０を通る領域にアルミニウムよりなる上層配線層５１
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成する。The above-mentioned problem is solved by forming an interlayer insulating film 47 covering the lower wiring layer 45 and patterning the interlayer insulating film 47, as shown in FIG.
Forming a contact hole 48 exposing a part of the contact hole 48, and the lower wiring layer 47 in the contact hole 48.
A step of forming an amorphous semiconductor film 49 on the surface of the amorphous semiconductor film 49, and selectively forming a tungsten film 5 on the exposed surface of the amorphous semiconductor film 49.
A step of depositing a tungsten film 50 containing 0 or silicon, and an upper wiring layer 51 made of aluminum in a region of the interlayer insulating film 47 passing through the tungsten film 50.
And a method of manufacturing a semiconductor device.
【００１９】上記した課題は、前記下層配線層４７
は、高融点金属により形成されているか、又は上部が高
融点金属材４６により覆われていることを特徴とする
記載の半導体装置の製造方法によって達成する。The above-mentioned problems are solved by the lower wiring layer 47.
Is achieved by a method of manufacturing a semiconductor device, which is formed of a refractory metal or whose upper portion is covered with a refractory metal material 46.
【００２０】[0020]
【作 用】第１〜３の発明によれば、アンチヒューズと
なる非晶質半導体膜６を上下の配線層３ａ、３ｂ、７を
単一元素の高融点金属により形成している。[Operation] According to the first to third aspects of the invention, the upper and lower wiring layers 3a, 3b and 7 of the amorphous semiconductor film 6 serving as an antifuse are formed of a refractory metal of a single element.
【００２１】このため、配線層を構成する材料が非晶質
半導体膜６に溶出したり相互拡散することはない。特
に、タングステン、モリブデンは導電率が良く、低消費
電力化等が図れる。また、非晶質半導体膜６がシリコン
の場合には、不純物のドープ量の調整によって、非晶質
半導体膜６を低抵抗化させた際の抵抗値を容易に変える
ことができる。Therefore, the material forming the wiring layer does not elute into the amorphous semiconductor film 6 or interdiffuse. In particular, tungsten and molybdenum have good electric conductivity and can achieve low power consumption. When the amorphous semiconductor film 6 is silicon, the resistance value when the resistance of the amorphous semiconductor film 6 is lowered can be easily changed by adjusting the doping amount of impurities.
【００２２】また、第４〜６の発明によれば、アンチヒ
ューズとなる高抵抗膜１８、２６、３５を、下層配線層
１７、２３、３２となる金属膜の上面、或いは上層配線
層２１、２９、３９となる金属膜の下面に直に形成し、
それらの金属膜の配線パターン形成と同時にパターニン
グしている。Further, according to the fourth to sixth inventions, the high resistance films 18, 26 and 35 which are antifuses are formed on the upper surfaces of the metal films which are the lower wiring layers 17, 23 and 32, or the upper wiring layers 21 and Directly formed on the lower surface of the metal film to be 29, 39,
The metal film is patterned at the same time as the wiring pattern is formed.
【００２３】このため、高抵抗膜１８、２６、３５のパ
ターニングのために独立したリソグラフィーを行う必要
はなく、マスク形成や位置合わせ等の手間が軽減され
る。また、第７、８の発明によれば、アンチヒューズを
構成する非晶質半導体膜４９の上面にタングステン膜５
０を選択的に付着するようにしている。Therefore, it is not necessary to perform independent lithography for patterning the high resistance films 18, 26, 35, and the labor for mask formation, alignment, etc. is reduced. According to the seventh and eighth inventions, the tungsten film 5 is formed on the upper surface of the amorphous semiconductor film 49 forming the antifuse.
0 is selectively attached.
【００２４】このため、非晶質半導体膜４９とその上の
アルミニウム上層配線層５１が相互拡散したり溶出する
ことが防止される。しかも、バリアメタルとなるタング
ステン膜５０のパターニング工程が軽減される。Therefore, it is possible to prevent the amorphous semiconductor film 49 and the aluminum upper wiring layer 51 thereon from interdiffusing or eluting. Moreover, the patterning process of the tungsten film 50 serving as the barrier metal is reduced.
【００２５】[0025]
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例装置を示す断面図である。Embodiments of the present invention will be described below with reference to the drawings. (A) Description of First Embodiment of the Present Invention FIG. 1 is a cross-sectional view showing a first embodiment device of the present invention.
【００２６】図において符号１は、半導体基板２の上に
形成された絶縁膜で、この上には、タングステン、モリ
ブデン、チタン等のような高純度単一元素の高融点金属
よりなる一層目配線層３ａ，３ｂが形成され、この一層
目配線層３ａ，３ｂはSiO2、ＰＳＧ等よりなる層間絶縁
膜４によって覆われている。In the figure, reference numeral 1 is an insulating film formed on a semiconductor substrate 2, on which a first-layer wiring made of a refractory metal of a high-purity single element such as tungsten, molybdenum, or titanium. Layers 3a and 3b are formed, and the first wiring layers 3a and 3b are covered with an interlayer insulating film 4 made of SiO 2 , PSG or the like.
【００２７】また、層間絶縁膜４には、一層目配線層３
ａ，３ｂの一部を露出する１又は複数のコンタクトホー
ル５ａ，５ｂが形成され、その内部にはアンチヒューズ
となる厚さ１０００Åの非晶質シリコン膜６が底面に沿
って形成されている。In addition, the first-layer wiring layer 3 is formed on the interlayer insulating film 4.
One or a plurality of contact holes 5a, 5b exposing a part of a, 3b are formed, and an amorphous silicon film 6 having a thickness of 1000Å to be an antifuse is formed inside the contact holes 5a, 5b.
【００２８】７は、層間絶縁膜４の上に形成された単一
元素の高融点金属よりなる二層目配線層で、非晶質シリ
コン膜６を有するコンタクトホール５ａや非晶質シリコ
ン膜６の無いコンタクトホール５ｂ内を通る経路に配置
されており、一層目配線層３ａ，３ｂとともに多層配線
構造を構成している。Reference numeral 7 is a second wiring layer made of a refractory metal of a single element, which is formed on the interlayer insulating film 4, and includes a contact hole 5a having an amorphous silicon film 6 and an amorphous silicon film 6. It is arranged in a path that passes through the contact hole 5b without a hole and forms a multilayer wiring structure together with the first-layer wiring layers 3a and 3b.
【００２９】この実施例の初期状態において、非晶質シ
リコン膜６が形成されていないコンタクトホール５ｂの
下にある一層目配線層３ｂは、二層目配線層７と導通状
態にある。これに対し、別なコンタクトホール５ａ内に
ある非晶質シリコン膜６は１００ＭΩ程度の電気抵抗値
であるため、その上下にある一層目配線３ａと二層目配
線層７は電気的にオープン状態となっている。In the initial state of this embodiment, the first wiring layer 3b below the contact hole 5b in which the amorphous silicon film 6 is not formed is in conduction with the second wiring layer 7. On the other hand, since the amorphous silicon film 6 in another contact hole 5a has an electric resistance value of about 100 MΩ, the first wiring 3a and the second wiring layer 7 above and below it are electrically open. Has become.
【００３０】この場合、上記した二層目配線層７及び一
層目配線層３ａは高融点金属から形成されているため、
非晶質シリコン膜６に溶出せず、容易に非晶質シリコン
膜６を低抵抗化することはない。In this case, since the second wiring layer 7 and the first wiring layer 3a described above are formed of a refractory metal,
It does not elute into the amorphous silicon film 6 and does not easily reduce the resistance of the amorphous silicon film 6.
【００３１】しかも、一層目、二層目配線層３、７を構
成する単一元素のタングステン等は抵抗値が低いため
に、配線による電力消費低減や高速化が図れる。そし
て、非晶質シリコン膜６を挟む一層目配線層３ａと二層
目配線層７の間に１０Ｖ程度のパルス電圧を印加する
と、ジュール熱が発生して非晶質シリコン膜６は多結晶
に相転移して１５０Ω程度まで低抵抗化し、一層目配線
層３ａと二層目配線層７を導通状態にする。そして、低
抵抗化された非晶質シリコン膜６は元の抵抗値に戻るこ
とはなく、永久に１５０Ω程度のままに維持される。Moreover, since the single element tungsten or the like forming the first and second wiring layers 3 and 7 has a low resistance value, the power consumption can be reduced and the speed can be increased by the wiring. When a pulse voltage of about 10 V is applied between the first wiring layer 3a and the second wiring layer 7 that sandwich the amorphous silicon film 6, Joule heat is generated and the amorphous silicon film 6 becomes polycrystalline. The phase transition is performed to reduce the resistance to about 150Ω, and the first wiring layer 3a and the second wiring layer 7 are brought into conduction. Then, the low resistance amorphous silicon film 6 does not return to the original resistance value and is permanently maintained at about 150Ω.
【００３２】このようにして、集積回路中に多数形成さ
れた配線層間のアンチヒューズ（非晶質シリコン膜）を
書き込むことにより、例えば所望の論理を実現できる。
次に、上記した装置の製造工程を簡単に説明する。In this way, by writing a large number of antifuses (amorphous silicon films) between wiring layers formed in the integrated circuit, for example, a desired logic can be realized.
Next, a manufacturing process of the above device will be briefly described.
【００３３】まず、絶縁膜１の上に高融点金属、例えば
タングステンをＣＶＤ法又はスパッタ法により積層す
る。ＣＶＤ法の場合は、ＷＦ6 の反応ガスを用いてこれ
を分解させ、タングステン（Ｗ）を絶縁膜１の上に全面
に成長させる。一方、スパッタ法の場合は、タングステ
ンをターゲットに用い、アルゴンによりスパッタリング
することによりタングステンを絶縁膜１に堆積させる。First, a refractory metal such as tungsten is laminated on the insulating film 1 by the CVD method or the sputtering method. In the case of the CVD method, a reactive gas of WF 6 is used to decompose this, and tungsten (W) is grown on the entire surface of the insulating film 1. On the other hand, in the case of the sputtering method, tungsten is used as a target, and tungsten is deposited on the insulating film 1 by sputtering with argon.
【００３４】次に、フォトリソグラフィー法とエッチン
グ法により、タングステン膜をパターニングして図２
(a) に示すような一層目配線層５ａ，５ｂを形成する。
さらに、ＣＶＤ法によりSiO2、ＰＳＧ等の層間絶縁膜４
を積層した後、フォトリソグラフィー法とエッチング法
によって層間絶縁膜４をパターニングし、一層目配線層
３ａ，３ｂの所定の位置の上にコンタクトホール５ａ，
５ｂを形成する（図２(b))。Next, the tungsten film is patterned by the photolithography method and the etching method, as shown in FIG.
First-layer wiring layers 5a and 5b as shown in (a) are formed.
Further, the interlayer insulating film 4 such as SiO 2 or PSG is formed by the CVD method.
Then, the interlayer insulating film 4 is patterned by the photolithography method and the etching method, and the contact holes 5a, 3a, 3b are formed on the predetermined positions of the wiring layers 3a, 3b.
5b is formed (FIG. 2 (b)).
【００３５】この後に、非晶質シリコン膜６を全面に１
０００Å程度の厚さに成膜する。その成膜方法として、
ＣＶＤ法とスパッタ法がある。ＣＶＤ法の場合にはSiH4
（シラン）或いはSi2H6 （ジシラン）の還元反応によっ
て非晶質シリコンを成長させる。成長温度は４００℃〜
５００℃が適している。スパッタ法の場合には、シリコ
ンターゲットをアルゴンでスパッタリングし、非晶質シ
リコンを堆積させる。After that, the amorphous silicon film 6 is formed on the entire surface by 1
The film is formed to a thickness of about 000Å. As the film forming method,
There are a CVD method and a sputtering method. SiH 4 in case of CVD method
Amorphous silicon is grown by a reduction reaction of (silane) or Si 2 H 6 (disilane). Growth temperature is 400 ℃ ~
500 ° C is suitable. In the case of the sputtering method, a silicon target is sputtered with argon to deposit amorphous silicon.
【００３６】この非晶質シリコンには不純物をドープし
てもよいし、しなくてもよい。イオン注入を行う場合
は、イオン種として燐、砒素、硼素等、III 族又はＶ族
の元素が適している。そのドーズ量は１０14〜１０16 a
toms/cm2程度、注入エネルギーはイオン種が非晶質シリ
コン膜６を突き抜けない程度とする。なお、６００℃程
度以上の熱処理を加えると、非晶質シリコンが多結晶化
してしまうので、イオン注入後に活性化アニールを行っ
てはならない。The amorphous silicon may or may not be doped with impurities. When the ion implantation is performed, a group III or V group element such as phosphorus, arsenic, or boron is suitable as an ion species. The dose amount is 10 14 to 10 16 a
The implantation energy is set to about toms / cm 2 , and the ion energy does not penetrate the amorphous silicon film 6. Note that if heat treatment at about 600 ° C. or higher is applied, amorphous silicon is polycrystallized. Therefore, activation annealing should not be performed after ion implantation.
【００３７】次に、フォトリソグラフィー法とエッチン
グ法により全面に成膜した非晶質シリコン膜６をパター
ニングして、所定のコンタクトホール５ａ内に残存さ
せ、これによりアンチヒューズを形成する（図２(c))。Next, the amorphous silicon film 6 formed on the entire surface by the photolithography method and the etching method is patterned and left in the predetermined contact hole 5a, thereby forming an antifuse (FIG. 2 ( c)).
【００３８】この後に、さらに単一元素の高融点金属を
ＣＶＤ法やスパッタ法により積層し、これを一層目配線
層３ａ，ｂと同様な方法によりパターニングして二層目
配線層３ｂを形成する（図２(d))。After that, a refractory metal of a single element is further laminated by a CVD method or a sputtering method, and this is patterned by the same method as the first wiring layers 3a and 3b to form a second wiring layer 3b. (Fig. 2 (d)).
【００３９】次に、アンチヒューズの電気的特性の調整
について説明する。非晶質シリコン膜６の膜厚を暑くす
ると、書き込み電圧が高くなる。例えば、膜厚１０００
Åで１０Ｖの場合、１３００Åにすると１２Ｖ程度とな
る。Next, the adjustment of the electrical characteristics of the antifuse will be described. If the thickness of the amorphous silicon film 6 is increased, the writing voltage will increase. For example, the film thickness 1000
In case of 10V at Å, it becomes about 12V at 1300Å.
【００４０】また、非晶質シリコン膜６に不純物をドー
プすると、書き込み後の抵抗値が小さくなり、イオン
種、ドーズ量を変えることによりその値は調整できる。
例えば、ノンドープで１７０Ωの場合、燐を１０16 ato
ms/cm2程度イオン注入すると、１４０Ω程度となる。When the amorphous silicon film 6 is doped with impurities, the resistance value after writing becomes small, and the value can be adjusted by changing the ion species and the dose amount.
For example, in the case of undoped 170 Ω, phosphorus is 10 16 ato
When ion implantation is performed at about ms / cm 2 , it becomes about 140Ω.
【００４１】さらに、書き込み前の初期状態での漏れ電
流を小さくしたい場合には、非晶質シリコン膜膜６形成
後の任意の時点でアニールすることが望ましく、これに
より漏れ電流を２桁小さくすることが可能にである。Further, if it is desired to reduce the leakage current in the initial state before writing, it is desirable to anneal at an arbitrary time after the formation of the amorphous silicon film 6, thereby reducing the leakage current by two digits. It is possible.
【００４２】例えば、アニールの温度は２５０〜５００
℃程度で、アニール時間は１５〜４０分程度で、また、
その雰囲気は、窒素、酸素或いは水素、又は窒素と水素
の混合である。しかし、集積回路の配線形成プロセスに
は、通常ウェハーをこの条件でアニールする工程がもと
もと含まれているので、このような場合には特別にアニ
ール工程を追加する必要はない。For example, the annealing temperature is 250 to 500.
℃, annealing time is about 15-40 minutes,
The atmosphere is nitrogen, oxygen or hydrogen, or a mixture of nitrogen and hydrogen. However, since the wiring forming process of the integrated circuit usually includes the step of annealing the wafer under this condition, it is not necessary to additionally add the annealing step in such a case.
【００４３】なお、上記した実施例ではアンチヒューズ
を非晶質シリコンにより形成したがその他の非晶質半導
体により形成してもよい。また、非晶質シリコンについ
ての記述は、後述する実施例についても適用される。Although the antifuse is made of amorphous silicon in the above-mentioned embodiments, it may be made of other amorphous semiconductors. The description of amorphous silicon also applies to the examples described later.
【００４４】（ｂ）本発明の第２実施例の説明 上記した装置では、一層目配線層５ａと二層目配線層７
の間にアンチヒーズ６を挟む装置について説明したが、
図３に示すように二層目配線層７とその上の三層目配線
層８との間に非晶質シリコン膜９を挟むことはもとより
可能である。(B) Description of the Second Embodiment of the Invention In the above-mentioned device, the first wiring layer 5a and the second wiring layer 7 are used.
I explained the device that sandwiches the anti-heat 6 between
As shown in FIG. 3, it is naturally possible to sandwich the amorphous silicon film 9 between the second wiring layer 7 and the third wiring layer 8 thereabove.
【００４５】図３において、図１と同一符号は同一要素
を示している。図中符号１０は、二層目配線層７を覆う
第二の層間絶縁膜で、その一部には二層目配線層７の一
部を露出するコンタクトホール１１が形成され、少なく
ともその底部には第二のアンチヒューズとなる非晶質シ
リコン膜９が形成されている。また、第二の層間絶縁膜
１０の上には、下層の配線層５ａ，５ｂ，７と同様に単
一元素の高融点金属よりなる三層目配線層８が形成さ
れ、この三層目配線層８はコンタクトホール１１内を通
るように配置されている。In FIG. 3, the same symbols as those in FIG. 1 indicate the same elements. In the figure, reference numeral 10 is a second interlayer insulating film which covers the second wiring layer 7, and a contact hole 11 which exposes a part of the second wiring layer 7 is formed in a part of the second interlayer insulating film, and at least the bottom thereof is Has an amorphous silicon film 9 serving as a second antifuse. Further, a third wiring layer 8 made of a refractory metal of a single element is formed on the second interlayer insulating film 10 like the lower wiring layers 5a, 5b and 7, and the third wiring layer is formed. The layer 8 is arranged so as to pass through the contact hole 11.
【００４６】（ｃ）本発明の第３実施例の説明 図４は、本発明の第３実施例装置及びその製造方法を示
す断面図である。図４(a) において符号１６は、半導体
基板（不図示）の上に形成された絶縁膜で、この上に
は、タングステン、モリブデン、チタン等の高融点金属
膜と非晶質シリコン膜１８が順に積層されている。(C) Description of Third Embodiment of the Present Invention FIG. 4 is a cross-sectional view showing an apparatus and a method for manufacturing the same according to a third embodiment of the present invention. In FIG. 4 (a), reference numeral 16 is an insulating film formed on a semiconductor substrate (not shown), on which a refractory metal film of tungsten, molybdenum, titanium or the like and an amorphous silicon film 18 are formed. They are stacked in order.
【００４７】そして、これらはフォトリソグラフィー法
によって連続的にパターニングされ、高融点金属膜１７
は一層目配線層を構成し、その上の非晶質シリコン膜１
８はアンチヒューズを構成する高抵抗膜となる。Then, these are continuously patterned by a photolithography method, and the high melting point metal film 17 is formed.
Constitutes the first wiring layer, and the amorphous silicon film 1 formed thereon
8 is a high resistance film that constitutes an antifuse.
【００４８】この場合、エッチング手段としてＲＩＥ法
やＥＣＲエッチング法等のエッチャーを用い、１mTorr
〜０．４Torr程度の真空度で行い、フッ素系ガスと塩素
系ガスをエッチングガスに用いる。フッ素系ガスとし
て、例えばＳＦ6 ／フロン115系、ＳＦ6 ／Ｏ2 系、Ｓ
Ｆ4 系があり、また、塩素系ガスとして、例えばCl2 、
Cl2 ／Ｏ2 系、ＢCl3 ／Cl2 系、SiCl4 ／Cl2 系があ
る。In this case, an etcher such as an RIE method or an ECR etching method is used as an etching means, and 1 mTorr
It is performed at a vacuum degree of about 0.4 Torr, and fluorine-based gas and chlorine-based gas are used as etching gas. As the fluorine-based gas, for example, SF 6 / Freon 115 system, SF 6 / O 2 system, S
There is F 4 system, and as the chlorine system gas, for example, Cl 2 ,
There are Cl 2 / O 2 system, BCl 3 / Cl 2 system, and SiCl 4 / Cl 2 system.
【００４９】次に、ＣＶＤ法によりSiO2、ＰＳＧ等の層
間絶縁膜１９を積層し、この後に、フォトリソグラフィ
ー法により層間絶縁膜１９をパターニングして一層目配
線層１７の上方の所望の位置にコンタクトホール２０
ａ，２０ｂを形成する（図４(b))。これにより、コンタ
クトホール２０ａ，２０ｂを通して非晶質シリコン膜１
８が表出する。Next, an interlayer insulating film 19 such as SiO 2, PSG stacked by CVD, after this, the desired position above the first layer wiring layer 17 by patterning the interlayer insulating film 19 by the photolithography method Contact hole 20
a and 20b are formed (FIG. 4 (b)). This allows the amorphous silicon film 1 to pass through the contact holes 20a and 20b.
8 appears.
【００５０】この後に、全体に高融点金属膜をさらに積
層し、ＲＩＥ法、ＥＣＲエッチング法等を用いたフォト
リソグラフィー法によりパターニングして二層目配線層
２１を形成する（図４(c))。この場合のエッチングガス
としてフッ素系ガス等を用いる。After that, a refractory metal film is further laminated on the entire surface and patterned by a photolithography method using RIE method, ECR etching method or the like to form a second wiring layer 21 (FIG. 4 (c)). .. In this case, a fluorine-based gas or the like is used as the etching gas.
【００５１】なお、二層目配線層２１と一層目配線層１
７とを永久的に絶縁状態にしたい領域では、コンタクト
ホール２０ａ，２０ｂを形成しなければよく、また、二
層目配線層２１と一層目配線層１７とを常に導通状態に
したい領域では、図４(b) に示すようにコンタクトホー
ル２０ａ，ｂを形成する際に連続して非晶質シリコン膜
１８をエッチングすればよく、この場合には非晶質シリ
コン膜１８の個別的なパターン工程が不要となる。この
段階のエッチングガスとしてはフッ素系ガス等を用い
る。The second wiring layer 21 and the first wiring layer 1
The contact holes 20a and 20b need not be formed in a region where the second insulating layer 7 and the first wiring layer 17 are to be permanently insulated from each other. As shown in FIG. 4 (b), the amorphous silicon film 18 may be continuously etched when the contact holes 20a and 20b are formed. In this case, the individual patterning process of the amorphous silicon film 18 may be performed. It becomes unnecessary. A fluorine-based gas or the like is used as the etching gas at this stage.
【００５２】次に、本実施例の作用について説明する。
上述した実施例において、一層目配線層１７と二層目配
線層２１の間に約１０Ｖ程度の電圧を印加すると、コン
タクトホール２０ａ，２０ｂの下の非晶質シリコン膜１
８は多結晶に相転移して低抵抗化し、一層目配線層１７
と二層目配線層２１は導通状態となる。Next, the operation of this embodiment will be described.
In the above-described embodiment, when a voltage of about 10 V is applied between the first wiring layer 17 and the second wiring layer 21, the amorphous silicon film 1 under the contact holes 20a and 20b is applied.
8 is a polycrystal phase transition to lower resistance, and the first wiring layer 17
Then, the second wiring layer 21 becomes conductive.
【００５３】この場合、コンタクトホール２０ａ，２０
ｂ以外の領域にある非晶質シリコン膜１８は低抵抗化せ
ずに絶縁状態となる。また、この実施例においては、一
層目配線層を形成する際に高融点金属膜１７と非晶質シ
リコン膜１８を連続的にパターニングしているので、非
晶質シリコン膜１８の個別のパターニング工程が不要と
なり、製造工数が軽減される。In this case, the contact holes 20a, 20
The amorphous silicon film 18 in the region other than b is in the insulating state without lowering the resistance. Further, in this embodiment, since the refractory metal film 17 and the amorphous silicon film 18 are continuously patterned when the first wiring layer is formed, a separate patterning step of the amorphous silicon film 18 is performed. Is unnecessary, and the manufacturing man-hours are reduced.
【００５４】なお、本実施例では一層目配線層１７と二
層目配線層２１を高融点金属により形成したが、アルミ
ニウム等によって形成してもよい。この場合には、非晶
質シリコン膜１８に接触する面にバリアメタルとして高
融点金属を積層する必要がある。これは、以下の第４、
５実施例についても同様に適用される。Although the first wiring layer 17 and the second wiring layer 21 are made of refractory metal in this embodiment, they may be made of aluminum or the like. In this case, it is necessary to stack a refractory metal as a barrier metal on the surface in contact with the amorphous silicon film 18. This is the fourth, below
The same applies to the fifth embodiment.
【００５５】（ｄ）本発明の第４実施例の説明 第３の実施例では一層目配線層１７の上に非晶質シリコ
ン膜１８を付着しているが、二層目配線層２１の下に非
晶質シリコン膜１８を付けてもよく、その実施例を図５
に示す。(D) Description of Fourth Embodiment of the Present Invention In the third embodiment, the amorphous silicon film 18 is deposited on the first wiring layer 17, but under the second wiring layer 21. Alternatively, an amorphous silicon film 18 may be attached to the surface, and an embodiment thereof is shown in FIG.
Shown in.
【００５６】図５(a) において符号２２は、半導体基板
（不図示）の上に形成された絶縁膜で、この上には一層
目配線層２３とこれを覆う層間絶縁膜24が形成されてい
る。また、層間絶縁膜２４には一層目配線層２３の一部
を露出するコンタクトホール２５ａ，２５ｂが形成され
ている。In FIG. 5A, reference numeral 22 is an insulating film formed on a semiconductor substrate (not shown), on which a first-layer wiring layer 23 and an interlayer insulating film 24 covering it are formed. There is. Further, contact holes 25a and 25b exposing a part of the first wiring layer 23 are formed in the interlayer insulating film 24.
【００５７】このような状態で、ＣＶＤ法により全体に
非晶質シリコン膜２６と高融点金属膜２７を順に積層す
る（図５(b))。ついで、コンタクトホール２５ａ，２５
ｂを通る配線パターンが形成されたフォトレジストのマ
スク２８を使用し、マスク２８から表出した高融点金属
膜２７と非晶質シリコン２８を連続的にエッチングす
る。高融点金属膜２７と非晶質シリコン膜２８の連続的
なエッチング手段としては、第３実施例に示すような条
件のＲＩＥ法やＥＣＲエッチング法がある。In such a state, the amorphous silicon film 26 and the refractory metal film 27 are sequentially laminated on the entire surface by the CVD method (FIG. 5B). Then, the contact holes 25a, 25
The refractory metal film 27 exposed from the mask 28 and the amorphous silicon 28 are continuously etched using a photoresist mask 28 having a wiring pattern passing through b. As a continuous etching means for the refractory metal film 27 and the amorphous silicon film 28, there are the RIE method and the ECR etching method under the conditions shown in the third embodiment.
【００５８】これにより、高融点金膜２７がパターニン
グされて二層目配線層２９が形成され、その下には同一
パターンの非晶質シリコン膜２６が形成される。次に、
本実施例の作用について説明する。As a result, the high melting point gold film 27 is patterned to form the second wiring layer 29, and the amorphous silicon film 26 having the same pattern is formed thereunder. next,
The operation of this embodiment will be described.
【００５９】この実施例において、二層目配線層２９と
非晶質シリコン２８のパターニングを連続して行ってい
るので、非晶質シリコン２８の個別のパターン工程が不
要となり、製造工数が軽減されることになる。In this embodiment, since the patterning of the second wiring layer 29 and the amorphous silicon 28 is carried out continuously, a separate patterning step of the amorphous silicon 28 is not necessary and the number of manufacturing steps is reduced. Will be.
【００６０】なお、既に述べたように一層目配線層２３
と二層目配線層２９との間に電圧を印加して非晶質シリ
コン膜２８を低抵抗化するが、第３実施例と同様に、コ
ンタクトホール２５ａ，ｂの下の非晶質シリコン膜２８
だけが低抵抗化可能な領域であり、その他の領域の非晶
質シリコン膜２８は絶縁状態となる。As described above, the first wiring layer 23
A voltage is applied between the second wiring layer 29 and the second wiring layer 29 to reduce the resistance of the amorphous silicon film 28. However, similar to the third embodiment, the amorphous silicon film under the contact holes 25a and 25b is formed. 28
Only the region where resistance can be reduced is present, and the amorphous silicon film 28 in the other regions is in an insulating state.
【００６１】（ｅ）本発明の第５実施例の説明 第３、４実施例では上下の配線層同士をアンチヒューズ
によって導通させる場合について説明したが、バルク導
電層とその上の配線層を導通させるアンチヒューズを図
６に基づいて説明する。(E) Description of Fifth Embodiment of the Present Invention In the third and fourth embodiments, the case where the upper and lower wiring layers are electrically connected by the antifuse has been described. However, the bulk conductive layer and the wiring layer above it are electrically connected. The antifuse to be made is demonstrated based on FIG.
【００６２】図６(a) において符号３１は、シリコン等
の半導体基板で、その上部には不純物導入によって形成
された導電層３２ａ，ｂが形成され、この導電層３２
ａ，ｂの一部は、半導体基板３１を覆う層間絶縁膜３３
のコンタクトホール３４ａ，ｂを通して露出されてい
る。In FIG. 6A, reference numeral 31 is a semiconductor substrate made of silicon or the like, on which conductive layers 32a and 32b formed by introducing impurities are formed.
Part of a and b is an interlayer insulating film 33 that covers the semiconductor substrate 31.
Exposed through the contact holes 34a, 34b.
【００６３】この状態で、全体に非晶質シリコン膜３５
と高融点金属膜３６を順に成膜し、ついで、コンタクト
ホール３４ａ，３４ｂを通る配線パターンが形成された
フォトレジストのマスク３７を使用し、マスク３７から
表出した高融点金属膜３６と非晶質シリコン３５を連続
的にエッチングする（図６(b))。In this state, the amorphous silicon film 35 is entirely formed.
And a refractory metal film 36 are formed in this order, and then a photoresist mask 37 having a wiring pattern passing through the contact holes 34a and 34b is used. The quality silicon 35 is continuously etched (FIG. 6B).
【００６４】連続的なエッチングを行う場合には、ＲＩ
Ｅ法やＥＣＲエッチング法等のエッチャーを用い、その
真空度やエッチングガスは第３実施例と同様である。こ
れにより、高融点金膜３６がパターニングされて一層目
配線層３９が形成され、その下には同一パターンの非晶
質シリコン膜３５が形成される（図６(c))。When continuous etching is performed, RI is used.
An etcher such as E method or ECR etching method is used, and the degree of vacuum and etching gas are the same as those in the third embodiment. As a result, the high melting point gold film 36 is patterned to form the first-layer wiring layer 39, and the amorphous silicon film 35 having the same pattern is formed thereunder (FIG. 6C).
【００６５】この後に、第二の層間絶縁膜４０を積層
し、これをフォトリソグラフィー法によりパターニング
して一層目配線層３９の一部を表出するコンタクトホー
ル４１を形成する。ついで、高融点金属膜を積層し、こ
れをフォトリソグラフィー法によりパターニングして二
層目配線層４２を形成して一層目配線層３９と導通させ
る（図６(d))。After that, a second interlayer insulating film 40 is laminated and patterned by a photolithography method to form a contact hole 41 exposing a part of the first wiring layer 39. Next, a refractory metal film is laminated and patterned by a photolithography method to form a second wiring layer 42, which is electrically connected to the first wiring layer 39 (FIG. 6 (d)).
【００６６】次に、本実施例の作用について説明する。
この実施例において、一層目配線層３９と非晶質シリコ
ン膜３５を連続的にパターニングしているので、非晶質
シリコン膜３５の個別のパターン工程が不要となり、製
造工数が軽減されることになる。Next, the operation of this embodiment will be described.
In this embodiment, since the first-layer wiring layer 39 and the amorphous silicon film 35 are continuously patterned, a separate patterning step for the amorphous silicon film 35 is unnecessary and the number of manufacturing steps is reduced. Become.
【００６７】また、一層目配線層３９と導電層３２ａ，
３２ｂを導通させる場合には、それらの間に所定の大き
さの電圧を印加して非晶質シリコン膜３５を低抵抗化す
るが、第３実施例と同様に、コンタクトホール３４ａ，
ｂの下の非晶質シリコン膜３５だけが低抵抗化可能な領
域で、その他の領域の非晶質シリコン膜３５は絶縁状態
となる。Further, the first wiring layer 39 and the conductive layers 32a,
In order to make 32b conductive, a voltage of a predetermined magnitude is applied between them to lower the resistance of the amorphous silicon film 35. However, as in the third embodiment, the contact holes 34a,
Only the amorphous silicon film 35 under b is a region where the resistance can be lowered, and the other regions of the amorphous silicon film 35 are in an insulating state.
【００６８】（ｆ）本発明の第６実施例の説明 図７は、本発明の第６実施例を示す断面図である。図７
(a) において符号４３は、半導体基板４４の上に形成さ
れた絶縁膜で、この上には、アルミニウムよりなる一層
目配線層４５ａ，４５ｂが形成され、この一層目配線層
４５ａ，４５ｂの上面にはタングステン、モリブデン等
の高融点金属膜４６ａ，４６ｂが形成されている。(F) Description of Sixth Embodiment of the Present Invention FIG. 7 is a sectional view showing a sixth embodiment of the present invention. Figure 7
In (a), reference numeral 43 is an insulating film formed on the semiconductor substrate 44, on which first-layer wiring layers 45a and 45b made of aluminum are formed, and the upper surfaces of the first-layer wiring layers 45a and 45b. High-melting-point metal films 46a and 46b of tungsten, molybdenum, etc. are formed on.
【００６９】この状態において、まず、ＣＶＤ法により
SiO2、ＰＳＧ等の層間絶縁膜４７を積層した後、フォト
リソグラフィー法とエッチング法により層間絶縁膜４７
をパターニングし、一層目配線層４５ａ，４５ｂの所定
の位置にコンタクトホール４８ａ，４８ｂを形成する
（図７(b))。In this state, first, the CVD method is used.
After laminating the interlayer insulating film 47 such as SiO 2 or PSG, the interlayer insulating film 47 is formed by photolithography and etching.
Is patterned to form contact holes 48a and 48b at predetermined positions in the first wiring layers 45a and 45b (FIG. 7B).
【００７０】この後に、ＣＶＤ法、スパッタ法により非
晶質シリコン膜４９を全面に１０００Å程度の厚さに成
膜し、ついで、フォトリソグラフィー法とエッチング法
により非晶質シリコン膜４９をパターニングして、所定
のコンタクトホール４８ａ内に残存させる（図７(c))。After this, an amorphous silicon film 49 is formed on the entire surface by CVD or sputtering to a thickness of about 1000 Å, and then the amorphous silicon film 49 is patterned by photolithography and etching. , Are left in the predetermined contact holes 48a (FIG. 7 (c)).
【００７１】この後に、非晶質シリコン膜４９の表出面
にシリコンを含む又は含まないタングステン膜５０をＣ
ＶＤ法によって選択的に形成する（図７(c))。ついで、
全体にアルミニウム膜を積層し、これを一層目配線層４
５ａ，ｂと同様な方法によりパターニングして二層目配
線層５１を形成する（図７(d))。Thereafter, a tungsten film 50 containing or not containing silicon is formed on the exposed surface of the amorphous silicon film 49 by C.
It is selectively formed by the VD method (FIG. 7C). Then,
An aluminum film is laminated on the entire surface, and this is used as the first wiring layer 4
The second wiring layer 51 is formed by patterning in the same manner as 5a and 5b (FIG. 7 (d)).
【００７２】この実施例によれば、アルミニウムに対す
るバリアメタルとなる高融点金属膜４６ａ，４６ｂとタ
ングステン膜５０の間に非晶質シリコン膜４８を挟んで
いるため、相互拡散や溶出は阻止される。しかも、バリ
アメタルとなるタングステン膜５０のパターニング工程
が軽減される。According to this embodiment, since the amorphous silicon film 48 is sandwiched between the refractory metal films 46a and 46b serving as a barrier metal against aluminum and the tungsten film 50, mutual diffusion and elution are prevented. .. Moreover, the patterning process of the tungsten film 50 serving as the barrier metal is reduced.
【００７３】なお、一層目配線層４５ａ，ｂを高融点金
属により形成してもよく、この場合にはバリアメタルは
不要である。The first wiring layers 45a and 45b may be formed of a refractory metal, and in this case, the barrier metal is unnecessary.
【００７４】[0074]
【発明の効果】以上述べたように第１〜３の発明によれ
ば、アンチヒューズとなる非晶質半導体膜を上下の配線
層を単一元素の高融点金属により形成しているので、配
線層を構成する材料が非晶質半導体膜に溶出したり相互
拡散することを防止できる。As described above, according to the first to third aspects of the invention, since the amorphous semiconductor film serving as the antifuse is formed of the upper and lower wiring layers by the refractory metal of a single element, It is possible to prevent the materials forming the layers from eluting into the amorphous semiconductor film or interdiffusing.
【００７５】特に単一元素のタングステン、モリブデン
は、それらの合金に比べて導電率が良く、低消費電力化
等を図ることができる。また、非晶質半導体膜がシリコ
ンの場合には、不純物のドープ量を変えることにより、
抵抗値の調整が容易になる。In particular, tungsten and molybdenum, which are single elements, have better conductivity than their alloys, and lower power consumption can be achieved. Further, when the amorphous semiconductor film is silicon, by changing the doping amount of impurities,
The resistance value can be adjusted easily.
【００７６】また、第４〜６の発明によれば、アンチヒ
ューズとなる高抵抗膜を、下層配線層となる金属膜の上
面、或いは上層配線層となる金属膜の下面に直に形成
し、それらの金属膜の配線パターン形成と同時にパター
ニングしているので、高抵抗膜のパターニングのために
独立したリソグラフィーを行う必要はなく、マスクの形
成や位置合わせ等を軽減できる。Further, according to the fourth to sixth inventions, the high resistance film to be the antifuse is directly formed on the upper surface of the metal film to be the lower wiring layer or the lower surface of the metal film to be the upper wiring layer, Since patterning is performed simultaneously with the formation of the wiring patterns of these metal films, it is not necessary to perform independent lithography for patterning the high resistance film, and mask formation, alignment, etc. can be reduced.
【００７７】また、第７、８の発明によれば、アンチヒ
ューズを構成する非晶質半導体膜の上面にタングステン
膜を選択的に付着しているので、非晶質半導体膜とその
上のアルミニウム上層配線層が相互拡散したり溶出する
ことを防止でき、しかも、バリアメタルとなるタングス
テン膜のパターニング工程を軽減できる。According to the seventh and eighth inventions, since the tungsten film is selectively adhered to the upper surface of the amorphous semiconductor film forming the antifuse, the amorphous semiconductor film and the aluminum film on the amorphous semiconductor film are deposited. It is possible to prevent mutual diffusion and elution of the upper wiring layer, and it is possible to reduce the step of patterning the tungsten film that serves as a barrier metal.
【図１】本発明の第１実施例装置を示す断面図である。FIG. 1 is a sectional view showing a first embodiment device of the present invention.
【図２】本発明の第１実施例装置の製造工程の一例を示
す断面図である。FIG. 2 is a cross-sectional view showing an example of a manufacturing process of the device according to the first embodiment of the present invention.
【図３】本発明の第２実施例装置を示す断面図である。FIG. 3 is a sectional view showing a second embodiment device of the present invention.
【図４】本発明の第３実施例を示す断面図である。FIG. 4 is a sectional view showing a third embodiment of the present invention.
【図５】本発明の第４実施例を示す断面図である。FIG. 5 is a sectional view showing a fourth embodiment of the present invention.
【図６】本発明の第５実施例を示す断面図である。FIG. 6 is a sectional view showing a fifth embodiment of the present invention.
【図７】本発明の第６実施例装置の製造工程の一例を示
す断面図である。FIG. 7 is a cross-sectional view showing an example of the manufacturing process of the device of the sixth embodiment of the present invention.
【図８】従来装置とその製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a conventional device and its manufacturing method.
１ 絶縁膜 ２ 半導体基板 ３ａ，３ｂ 一層目配線層 ４、１０ 層間絶縁膜 ５ａ，５ｂ、１１ コンタクトホール ６、９ 非晶質シリコン膜（非晶質半導体膜） ７ 二層目配線層 ８ 三層目配線層 １６、２２ 絶縁膜 １７、２３ 一層目配線層 １８、２６ 非晶質シリコン膜（非晶質半導体膜） １９、２４ 層間絶縁膜 ２０ａ、２０ｂ、２５ａ、２５ｂ コンタクトホール ２１、２９ 二層目配線層 ２７ 高融点金属膜 ２８ マスク ４３ 絶縁膜 ４４ 半導体基板 ４５ａ、４５ｂ 一層目配線層 ４６ａ、４６ｂ 高融点金属膜 ４７ 層間絶縁膜 ４８ａ、４８ｂ コンタクトホール ４９ 非晶質シリコン膜 ５０ タングステン膜 ５１ 二層目配線層 DESCRIPTION OF SYMBOLS 1 Insulating film 2 Semiconductor substrate 3a, 3b First wiring layer 4, 10 Interlayer insulating film 5a, 5b, 11 Contact hole 6, 9 Amorphous silicon film (amorphous semiconductor film) 7 Second wiring layer 8 Third layer Wiring layer 16, 22 insulating film 17, 23 first wiring layer 18, 26 amorphous silicon film (amorphous semiconductor film) 19, 24 interlayer insulating film 20a, 20b, 25a, 25b contact hole 21, 29 two layers Eye wiring layer 27 High melting point metal film 28 Mask 43 Insulating film 44 Semiconductor substrate 45a, 45b First wiring layer 46a, 46b High melting point metal film 47 Interlayer insulating film 48a, 48b Contact hole 49 Amorphous silicon film 50 Tungsten film 51 2 Layer wiring layer
Claims (8)
くとも一方が単一元素の高融点金属により形成された上
層配線層（７）と下層配線層（３ａ，３ｂ）を有すると
ともに、 前記層間絶縁膜（４）に形成されたコンタクトホール
（５ａ，５ｂ）内において前記下層配線層（３ａ，３
ｂ）の上面に接し、かつ該コンタクトホール（５ａ，５
ｂ）内を充填する前記上層配線層（７）の下面に接して
形成された非晶質半導体膜（６）を備えたことを特徴と
する半導体装置。1. An upper wiring layer (7) and a lower wiring layer (3a, 3b), which are formed above and below an interlayer insulating film (4), at least one of which is formed of a refractory metal of a single element, and In the contact holes (5a, 5b) formed in the interlayer insulating film (4), the lower wiring layers (3a, 3b) are formed.
b) is in contact with the upper surface of the contact hole (5a, 5a
b) A semiconductor device comprising an amorphous semiconductor film (6) formed in contact with the lower surface of the upper wiring layer (7) filling the inside.
（３ａ，３ｂ）を構成する前記高融点金属のうち少なく
とも一方が、タングステン又はモリブデンであることを
特徴とする請求項１記載の半導体装置。2. The at least one of the refractory metals forming the upper wiring layer (7) and the lower wiring layer (3a, 3b) is tungsten or molybdenum. Semiconductor device.
の非晶質シリコン又は不純物をドープした非晶質シリコ
ンであることを特徴とする請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the amorphous semiconductor film (6) is undoped amorphous silicon or amorphous silicon doped with impurities.
８）を上面に有する第一の金属膜を形成した後に、該高
抵抗膜（１８）及び該第一の金属膜を連続してパターニ
ングして下層配線層（１７）を形成する工程と、 前記下層配線層（１７）を覆う層間絶縁膜（１９）を積
層した後、該層間絶縁膜（１９）をエッチングして前記
高抵抗膜（１８）の一部を表出するコンタクトホール
（２０ａ，２０ｂ）を形成する工程と、 前記層間絶縁膜（１９）の上と前記コンタクトホール
（２０ａ，２０ｂ）内に第二の金属膜を形成した後に、
該第二の金属膜をパターニングして上層配線層（２１）
を形成する工程とを有することを特徴とする半導体装置
の製造方法。4. A high resistance film (1) constituting an antifuse.
Forming a lower wiring layer (17) by continuously patterning the high resistance film (18) and the first metal film after forming a first metal film having 8) on its upper surface; After laminating an interlayer insulating film (19) covering the lower wiring layer (17), the interlayer insulating film (19) is etched to expose a part of the high resistance film (18) and contact holes (20a, 20b). ), And after forming a second metal film on the interlayer insulating film (19) and in the contact holes (20a, 20b),
An upper wiring layer (21) is formed by patterning the second metal film.
And a step of forming a semiconductor device.
半導体基板に不純物を導入して下層導電層（２３、３
２）を形成する工程と、 前記下層導電層（２３、３２）を覆う層間絶縁膜（２
４、３３）を積層した後に、該層間絶縁膜（２４、３
３）をエッチングして前記下層導電層（２３、３２）の
一部を表出するコンタクトホール（２５、３４）を形成
する工程と、 前記層間絶縁膜（２４、３３）の上と前記コンタクトホ
ール（２５、３４）内に、アンチヒューズを構成する高
抵抗膜（２６、３５）と第二の金属膜（２７、３６）を
順に形成した後に、該高抵抗膜（２６、３５）及び該第
二の金属膜（２７、３６）を連続的にパターニングして
、下面に該高抵抗膜（２６、３５）のある上層配線層
（３９）を形成する工程とを有することを特徴とする半
導体装置の製造方法。5. The lower conductive layer (23, 3) by patterning the first metal film or introducing impurities into the semiconductor substrate.
2), and an interlayer insulating film (2) covering the lower conductive layers (23, 32).
(4, 33) and then the interlayer insulating film (24, 3).
3) etching to form contact holes (25, 34) exposing a part of the lower conductive layers (23, 32); and on the interlayer insulating films (24, 33) and the contact holes. After forming a high resistance film (26, 35) and a second metal film (27, 36) forming an antifuse in order in (25, 34), the high resistance film (26, 35) and the first metal film (26, 35) are formed. A step of continuously patterning the second metal film (27, 36) to form an upper wiring layer (39) having the high resistance film (26, 35) on the lower surface thereof. Manufacturing method.
形成されているか又は上部が高融点金属により覆われる
一方、前記第二の金属膜は、高融点金属材により形成さ
れているか又は下部が高融点金属材に敷かれていること
を特徴とする請求項４、５記載の半導体装置の製造方
法。6. The first metal film is formed of a refractory metal material, or the upper portion is covered with a refractory metal, while the second metal film is formed of a refractory metal material. 6. The method of manufacturing a semiconductor device according to claim 4, wherein the lower part is laid with a refractory metal material.
７）を形成し、該層間絶縁膜（４７）をパターニングし
て前記下層配線層（４５）の一部を露出するコンタクト
ホール（４８）を形成する工程と、 前記コンタクトホール（４８）内の前記下層配線層（４
７）の上に非晶質半導体膜（４９）を形成する工程と、 前記非晶質半導体膜（４９）の露出面に、選択的にタン
グステン膜（５０）又はシリコンを含むタングステン膜
（５０）を付着する工程と、 前記層間絶縁膜（４７）であって前記タングステン膜
（５０）を通る領域にアルミニウムよりなる上層配線層
（５１）を形成する工程とを有することを特徴とする半
導体装置の製造方法。7. An interlayer insulating film (4) covering a lower wiring layer (45).
7) and patterning the interlayer insulating film (47) to form a contact hole (48) exposing a part of the lower wiring layer (45); and the step of forming the contact hole (48) in the contact hole (48). Lower wiring layer (4
7) a step of forming an amorphous semiconductor film (49) on the exposed surface of the amorphous semiconductor film (49), and a tungsten film (50) or a tungsten film (50) containing silicon selectively. And a step of forming an upper wiring layer (51) made of aluminum in a region which is the interlayer insulating film (47) and passes through the tungsten film (50). Production method.
より形成されているか、又は上部が高融点金属材（４
６）により覆われていることを特徴とする請求項７記載
の半導体装置の製造方法。8. The lower wiring layer (47) is made of a refractory metal, or has an upper portion made of a refractory metal material (4).
The method of manufacturing a semiconductor device according to claim 7, wherein the method is covered with 6).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249584A JPH0590411A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249584A JPH0590411A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590411A true JPH0590411A (en) | 1993-04-09 |
Family
ID=17195189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249584A Withdrawn JPH0590411A (en) | 1991-09-27 | 1991-09-27 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590411A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211199A (en) * | 2007-02-02 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of producing the same |
-
1991
- 1991-09-27 JP JP3249584A patent/JPH0590411A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211199A (en) * | 2007-02-02 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of producing the same |
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