JPH0590373A - Apparatus for testing characteristics of thin film transistor - Google Patents
Apparatus for testing characteristics of thin film transistorInfo
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- JPH0590373A JPH0590373A JP27862191A JP27862191A JPH0590373A JP H0590373 A JPH0590373 A JP H0590373A JP 27862191 A JP27862191 A JP 27862191A JP 27862191 A JP27862191 A JP 27862191A JP H0590373 A JPH0590373 A JP H0590373A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示素子（以後ＬＣＤと略称）の基板に用いられ
る画素駆動用薄膜トランジスタ（以後ＴＦＴと略称）の
特性検査装置に関する。更に詳しくは、ドレン電極に容
量素子が接続されているＴＦＴの特性検査装置として好
適な特性検査装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a characteristic inspection device for a pixel driving thin film transistor (hereinafter abbreviated as TFT) used for a substrate of an active matrix type liquid crystal display device (hereinafter abbreviated as LCD). More specifically, the present invention relates to a characteristic inspection device suitable as a characteristic inspection device for a TFT in which a capacitive element is connected to a drain electrode.
【０００２】[0002]
【従来の技術】従来、ＬＣＤの基板に用いられている画
素駆動用ＴＦＴの特性検査装置としては、（ａ）基板上
で表示部以外の部分に作成した検査用ＴＦＴの特性を測
定する装置（一般トランジスター用カーブトレーサー
等）、（ｂ）ＴＦＴのドレン電極に接続されている透明
電極に検出端子を近接させてトンネル効果により電流を
検出する装置、（ｃ）電気光学効果を利用し測定する装
置等が用いられていた。これらはいずれもＴＦＴのドレ
ン電極に直接検出端子を接続出来ないために用いられて
いた装置である。2. Description of the Related Art Conventionally, as a device for inspecting the characteristics of a pixel driving TFT used for a substrate of an LCD, (a) a device for measuring the characteristics of an inspection TFT formed on a portion other than a display portion on a substrate ( (Curve tracer for general transistors, etc.), (b) a device for detecting a current by a tunnel effect by bringing a detection terminal close to a transparent electrode connected to a drain electrode of a TFT, (c) a device for measuring by utilizing an electro-optical effect Etc. were used. All of these are devices used because the detection terminal cannot be directly connected to the drain electrode of the TFT.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＴＦＴの特性検査装置にあっては、前記した
ようにいずれも直接ＴＦＴのドレン電極の電圧を測定で
きるものではないため、満足できるものではなかった。
つまり上記（ａ），（ｂ）では再現性・精度の点で不十
分さが残るという問題点があった。また上記（ｂ），
（ｃ）では更に装置が高価で大がかりなものであること
も問題であった。However, none of such conventional TFT characteristic inspection devices can directly measure the voltage of the drain electrode of the TFT, as described above, and therefore are satisfactory. Was not.
In other words, the problems (a) and (b) described above have a problem in that reproducibility and accuracy remain insufficient. In addition, (b),
In (c), there is a problem that the device is expensive and large-scale.
【０００４】本発明の目的は上記課題を解決し、ＬＣＤ
用基板に形成されているＴＦＴの特性を、素子に悪影響
を与える事なく簡単で再現性良く確実に検査できる特性
検査装置を提供することにある。The object of the present invention is to solve the above-mentioned problems and to provide an LCD.
An object of the present invention is to provide a characteristic inspection device capable of inspecting the characteristics of a TFT formed on a substrate for inspection easily and with good reproducibility, without adversely affecting the element.
【０００５】[0005]
【課題を解決するための手段】図１に本発明の構成を説
明するブロックダイヤグラムを示した。なお、図１の破
線内は、被測定物であるＴＦＴ基板部１６である。本発
明は、ドレン電極４に容量素子７が接続されているＴＦ
Ｔの特性検査装置であって、ＴＦＴ１のゲート電極２に
ドライブパルスおよびテストパルスを出力する検査信号
発生部５と、ドレン電極４に接続されている容量素子７
に電荷を充電するための試験電圧を前記ドライブパルス
のタイミングと同期して前記ＴＦＴ１のソース電極３に
出力する試験電圧発生部６と、前記ゲート電極２に出力
されるテストパルスのタイミングにより前記ソース電極
３に放電される前記容量素子７に蓄えられていた電荷を
検出する電圧検出部８とを具備することにより、前記課
題の解決を図った物である。FIG. 1 shows a block diagram for explaining the structure of the present invention. The inside of the broken line in FIG. 1 is the TFT substrate portion 16 which is the object to be measured. The present invention relates to a TF in which the capacitive element 7 is connected to the drain electrode 4.
A characteristic inspection device for a T, comprising an inspection signal generator 5 for outputting a drive pulse and a test pulse to a gate electrode 2 of a TFT 1, and a capacitive element 7 connected to a drain electrode 4.
A test voltage generator 6 that outputs a test voltage for charging the electric charge to the source electrode 3 of the TFT 1 in synchronization with the timing of the drive pulse, and a source of the test voltage that is output to the gate electrode 2 by the timing of the test pulse. The problem is solved by including a voltage detection unit 8 that detects the electric charge stored in the capacitive element 7 that is discharged to the electrode 3.
【０００６】[0006]
【作用】本発明の作用を、図１及びゲート電極電圧波形
及びソース電極電圧波形のタイミングチャートを示した
図２を用いて説明する。評価するＴＦＴ１のゲート電極
２に検査信号発生部５を、またソース電極３に試験電圧
発生部６を接続する。ドライブパルス９を検査信号発生
部５からＴＦＴ１のゲート電極２に出力すると同時に、
試験電圧発生部６から前記ＴＦＴ１のソース電極３に試
験電圧１１を一定時間（試験電圧書き込み時間）ＴW 出
力することにより、ドレン電極４に接続されている容量
素子７にＴＦＴのチャネル部を通し電荷を充電しその後
一定時間（電荷保持時間）ＴH 保持する。この時被測定
物であるＴＦＴ基板部１６のＴＦＴ１及び容量素子７の
特性が正常であれば常に一定量の電荷が容量素子７に充
電される。ところがＴＦＴ基板部１６のＴＦＴ１または
容量素子７の特性に異常があると、容量素子７に充電さ
れる電荷量にバラツキが出たり、電荷保持時間ＴH 中に
充電された電荷が異常放電したりする。The operation of the present invention will be described with reference to FIG. 1 and FIG. 2 which is a timing chart of the gate electrode voltage waveform and the source electrode voltage waveform. The inspection signal generator 5 is connected to the gate electrode 2 of the TFT 1 to be evaluated, and the test voltage generator 6 is connected to the source electrode 3. At the same time as outputting the drive pulse 9 from the inspection signal generator 5 to the gate electrode 2 of the TFT 1,
By outputting the test voltage 11 from the test voltage generator 6 to the source electrode 3 of the TFT 1 for a certain period of time (test voltage writing time) T W , the channel portion of the TFT is passed through the capacitive element 7 connected to the drain electrode 4. After being charged with electric charges, it is held for a certain time (charge holding time) T H. At this time, if the characteristics of the TFT 1 and the capacitive element 7 of the TFT substrate portion 16 which is the object to be measured are normal, a fixed amount of electric charge is always charged in the capacitive element 7. However, when there is an abnormality in characteristics of TFT1 or capacitive element 7 of the TFT substrate 16, and out variations in amount of charge stored in a capacitor element 7, or the electric charge charged in the charge holding time T H is abnormal discharge To do.
【０００７】この後、ＴＦＴ１のソース電極３に接続さ
れている検査信号発生部５を外し、ソース電極３には電
圧検出部８を接続する。前記検査信号発生部５からテス
トパルス１０をゲート電極２に一定時間（電荷読み出し
時間）ＴR 出力し、この時ドレン電極４に接続されてい
る容量素子７からＴＦＴのチャネル部を通し前記ソース
電極３に放電される電荷を電圧検出部８により検出す
る。この時電荷充電時と同様に、被測定物であるＴＦＴ
基板部１６のＴＦＴ１及び容量素子７の特性が正常であ
れば容量素子７に充電されていた一定量の電荷が、ＴＦ
Ｔのチャネル部を通り安定にソース電極３に放電され、
電圧検出部８により検出される放電電圧値Ｖ2 は常に一
定の値になる。After that, the inspection signal generating section 5 connected to the source electrode 3 of the TFT 1 is removed, and the voltage detecting section 8 is connected to the source electrode 3. The test signal generator 5 outputs a test pulse 10 to the gate electrode 2 for a certain period of time (charge reading time) T R , and at this time, the capacitive element 7 connected to the drain electrode 4 passes through the channel part of the TFT and the source electrode. The electric charge discharged to 3 is detected by the voltage detection unit 8. At this time, as in the case of charge charging, the TFT to be measured is
If the characteristics of the TFT 1 and the capacitive element 7 of the substrate portion 16 are normal, the fixed amount of electric charge charged in the capacitive element 7 is TF.
Stable discharge to the source electrode 3 through the channel portion of T,
The discharge voltage value V 2 detected by the voltage detector 8 is always a constant value.
【０００８】ところがＴＦＴ基板部１６のＴＦＴ１また
は容量素子７の特性に異常があると、電荷保持時間ＴH
後に容量素子７に充電されている電荷量にバラツキが有
るため、ＴＦＴのチャネル部を通りソース電極３に放電
され、電圧検出部８により検出される放電電圧値Ｖ2 に
バラツキが生じる。このようにして電圧検出部８により
検出される放電電圧値Ｖ2 を測定する事により、ドレン
電極４に容量素子７が接続されているＴＦＴ１の特性を
検査することができる。However, if the characteristics of the TFT 1 or the capacitive element 7 of the TFT substrate 16 are abnormal, the charge holding time T H
There is a variation in the amount of electric charge charged in the capacitance element 7 later, so that the discharge voltage value V 2 detected by the voltage detection unit 8 varies due to the discharge to the source electrode 3 through the channel portion of the TFT. By measuring the discharge voltage value V 2 detected by the voltage detection unit 8 in this way, the characteristics of the TFT 1 in which the capacitive element 7 is connected to the drain electrode 4 can be inspected.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （実施例１）本発明の一実施例を、図１及び図２に示し
た。まず構成を説明する。被測定物であるＴＦＴ基板部
１６にはＴＦＴ１及びそのドレン電極４に接続されてい
る容量素子７が形成されている。ＴＦＴ１のゲート電極
２にはドライブパルス９およびテストパルス１０を出力
する検査信号発生部５が接続されている。ＴＦＴ１のソ
ース電極３にはドライブパルス９に同期して試験電圧１
１を出力する試験電圧発生部６と、テストパルス１０に
同期して放電される電荷を検出する電圧検出部８とが接
続可能な状態で配置されている。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) One embodiment of the present invention is shown in FIGS. First, the configuration will be described. On the TFT substrate portion 16 which is the object to be measured, the TFT 1 and the capacitive element 7 connected to the drain electrode 4 thereof are formed. A test signal generator 5 for outputting a drive pulse 9 and a test pulse 10 is connected to the gate electrode 2 of the TFT 1. Test voltage 1 is applied to the source electrode 3 of the TFT 1 in synchronization with the drive pulse 9.
A test voltage generator 6 that outputs 1 and a voltage detector 8 that detects charges discharged in synchronization with the test pulse 10 are arranged in a connectable state.
【００１０】次に作用を説明する。まずＴＦＴ１のソー
ス電極３には試験電圧発生部６を接続する。この状態で
検査信号発生部５から発生されたドライブパルス９を、
ＴＦＴ１のゲート電極２に出力し、接続されているＴＦ
Ｔをオンにする。この時の試験電圧書き込み時間Ｔ
W は、ドレン電極４に接続されている容量素子７に再現
性良く電荷を充電するに必要十分な時間に設定する。Next, the operation will be described. First, the test voltage generator 6 is connected to the source electrode 3 of the TFT 1. In this state, the drive pulse 9 generated from the inspection signal generator 5 is
TF that outputs to the gate electrode 2 of TFT1 and is connected
Turn on T. Test voltage writing time T at this time
W is set to a time sufficient and sufficient to charge the capacitive element 7 connected to the drain electrode 4 with good reproducibility.
【００１１】試験電圧発生部６からドライブパルス９に
同期してソース電極３に試験電圧１１を一定時間（試験
電圧書き込み時間）ＴW 出力する。ＴＦＴ１及びそのド
レン電極４に接続されている容量素子７が正常な場合に
は、オン状態となったＴＦＴ１のチャネル部を通しドレ
ン電極４に接続されている容量素子７に一定量の電荷が
充電される。ところが、ＴＦＴ１またはドレン電極４に
接続されている容量素子７が異常な場合には、容量素子
７に充電される電荷にバラツキが生じる。この時の試験
電圧値Ｖ1 は、ＴＦＴ１及びドレン電極４に接続されて
いる容量素子７の特性等により適宜設定する。The test voltage generator 6 outputs the test voltage 11 to the source electrode 3 in synchronization with the drive pulse 9 for a fixed time (test voltage writing time) T W. When the capacitive element 7 connected to the TFT 1 and its drain electrode 4 is normal, a certain amount of electric charge is charged in the capacitive element 7 connected to the drain electrode 4 through the channel portion of the TFT 1 which is turned on. To be done. However, when the capacitance element 7 connected to the TFT 1 or the drain electrode 4 is abnormal, the charge charged in the capacitance element 7 varies. The test voltage value V 1 at this time is appropriately set depending on the characteristics of the capacitive element 7 connected to the TFT 1 and the drain electrode 4.
【００１２】この後、ゲート電極２にパルスを出力しな
いでＴＦＴ１をオフとすることにより一定時間（電荷保
持時間）ＴH 容量素子７に充電されている電荷を保持さ
せる。この時、ＴＦＴ１及びそのドレン電極４に接続さ
れている容量素子７が正常な場合には、容量素子７に充
電されている電荷が保持される。ところが、ＴＦＴ１ま
たはドレン電極４に接続されている容量素子７が異常な
場合には、容量素子７に充電された電荷が異常放電して
しまう。After that, the TFT 1 is turned off without outputting a pulse to the gate electrode 2 to hold the charge stored in the T H capacitive element 7 for a certain time (charge holding time). At this time, when the capacitive element 7 connected to the TFT 1 and its drain electrode 4 is normal, the electric charge charged in the capacitive element 7 is retained. However, when the capacitive element 7 connected to the TFT 1 or the drain electrode 4 is abnormal, the electric charge charged in the capacitive element 7 is abnormally discharged.
【００１３】この後、試験電圧発生部６をソース電極３
からはずし、電圧検出部８を接続する。この後、検査信
号発生部５からテストパルス１０をＴＦＴ１のゲート電
極２に出力し、接続されているＴＦＴ１をオンにする。
こうすることにより、容量素子７に保持されていた電荷
をドレン電極４からＴＦＴ１のチャネル部を通しソース
電極３に流れ出させる。このソース電極３に流れ出てき
た電荷を接続されている電圧検出部８により検出する。
ＴＦＴ１をオンにするためのテストパルス１０を印加す
る電荷読み出し時間ＴR は被測定物であるＴＦＴ１及び
ドレン電極４に接続されている容量素子７の特性等によ
り適宜設定される。Thereafter, the test voltage generator 6 is connected to the source electrode 3
Then, the voltage detector 8 is connected. Then, the test signal generator 5 outputs a test pulse 10 to the gate electrode 2 of the TFT 1 to turn on the connected TFT 1.
By doing so, the electric charge held in the capacitive element 7 is caused to flow from the drain electrode 4 to the source electrode 3 through the channel portion of the TFT 1. The electric charges flowing out to the source electrode 3 are detected by the connected voltage detection unit 8.
The charge read time T R for applying the test pulse 10 for turning on the TFT 1 is appropriately set depending on the characteristics of the capacitor 1 connected to the TFT 1 and the drain electrode 4 as the DUT.
【００１４】この時、ＴＦＴ１及びそのドレン電極４に
接続されている容量素子７が正常な場合には、電圧検出
部８により検出される放電電圧値Ｖ2 は電荷読み出し時
間ＴR が１００μ秒のとき試験電圧値Ｖ1 の約１／２で
ほぼ一定の値となった。一方、ＴＦＴ１またはそのドレ
ン電極４に接続されている容量素子７に異常がある場合
には、電圧検出部８により検出される放電電圧値Ｖ2 は
電荷読み出し時間ＴR にかかわらずＴＦＴ１またはその
ドレン電極４に接続されている容量素子７の異常の程度
によりバラついたが、正常値である試験電圧値Ｖ1 の約
１／２よりはるかに小さい値であり、ＴＦＴ１またはそ
のドレン電極４に接続されている容量素子７に異常が生
じていることを確認できた。以上説明したように本実施
例によれば、ＴＦＴ１のドレン電極４に接触する事なく
ＴＦＴ１及びそのドレン電極４に接続されている容量素
子７を、素子に悪影響を与える事なく簡単で再現性良く
確実に検査できるという本願特有の作用効果が得られ
た。At this time, when the TFT 1 and the capacitive element 7 connected to the drain electrode 4 thereof are normal, the discharge voltage value V 2 detected by the voltage detection unit 8 has a charge read time T R of 100 μsec. At this time, it became a substantially constant value at about 1/2 of the test voltage value V 1 . On the other hand, when there is an abnormality in the capacitive element 7 connected to the TFT 1 or its drain electrode 4, the discharge voltage value V 2 detected by the voltage detection unit 8 is the TFT 1 or its drain regardless of the charge read time T R. Although it varied depending on the degree of abnormality of the capacitive element 7 connected to the electrode 4, the value was much smaller than about 1/2 of the normal test voltage value V 1 and was connected to the TFT 1 or its drain electrode 4. It has been confirmed that an abnormality has occurred in the capacitive element 7 that has been formed. As described above, according to the present embodiment, the TFT 1 and the capacitive element 7 connected to the drain electrode 4 of the TFT 1 without contacting the drain electrode 4 of the TFT 1 can be easily and reproducibly provided without adversely affecting the element. The function and effect peculiar to the present application that the inspection can be reliably performed were obtained.
【００１５】（実施例２）図３は、本発明の他の一実施
例を示すブロックダイヤグラムである。被測定物である
ＴＦＴ基板部１６の要部を図５に示した。(Embodiment 2) FIG. 3 is a block diagram showing another embodiment of the present invention. FIG. 5 shows a main part of the TFT substrate 16 which is the object to be measured.
【００１６】まず構成を説明する。被測定物であるＴＦ
Ｔ基板部１６にはｍ本の走査線２０（２０１〜２０ｍ）
及びｎ本の信号線２１（２１１〜２１ｎ）が形成されて
おり、そのマトリクス状のｍ×ｎ箇所の交点にはそれぞ
れのゲート電極２を走査線２０に、ソース電極３を信号
線２１にそれぞれ接続されたＴＦＴ１及びそのドレン電
極４に接続されている容量素子７が形成されている。ｍ
本の走査線２０（２０１〜２０ｍ）は走査セレクターバ
ッファ部１４に接続されている。走査セレクターバッフ
ァ部１４には、ｎ個のＴＦＴ１のそれぞれのゲ−ト電極
２が接続されたｍ本の走査線２０が接続されている。First, the configuration will be described. TF that is the DUT
There are m scanning lines 20 (201 to 20 m) on the T substrate portion 16.
And n signal lines 21 (21 1 to 21 n) are formed, and the respective gate electrodes 2 are connected to the scanning lines 20 and the source electrodes 3 are connected to the signal lines 21 at the intersections of m × n locations in the matrix. A capacitive element 7 connected to the connected TFT 1 and its drain electrode 4 is formed. m
The scanning lines 20 (201 to 20 m) of the book are connected to the scanning selector buffer unit 14. The scanning selector buffer section 14 is connected with m scanning lines 20 to which the respective gate electrodes 2 of the n TFTs 1 are connected.
【００１７】またｎ本の信号線２１（２１１〜２１ｎ）
は信号セレクターバッファ部１５に接続されている。信
号セレクターバッファ部１５には、ｍ個のＴＦＴ１のそ
れぞれのソース電極３が接続されたｎ本の信号線２１が
接続されている。Further, n signal lines 21 (211-21n)
Is connected to the signal selector buffer unit 15. The signal selector buffer unit 15 is connected to n signal lines 21 to which the source electrodes 3 of the m TFTs 1 are connected.
【００１８】走査セレクターバッファ部１４は、検査信
号発生部５及び制御部１３に接続されている。また信号
セレクターバッファ部１５は、試験電圧発生部６、電圧
検出部８及び制御部１３に接続されており、試験電圧発
生部６及び電圧検出部８は、制御部１３に接続されてい
る。The scan selector buffer section 14 is connected to the inspection signal generating section 5 and the control section 13. The signal selector buffer unit 15 is connected to the test voltage generation unit 6, the voltage detection unit 8 and the control unit 13, and the test voltage generation unit 6 and the voltage detection unit 8 are connected to the control unit 13.
【００１９】次に作用を説明する。まず検査信号発生部
５から発生されたドライブパルス９を、制御部１３によ
り制御されている走査セレクターバッファ部１４により
検査する走査線２０１に出力し、接続されているＴＦＴ
をオンにする。この時の試験電圧書き込み時間ＴW は、
おもに走査線２０の本数に依り、さらには被測定物であ
るＴＦＴ１及びドレン電極４に接続されている容量素子
７の特性・配線抵抗・配線と画素との容量等により１μ
秒〜１秒から設定される。走査線２０の本数が７００本
である場合には１０μ秒〜１００ｍ秒が適している。Next, the operation will be described. First, the drive pulse 9 generated from the inspection signal generating unit 5 is output to the scanning line 201 to be inspected by the scanning selector buffer unit 14 controlled by the control unit 13, and the connected TFT.
Turn on. At this time, the test voltage writing time T W is
1 μ depending mainly on the number of scanning lines 20 and further on the characteristics of the capacitive element 7 connected to the TFT 1 and the drain electrode 4 to be measured, the wiring resistance, the capacitance between the wiring and the pixel, and the like.
It is set from seconds to 1 second. When the number of scanning lines 20 is 700, 10 μsec to 100 msec is suitable.
【００２０】前記制御部１３により制御された試験電圧
発生部６からドライブパルス９に同期して信号線２１１
を介してソース電極３に試験電圧１１を一定時間（試験
電圧書き込み時間）ＴW 出力することにより、走査線２
０１と信号線２１１との交点に形成されたＴＦＴ１及び
そのドレン電極４に接続されている容量素子７が正常な
場合には、交点に形成されたオン状態のＴＦＴ１のチャ
ネル部を通しそのドレン電極４に接続されている容量素
子７に一定量の電荷が充電される。ところが、交点に形
成されたＴＦＴ１またはドレン電極４に接続されている
容量素子７が異常な場合には、容量素子７に充電される
電荷にバラツキが生じる。この時の試験電圧値Ｖ1 は、
１Ｖ以上が適しており、走査線２０の本数・ＴＦＴ１及
びドレン電極４に接続されている容量素子７の特性・配
線抵抗・配線と画素との容量等により適宜設定する。ま
た、この時電圧検出部８は、試験電圧値Ｖ1 に影響を与
えない様に、スイッチ等で電気的に絶縁された状態にし
ておく。The signal line 211 is synchronized with the drive pulse 9 from the test voltage generator 6 controlled by the controller 13.
The test voltage 11 is output to the source electrode 3 for a certain time (test voltage writing time) T W via the
When the TFT 1 formed at the intersection of 01 and the signal line 211 and the capacitive element 7 connected to the drain electrode 4 thereof are normal, the drain electrode is passed through the channel portion of the TFT 1 in the ON state formed at the intersection. A fixed amount of electric charge is charged in the capacitive element 7 connected to 4. However, when the capacitance element 7 connected to the TFT 1 or the drain electrode 4 formed at the intersection is abnormal, the charge charged in the capacitance element 7 varies. The test voltage value V 1 at this time is
1 V or more is suitable, and is appropriately set depending on the number of scanning lines 20, the characteristics of the capacitive element 7 connected to the TFT 1 and the drain electrode 4, the wiring resistance, the capacitance between the wiring and the pixel, and the like. At this time, the voltage detection unit 8 is kept electrically insulated by a switch or the like so as not to affect the test voltage value V 1 .
【００２１】この後、ゲート電極２にパルスを出力しな
いでＴＦＴ１をオフとすることにより一定時間（電荷保
持時間）ＴH 容量素子７に充電されている電荷を保持さ
せる。この時、交点に形成されたＴＦＴ１及びそのドレ
ン電極４に接続されている容量素子７が正常な場合に
は、容量素子７に充電されている電荷が保持される。と
ころが、交点に形成されたＴＦＴ１またはドレン電極４
に接続されている容量素子７が異常な場合には、容量素
子７に充電された電荷が異常放電してしまう。After that, the TFT 1 is turned off without outputting a pulse to the gate electrode 2 to hold the electric charge stored in the T H capacitive element 7 for a fixed time (charge holding time). At this time, when the capacitance element 7 connected to the TFT 1 formed at the intersection and the drain electrode 4 thereof is normal, the electric charge charged in the capacitance element 7 is held. However, the TFT 1 or drain electrode 4 formed at the intersection
When the capacitive element 7 connected to is abnormal, the electric charge charged in the capacitive element 7 is abnormally discharged.
【００２２】この後、検査信号発生部５からテストパル
ス１０を制御部１３により制御されている走査セレクタ
ーバッファ部１４により検査する走査線２０１に出力
し、接続されているＴＦＴ１をオンにする。こうするこ
とにより、容量素子７に保持されていた電荷をドレン電
極４からＴＦＴ１のチャネル部を通しソース電極３に流
れ出させる。このソース電極３に流れ出てきた電荷を信
号線２１１・信号セレクターバッファ部１５を介し制御
部１３により制御されている電圧検出部８により検出す
る。ＴＦＴ１をオンにするためのテストパルス１０を印
加する電荷読み出し時間ＴR は走査線数・被測定物であ
るＴＦＴ１及びドレン電極４に接続されている容量素子
７の特性・配線抵抗・配線と画素との容量等により適宜
設定される。また、この時試験電圧発生部６は、放電電
圧値Ｖ2に影響を与えない様に、スイッチ等で電気的に
絶縁された状態にしておく。Thereafter, the test signal generator 5 outputs the test pulse 10 to the scan line 201 to be inspected by the scan selector buffer 14 controlled by the controller 13 to turn on the connected TFT 1. By doing so, the electric charge held in the capacitive element 7 is caused to flow from the drain electrode 4 to the source electrode 3 through the channel portion of the TFT 1. The electric charges flowing out to the source electrode 3 are detected by the voltage detection unit 8 controlled by the control unit 13 via the signal line 211 and the signal selector buffer unit 15. The charge reading time T R for applying the test pulse 10 for turning on the TFT 1 is the number of scanning lines, the characteristics of the capacitive element 7 connected to the TFT 1 and the drain electrode 4 as the DUT, the wiring resistance, the wiring and the pixel. It is appropriately set according to the capacity of At this time, the test voltage generator 6 is kept electrically insulated by a switch or the like so as not to affect the discharge voltage value V 2 .
【００２３】この時、ＴＦＴ１及びそのドレン電極４に
接続されている容量素子７が正常な場合には、電圧検出
部８により検出される放電電圧値Ｖ2 は電荷読み出し時
間ＴR が１００μ秒のとき試験電圧値Ｖ1 の約１／５０
でほぼ一定の値となった。一方、ＴＦＴ１またはそのド
レン電極４に接続されている容量素子７に異常がある場
合には、電圧検出部８により検出される放電電圧値Ｖ2
は電荷読み出し時間ＴR にかかわらずＴＦＴ１またはそ
のドレン電極４に接続されている容量素子７の異常の程
度によりバラついたが、正常値である試験電圧値Ｖ1 の
約１／５０よりはるかに小さい値であり、ＴＦＴ１また
はそのドレン電極４に接続されている容量素子７に異常
が生じていることを確認できた。以上により、ＴＦＴ１
のドレン電極４に接触する事なく走査線２０１と信号線
２１１との交点に設けられているＴＦＴ１及びそのドレ
ン電極４に接続されている容量素子７を検査することが
できる。At this time, if the capacitance element 7 connected to the TFT 1 and its drain electrode 4 is normal, the discharge voltage value V 2 detected by the voltage detection unit 8 is such that the charge read time T R is 100 μsec. About 1/50 of test voltage value V 1
The value was almost constant. On the other hand, when there is an abnormality in the capacitive element 7 connected to the TFT 1 or its drain electrode 4, the discharge voltage value V 2 detected by the voltage detection unit 8
Varies depending on the degree of abnormality of the capacitive element 7 connected to the TFT 1 or its drain electrode 4 irrespective of the charge reading time T R , but is much more than about 1/50 of the normal test voltage value V 1. It was a small value, and it was confirmed that an abnormality occurred in the capacitive element 7 connected to the TFT 1 or its drain electrode 4. From the above, the TFT1
The TFT 1 provided at the intersection of the scanning line 201 and the signal line 211 and the capacitive element 7 connected to the drain electrode 4 can be inspected without contacting the drain electrode 4.
【００２４】続いて、マトリクス状に配置されている次
のＴＦＴ１及びそのドレン電極４に接続されている容量
素子７を検査する。検査信号発生部５から発生されたド
ライブパルス９を、制御部１３により制御されている走
査セレクターバッファ部１４により検査する走査線２０
１に出力させ、接続されているＴＦＴをオンにする。Next, the next TFT 1 arranged in a matrix and the capacitive element 7 connected to the drain electrode 4 thereof are inspected. A scanning line 20 for inspecting the drive pulse 9 generated from the inspection signal generating section 5 by the scanning selector buffer section 14 controlled by the control section 13.
It outputs to 1 and turns on the connected TFT.
【００２５】それと同時に制御部１３により制御された
試験電圧発生部６からドライブパルス９に同期して信号
線２１２を介してソース電極３に試験電圧１１を一定時
間（試験電圧書き込み時間）ＴW 出力し、走査線２０１
と信号線２１２との交点に形成されたＴＦＴ１及びその
ドレン電極４に接続されている容量素子７を同様に検査
する。At the same time, the test voltage generator 6 controlled by the controller 13 outputs the test voltage 11 to the source electrode 3 through the signal line 212 in synchronization with the drive pulse 9 for a predetermined time (test voltage writing time) T W. Scan line 201
Similarly, the TFT 1 formed at the intersection of the signal line 212 and the capacitive element 7 connected to the drain electrode 4 thereof is inspected.
【００２６】このように本実施例では、制御部１３によ
り走査線２０及び信号線２１を選択することにより、そ
のマトリクス状の交点に配置されているＴＦＴ１及びド
レン電極４に接続されている容量素子７の組合せを順次
検査することができ、実施例１に示した作用効果に加え
て、ＬＣＤ用基板に高密度に形成されているＴＦＴの特
性を、迅速に検査できるという顕著な効果が得られた。As described above, in this embodiment, by selecting the scanning line 20 and the signal line 21 by the control unit 13, the capacitive element connected to the TFT 1 and the drain electrode 4 arranged at the matrix-shaped intersections. 7 combinations can be sequentially inspected, and in addition to the action and effect shown in Example 1, the remarkable effect that the characteristics of the TFTs formed in high density on the LCD substrate can be rapidly inspected is obtained. It was
【００２７】（実施例３）本実施例は、制御部１３にコ
ントローラ部１７の他に良否判定テーブルメモリ部１８
と比較部１９とを具備している点のみが実施例２と異な
り、他は実施例２と同様である。図４は、本実施例を示
す制御部１３のブロックダイヤグラムである。本実施例
では走査線２０と信号線２１とにより形成されるマトリ
クス状の交点に配置されているＴＦＴ１及びドレン電極
４に接続されている容量素子７の組合せを、良否判定テ
ーブルメモリ部１８に予め記憶されている良否判定基準
値と電圧検出部８により検出される放電電圧値Ｖ2 とを
比較部１９で比較する事により、順次検査することがで
きる。以上述べたように本実施例では、実施例２に示し
た作用効果に加えて、ＬＣＤ用基板に高密度に形成され
ているＴＦＴの特性を、更に迅速確実に検査できるとい
う顕著な効果が得られた。(Embodiment 3) In this embodiment, in addition to the controller unit 17 in the control unit 13, a pass / fail judgment table memory unit 18 is provided.
The third embodiment is the same as the second embodiment except that the second embodiment is different from the second embodiment in that FIG. 4 is a block diagram of the control unit 13 showing the present embodiment. In this embodiment, a combination of the TFT 1 and the capacitive element 7 connected to the drain electrode 4 arranged at the intersections of the matrix formed by the scanning lines 20 and the signal lines 21 is previously stored in the pass / fail judgment table memory unit 18. By comparing the stored pass / fail judgment reference value with the discharge voltage value V 2 detected by the voltage detection unit 8 in the comparison unit 19, it is possible to sequentially inspect. As described above, in the present embodiment, in addition to the function and effect shown in the second embodiment, a remarkable effect that the characteristics of the TFTs formed on the LCD substrate at a high density can be inspected more quickly and surely can be obtained. Was given.
【００２８】[0028]
【発明の効果】以上説明してきたように、本発明によれ
ば、その構成を薄膜トランジスタのゲート電極にドライ
ブパルスおよびテストパルスを出力する検査信号発生部
と、前記薄膜トランジスタのソース電極に接続され、ド
レン電極に接続されている容量素子に電荷を充電するた
めの試験電圧を前記ドライブパルスのタイミングと同期
して発生する試験電圧発生部と、前記ソース電極に接続
され、前記ゲート電極に出力されるテストパルスのタイ
ミングにより放電される前記容量素子に蓄えられていた
電荷を検出する電荷検出部とを具備したものとしたた
め、ドレン電極に容量素子が接続されたＴＦＴの特性
を、ＴＦＴ素子に影響を与える事なく簡単で再現性良く
確実に検査できるという本発明特有の効果が得られる。As described above, according to the present invention, the structure is connected to the inspection signal generator for outputting the drive pulse and the test pulse to the gate electrode of the thin film transistor, and the drain electrode connected to the source electrode of the thin film transistor. A test voltage generator that generates a test voltage for charging a capacitance element connected to an electrode in synchronization with the timing of the drive pulse, and a test connected to the source electrode and output to the gate electrode Since a charge detection unit for detecting the electric charge accumulated in the capacitive element that is discharged according to the timing of the pulse is provided, the characteristics of the TFT in which the capacitive element is connected to the drain electrode are affected to the TFT element. It is possible to obtain the effect peculiar to the present invention that it can be inspected easily and easily with good reproducibility.
【図１】実施例１の構成の一例を示すブロックダイヤグ
ラムFIG. 1 is a block diagram showing an example of the configuration of a first embodiment.
【図２】実施例１，２及び３の各端子電圧の一例を示す
タイミングチャートFIG. 2 is a timing chart showing an example of each terminal voltage of Examples 1, 2, and 3.
【図３】実施例２を示すブロックダイヤグラムFIG. 3 is a block diagram showing a second embodiment.
【図４】実施例３の一部を示すブロックダイヤグラムFIG. 4 is a block diagram showing a part of the third embodiment.
【図５】実施例２，３での被測定物のＴＦＴ基板部の要
部を示す略図FIG. 5 is a schematic view showing a main part of a TFT substrate part of an object to be measured in Examples 2 and 3.
１ 薄膜トランジスタ ２ ゲート電極 ３ ソース電極 ４ ドレン電極 ５ 検査信号発生部 ６ 試験電圧発生部 ７ 容量素子 ８ 電圧検出部 ９ ドライブパルス １０ テストパルス １１ 試験電圧 １２ 放電電圧 １３ 制御部 １４ 走査セレクターバッファ部 １５ 信号セレクターバッファ部 １６ ＴＦＴ基板部 １７ コントローラ部 １８ 良否判定テーブルメモリ部 １９ 比較部 ２０ 走査線 ２１ 信号線 ＴI 初期化時間 ＴW 試験電圧書き込み時間 ＴH 電荷保持時間 ＴR 電荷読み出し時間 Ｖ1 試験電圧値 Ｖ2 放電電圧値1 Thin Film Transistor 2 Gate Electrode 3 Source Electrode 4 Drain Electrode 5 Inspection Signal Generator 6 Test Voltage Generator 7 Capacitance Element 8 Voltage Detector 9 Drive Pulse 10 Test Pulse 11 Test Voltage 12 Discharge Voltage 13 Controller 14 Scan Selector Buffer 15 Signal Selector buffer unit 16 TFT substrate unit 17 Controller unit 18 Pass / fail judgment table memory unit 19 Comparison unit 20 Scan line 21 Signal line T I Initialization time T W Test voltage writing time T H Charge holding time T R Charge reading time V 1 Test voltage Value V 2 Discharge voltage value
Claims (1)
薄膜トランジスタの特性検査装置であって、前記薄膜ト
ランジスタのゲート電極にドライブパルスおよびテスト
パルスを出力する検査信号発生部と、前記容量素子に電
荷を充電するための試験電圧を前記ドライブパルスのタ
イミングと同期して前記薄膜トランジスタのソース電極
に出力する試験電圧発生部と、前記ゲート電極に出力さ
れるテストパルスのタイミングにより前記ソース電極に
放電される前記容量素子に蓄えられていた電荷を検出す
る電圧検出部とを具備したことを特徴とする薄膜トラン
ジスタの特性検査装置。1. A device for inspecting characteristics of a thin film transistor, in which a capacitive element is connected to a drain electrode, the inspection signal generating section outputting a drive pulse and a test pulse to a gate electrode of the thin film transistor, and a charge to the capacitive element. A test voltage generator that outputs a test voltage for charging to a source electrode of the thin film transistor in synchronization with a timing of the drive pulse, and a test voltage that is discharged to the source electrode at a timing of a test pulse output to the gate electrode. A characteristic inspection device for a thin film transistor, comprising: a voltage detection unit that detects electric charges stored in a capacitive element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27862191A JPH0590373A (en) | 1991-09-30 | 1991-09-30 | Apparatus for testing characteristics of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27862191A JPH0590373A (en) | 1991-09-30 | 1991-09-30 | Apparatus for testing characteristics of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590373A true JPH0590373A (en) | 1993-04-09 |
Family
ID=17599833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27862191A Pending JPH0590373A (en) | 1991-09-30 | 1991-09-30 | Apparatus for testing characteristics of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590373A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120092037A1 (en) * | 2010-10-15 | 2012-04-19 | Beijing Boe Optoelectronics Technology Co., Ltd. | Method and device for testing a thin film transistor |
| CN116794866A (en) * | 2023-06-29 | 2023-09-22 | 京东方科技集团股份有限公司 | Display panel, display device and mother board |
| CN116794866B (en) * | 2023-06-29 | 2024-05-10 | 京东方科技集团股份有限公司 | Display panel, display device and mother board |
Citations (2)
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|---|---|---|---|---|
| JPH03142499A (en) * | 1989-10-30 | 1991-06-18 | Matsushita Electron Corp | Image display device and inspection method thereof |
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-
1991
- 1991-09-30 JP JP27862191A patent/JPH0590373A/en active Pending
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