JPH0588795A - Data processor - Google Patents
Data processorInfo
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- JPH0588795A JPH0588795A JP3251030A JP25103091A JPH0588795A JP H0588795 A JPH0588795 A JP H0588795A JP 3251030 A JP3251030 A JP 3251030A JP 25103091 A JP25103091 A JP 25103091A JP H0588795 A JPH0588795 A JP H0588795A
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- state
- control unit
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えば電源投入時に電
源断直前のシステム状態に復帰させるレジューム機能を
搭載したパーソナルコンピュータ等のデータ処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device such as a personal computer equipped with a resume function for returning to a system state immediately before power-off when the power is turned on.
【0002】[0002]
【従来の技術】近年、パーソナルコンピュータ等のデー
タ処理装置にあっては、例えば電源遮断時においてその
システム状態を保持し、電源再投入時に上記電源断直前
のシステム状態に復帰させるレジューム機能を搭載した
ものが考えられている。2. Description of the Related Art In recent years, a data processing device such as a personal computer is equipped with a resume function that retains the system state when the power is turned off and restores the system state immediately before the power is turned off when the power is turned on again. Things are being considered.
【0003】すなわち、上記レジューム機能を搭載した
データ処理装置では、電源遮断時において、その遮断時
点におけるメモリ内容を遮断中継続的に保持し、この後
の電源再投入時において、上記予め保持されたメモリ内
容に応じてシステム動作を開始させ、電源断直前の状態
への復帰を図っている。That is, in the data processing apparatus having the resume function, when the power is cut off, the memory contents at the time of the cutoff are continuously held during the cutoff, and when the power is subsequently turned on again, the data is held in advance. The system operation is started according to the contents of the memory to restore the state immediately before the power was turned off.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、上記電
源の遮断状態では、メモリに対するバックアップ電源の
低下等により、そのメモリ内容に変化が生じることがあ
り、このようにメモリ内容が変化した状態で、電源投入
に伴うシステム状態の再起動を行なうと、異常な動作,
表示が行なわれたり、データ破壊が生じる等の不具合が
発生する。However, in the above-mentioned power-off state, the memory contents may change due to a reduction in the backup power supply for the memory, and the power-source is changed in such a state where the memory contents are changed. If the system state is restarted when the power is turned on, abnormal operation,
Problems such as display and data destruction occur.
【0005】本発明は上記課題に鑑みなされたもので、
電源再投入時において、メモリ内容に変化が生じている
場合には、システム復帰を図ることなく、異常な動作,
表示が行なわれるのを未然に防止することが可能になる
データ処理装置を提供することを目的とする。The present invention has been made in view of the above problems,
If the memory contents change when the power is turned on again, abnormal operation,
It is an object of the present invention to provide a data processing device capable of preventing display from occurring.
【0006】[0006]
【課題を解決するための手段】すなわち、本発明に係わ
るデータ処理装置は、電源遮断状態でメモリ内容を保持
するもので、電源遮断時においてメモリに記憶されてい
るデータに基づくチェックデータを作成する遮断時チェ
ックデータ作成手段と、この遮断時チェックデータ作成
手段により作成されたチェックデータを記憶するチェッ
クデータ記憶手段と、電源投入時においてメモリに記憶
されているデータに基づくチェックデータを作成する投
入時チェックデータ作成手段と、この投入時チェックデ
ータ作成手段により作成されたチェックデータと上記記
憶手段に記憶されているチェックデータとを比較する比
較手段と、この比較手段により上記各チェックデータ同
士が一致した場合に、上記メモリに記憶されているデー
タに応じて、このデータ処理装置を上記電源遮断以前の
状態に復帰させる復帰手段とを備えて構成したものであ
る。That is, a data processing apparatus according to the present invention holds memory contents in a power-off state, and creates check data based on the data stored in the memory when the power is turned off. Shutdown check data creation means, check data storage means for storing the check data created by this shutoff check data creation means, and creation of check data based on the data stored in the memory at power-on The check data creating means, a comparing means for comparing the check data created by the input check data creating means with the check data stored in the storage means, and the check data are matched by the comparing means. Depending on the data stored in the memory, this The chromatography data processing apparatus is constructed by a return means for returning to a previous state the power-off.
【0007】[0007]
【作用】つまり、電源遮断時に作成されたメモリ内容に
基づくチェックデータと、電源再投入時に作成されたメ
モリ内容に基づくチェックデータとが一致した場合にの
み、該メモリ内容に応じてシステム復帰を図ることによ
り、システム再起動に伴い、異常な動作,表示が行なわ
れるのが未然に防止されることになる。In other words, only when the check data based on the memory contents created when the power is turned off matches the check data based on the memory contents created when the power is turned on again, the system is restored according to the memory contents. As a result, it is possible to prevent abnormal operation and display from being performed when the system is restarted.
【0008】[0008]
【実施例】以下図面により本発明の一実施例について説
明する。図1はデータ処理装置のシステム構成を示す外
観図であり、このデータ処理装置は、その中心機器とし
てパーソナルコンピュータ1を備えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is an external view showing the system configuration of a data processing apparatus. This data processing apparatus includes a personal computer 1 as its central device.
【0009】このパーソナルコンピュータ1は、例えば
携帯可能なブック型パソコンとして使用され、本体ケー
スにキーボード2及び液晶表示部3を有し、キーボード
2側の右側面にはメモリカード装着部4が備えられる。The personal computer 1 is used, for example, as a portable book type personal computer, has a keyboard 2 and a liquid crystal display unit 3 in a main body case, and has a memory card mounting unit 4 on the right side surface on the keyboard 2 side. ..
【0010】また、このパーソナルコンピュータ1にお
ける本体ケースの外周側面には、複数の周辺装置との接
続端子が備えられ、例えば拡張ディスクドライバ5、プ
リンタ6、電子手帳(RS232Cを搭載した他の計算
機)7や据置式拡張ユニット8等が接続される。そし
て、この拡張ユニット8には、さらに拡張ディスク装着
部9が備えられる。In addition, the personal computer 1 is provided with connection terminals for connecting a plurality of peripheral devices on the outer peripheral side surface of the main body case. For example, the expansion disk driver 5, the printer 6, the electronic notebook (another computer equipped with RS232C). 7, the stationary expansion unit 8 and the like are connected. The expansion unit 8 is further provided with an expansion disk mounting portion 9.
【0011】図2は上記データ処理装置における主要電
子回路の全体構成を示すブロック図であり、この主要電
子回路は、3つのチップA,B,Cから構成され、チッ
プAでは、パーソナルコンピュータ1の中心機能に対応
するプログラムの実行,演算制御処理等が行なわれる。
また、チップBでは、各種入出力装置,周辺装置とのイ
ンターフェイス処理や、電源状態,入出力モード,動作
周波数等のシステム状態の管理が行なわれる。そして、
チップCでは、上記プログラム実行情報やシステム管理
情報等を液晶表示部3に表示させる表示制御処理が行な
われる。FIG. 2 is a block diagram showing the overall configuration of the main electronic circuit in the above data processing apparatus. This main electronic circuit is composed of three chips A, B, and C. Execution of programs corresponding to central functions, arithmetic control processing, etc. are performed.
Further, in the chip B, interface processing with various input / output devices and peripheral devices and management of system states such as power supply state, input / output mode and operating frequency are performed. And
In the chip C, a display control process for displaying the program execution information, system management information and the like on the liquid crystal display unit 3 is performed.
【0012】上記チップAには、CPU(中央処理装
置)11やDMAC(ダイレクトメモリアクセスコント
ローラ)12,ROM13,RAM14の他、コマンド
記憶制御部15,シリアルデータインターフェイス1
6,インターラプト制御部17,RAMディスク制御部
18,スリープ制御部19,リフレッシュ制御部20,
クロック発生制御部21,バス制御部22が備えられ、
システムバス23により接続される。The chip A includes a CPU (central processing unit) 11, a DMAC (direct memory access controller) 12, a ROM 13 and a RAM 14, as well as a command storage controller 15 and a serial data interface 1.
6, interrupt control unit 17, RAM disk control unit 18, sleep control unit 19, refresh control unit 20,
A clock generation control unit 21 and a bus control unit 22 are provided,
It is connected by the system bus 23.
【0013】CPU11は、ROM13から読出される
システムプログラムに応じて、該ROM13に予め記憶
されるプログラムや、外部入力されるプログラムを実行
するもので、RAM14に対しては、上記プログラム実
行及びそのプログラム実行中における必要データ等が入
出力される。The CPU 11 executes a program stored in advance in the ROM 13 or a program externally input according to a system program read from the ROM 13, and the RAM 14 executes the program and the program. Necessary data etc. during execution are input / output.
【0014】コマンド記憶制御部15は、電源投入時に
電源断直前のシステム状態に復帰させるレジュームモー
ドの設定時において、電源断に伴うサスペンド状態移行
前のシステムコマンドデータの記憶保持を行なうもの
で、このコマンド記憶制御部15により記憶保持された
コマンドデータは、電源投入に伴うサスペンド状態の解
除処理に応じて読出され電源断直前のシステム状態に復
帰される。The command storage controller 15 stores and holds the system command data before the transition to the suspend state due to the power-off when the resume mode is set to restore the system state immediately before the power-off when the power is turned on. The command data stored and held by the command storage control unit 15 is read in response to the process of releasing the suspended state when the power is turned on, and the system state immediately before the power is turned off is restored.
【0015】ここで、上記サスペンド状態移行時におい
て記憶保持されるコマンドデータには、チェックサムデ
ータが作成されて同時保持され、サスペンド状態解除時
における読出しコマンドデータに基づくチェックサムデ
ータとの一致判断が行なわれる。Here, in the command data stored and held at the time of transition to the suspend state, checksum data is created and simultaneously held, and it is determined whether the checksum data matches with the checksum data based on the read command data at the time of releasing the suspend state. Done.
【0016】シリアルデータインターフェイス16は、
上記チップB及びチップCとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス16では、チップBからチップCを介して与え
られた、例えばクロック周波数の設定データやレジュー
ムモードの設定データ等、システム状態を示すシリアル
データが入力され、その応答データ等がチップBに出力
される。インターラプト制御部17は、入出力される種
々の割込み信号に応じて、所定の優先順位に従ってCP
U11に対して割込み処理を行なわせるものである。The serial data interface 16 is
The serial data input / output processing is performed between the chip B and the chip C. In the serial data interface 16, for example, clock frequency setting data and resume mode provided from the chip B through the chip C are used. Serial data indicating a system state such as setting data is input, and response data thereof is output to the chip B. The interrupt control unit 17 determines the CP according to a predetermined priority according to various input / output interrupt signals.
The U11 is made to perform interrupt processing.
【0017】RAMディスク制御部18は、該RAMデ
ィスク制御部18に接続されたRAMディスク18aに
対するデータアクセスを行なうもので、この場合、RA
Mディスク18aはシリアルメモリからなり、フロッピ
ディスクに対するアクセス処理と同様にして扱われる。The RAM disk controller 18 performs data access to the RAM disk 18a connected to the RAM disk controller 18, and in this case, RA
The M disk 18a is composed of a serial memory, and is handled in the same manner as the access processing for the floppy disk.
【0018】スリープ制御部19は、スリープモードの
設定時において、動作中未処理状態での所定時間経過時
において、CPU11をホルト(HALT)状態に移行
させるもので、上記システム動作中の未処理状態は、シ
ステムバス23の使用状態に応じて判断される。The sleep control unit 19 shifts the CPU 11 to the HALT state when a predetermined time has elapsed in the operating unprocessed state when the sleep mode is set. Is determined according to the usage status of the system bus 23.
【0019】リフレッシュ制御部20は、RAM14の
一部として備えられるDRAMに対するメモリデータの
リフレッシュ制御を行なうもので、このリフレッシュ方
式には、2種のクロック信号を同一の入力ピンから時分
割で入力するCAS(columnaddress strobe) before
RAS(row address strobe)方式が用いられる。The refresh controller 20 controls the refresh of the memory data to the DRAM provided as a part of the RAM 14. In this refresh method, two kinds of clock signals are input from the same input pin in a time division manner. CAS (column address strobe) before
A RAS (row address strobe) method is used.
【0020】ここで、上記DRAMに対するリフレッシ
ュクロック信号は、通常動作時において、このチップA
内で発生されるシステムクロックφSYS に基づき作成さ
れ、また、上記レジュームモード設定時におけるサスペ
ンド状態において、上記チップBから供給されるリフレ
ッシュ用クロックφREFRに基づき作成される。Here, the refresh clock signal for the DRAM is supplied to the chip A during normal operation.
It is created on the basis of the system clock φSYS generated therein, and is created on the basis of the refresh clock φREFR supplied from the chip B in the suspend state when the resume mode is set.
【0021】クロック発生制御部21は、上記シリアル
データインターフェイス16を通して入力されるクロッ
ク周波数の設定データに基づき、CPU11における動
作クロックを発生させるもので、この場合、CPU11
における動作クロック周波数は、5MHz又は10MHzの
何れか一方に選択設定される。The clock generation control unit 21 generates an operation clock in the CPU 11 based on the clock frequency setting data input through the serial data interface 16. In this case, the CPU 11
The operating clock frequency in 1 is selectively set to either 5 MHz or 10 MHz.
【0022】バス制御部22は、CPU11における動
作制御に基づき上記各チップ間及びチップ内の各ブロッ
ク間におけるシステムバス23での選択的断接制御を行
なうもので、このバス制御部22におけるバス制御情報
は上記スリープ制御部19に対し、システム動作中未処
理状態の判断要素として与えられる。The bus control unit 22 performs selective connection / disconnection control of the system bus 23 between the chips and between the blocks in the chip based on the operation control of the CPU 11, and the bus control of the bus control unit 22 is performed. The information is given to the sleep control unit 19 as a judgment element of the unprocessed state during system operation.
【0023】一方、上記チップBには、キーインターフ
ェイス24,RS232Cインターフェイス25、プリ
ンタインターフェイス26、FDDインターフェイス2
7、シリアルデータインターフェイス28の他、電源制
御部29,システム状態管理部30,クロック発生部3
1が備えられ、システムバス23により接続される。On the other hand, the chip B has a key interface 24, an RS232C interface 25, a printer interface 26, and an FDD interface 2.
7, serial data interface 28, power supply control unit 29, system state management unit 30, clock generation unit 3
1 and are connected by the system bus 23.
【0024】上記キーインターフェイス24には、キー
ボード2が接続され、上記RS232Cインターフェイ
ス25には、例えば前記電子手帳7が接続され、上記プ
リンタインターフェイス26には、前記プリンタ6が接
続され、FDDインターフェイス27には、前記拡張デ
ィスクドライバ5等が接続され、それぞれシステムバス
23を介しCPU11との間で入出力制御が行なわれ
る。The keyboard 2 is connected to the key interface 24, the electronic notebook 7 is connected to the RS232C interface 25, the printer 6 is connected to the printer interface 26, and the FDD interface 27 is connected to the FDD interface 27. Is connected to the expansion disk driver 5 and the like, and input / output control is performed with the CPU 11 via the system bus 23.
【0025】シリアルデータインターフェイス28は、
上記チップC及びチップAとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス28では、例えば表示状態設定データがチップ
Cに与えられ、また、クロック周波数の設定データやレ
ジュームモードの設定データ等がチップCからチップA
に与えられる。そして、各種システム状態の応答データ
等はチップAを経由してこのチップBのシリアルデータ
インターフェイス28に戻される。The serial data interface 28 is
Input / output processing of serial data is performed between the chip C and the chip A. In the serial data interface 28, for example, display state setting data is given to the chip C, and clock frequency setting data and a resume mode are set. Setting data of chip C to chip A
Given to. Then, the response data and the like of various system states are returned to the serial data interface 28 of the chip B via the chip A.
【0026】電源制御部29は、該電源制御部29に接
続されたACアダプタあるいは乾電池等からなる電源3
2により得られる電源電圧を、各ブロック毎に必要とす
る電圧レベルに変換して供給するもので、このチップB
上の一部のブロックに対してはシステム管理動作電圧V
SMが供給され、チップA上の各ブロックに対してはシス
テム動作電圧VSYS が供給され、また、バックアップを
要するメモリブロックに対してはメモリバックアップ電
圧VMEM が供給され、さらに、チップC上の各ブロック
や液晶表示部3に対しては表示用電圧VDISPが供給され
る。The power supply control unit 29 includes a power supply 3 including an AC adapter or a dry battery connected to the power supply control unit 29.
The power supply voltage obtained by 2 is converted to a voltage level required for each block and supplied.
System management operating voltage V for some blocks above
The SM is supplied, the system operating voltage VSYS is supplied to each block on the chip A, the memory backup voltage VMEM is supplied to the memory block requiring the backup, and each block on the chip C is further supplied. The display voltage VDISP is supplied to the liquid crystal display unit 3.
【0027】システム状態管理部30は、マイクロコン
ピュータにより構成され、電源状態、クロック周波数の
設定状態、レジュームモードやスリープモードの設定状
態、表示モードの設定状態、キー入力モードの設定状
態、ディスクメモリのアクセス状態、現在時刻等、この
パーソナルコンピュータ1の各システム状態を管理する
もので、上記各システム状態の設定データは、上記シリ
アルデータインターフェイス28を通してチップCやチ
ップAに送られる。The system state management unit 30 is composed of a microcomputer, and has a power state, a clock frequency setting state, a resume mode / sleep mode setting state, a display mode setting state, a key input mode setting state, and a disk memory. It manages each system state of the personal computer 1 such as the access state and the current time. The setting data of each system state is sent to the chip C or the chip A through the serial data interface 28.
【0028】クロック発生部31は、このチップB上に
おけるシステム状態管理用の動作クロックφSMと前記レ
ジュームモード設定時におけるサスペンド状態におい
て、チップAのリフレッシュ制御部20に供給するため
のリフレッシュ用クロックφREFRとを発生すると共に、
現在時刻の計時動作やタイマ動作するもので、このクロ
ック発生部20における現在時刻の計時データは、常
時、上記システム状態管理部30に対し与えられる。The clock generation unit 31 includes an operation clock φSM for system state management on the chip B and a refresh clock φREFR for supplying to the refresh control unit 20 of the chip A in the suspend state when the resume mode is set. Along with
It operates to count the current time or to operate a timer, and the clock data of the current time in the clock generator 20 is constantly given to the system state manager 30.
【0029】一方、チップCには、シリアルデータイン
ターフェイス33,液晶表示部インターフェイス34の
他、システム管理表示制御部35及びシステム状態表示
制御部36,表示制御部37が、それぞれシステムバス
23を介して接続され、液晶表示部インターフェイス3
4には前記液晶表示部3が接続され、また、このチップ
Cにおけるシステムバス23に対しては、V(Video)-R
AM38が接続される。On the other hand, in the chip C, in addition to the serial data interface 33 and the liquid crystal display interface 34, a system management display controller 35, a system status display controller 36 and a display controller 37 are respectively connected via the system bus 23. Connected, LCD interface 3
4, the liquid crystal display unit 3 is connected, and with respect to the system bus 23 in this chip C, V (Video) -R
AM38 is connected.
【0030】システム管理表示制御部35は、上記チッ
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等、各種システム状態を選択
設定するための画面表示制御、及び電源残量低下警告の
ための画面表示制御を行なうもので、これらシステム状
態の選択設定画面及び電源残量低下警告画面は、上記シ
リアルデータインターフェイス33を介して入力される
各種状態管理データに応じて表示領域***に展開すべ
くウインド画面として作成され、液晶表示部インターフ
ェイス34を通して液晶表示部3にウインド表示され
る。The system management display control unit 35 is for selecting and setting various system states such as a clock frequency managed by the system state management unit 30 on the chip B, a resume mode, a sleep mode, a display mode, and a current time. The screen display control and the screen display control for low power remaining warning are performed. The system state selection setting screen and the low power remaining warning screen are various states input via the serial data interface 33. It is created as a window screen to be expanded in the center on the display area according to the management data, and is displayed on the liquid crystal display unit 3 through the liquid crystal display interface 34.
【0031】この場合、上記システム状態の選択設定画
面は、キーボード2におけるキー入力操作によりシリア
ルデータとして与えられる制御データに基づき適宜表示
される。In this case, the system state selection setting screen is appropriately displayed based on the control data given as serial data by the key input operation on the keyboard 2.
【0032】システム状態表示制御部36は、上記チッ
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等の他、キー入力モードやデ
ィスクメモリの動作状態等、各種システムの設定状態を
示す画面表示制御を行なうもので、このシステム状態の
表示画面は、上記シリアルデータインターフェイス33
を介して入力される各種状態設定データに応じて表示領
域上下端に沿って帯状展開すべく作成され、液晶表示部
インターフェイス34を通して液晶表示部3に常時ウイ
ンド表示される。The system status display controller 36 controls the clock frequency, the resume mode, the sleep mode, the display mode, the current time, etc. managed by the system status manager 30 on the chip B, as well as the key input mode and the disk memory. Screen display control is performed to show the setting status of various systems such as operating status. The display screen of the system status is the serial data interface 33.
It is created so as to be developed in a strip shape along the upper and lower ends of the display area in accordance with various state setting data input via, and is constantly window-displayed on the liquid crystal display unit 3 through the liquid crystal display unit interface 34.
【0033】ここで、チップBのシステム状態管理部3
0にて管理される各種システム状態データに関する表示
制御データや選択設定データ等は、全てシリアルデータ
として各チップ上におけるシリアルデータインターフェ
イス28→33→16を通して入出力処理される。Here, the system state management unit 3 of the chip B
Display control data, selection setting data, and the like relating to various system state data managed by 0 are all input / output as serial data through the serial data interfaces 28 → 33 → 16 on each chip.
【0034】図3は上記データ処理装置の各チップ間に
て入出力されるシリアルデータのデータ構成を示すもの
で、シリアルデータは、システム状態の表示制御命令や
切換え命令等のコマンドとこのコマンドに応じたデー
タ、例えばシステム状態の設定内容等を示すデータとが
交互に転送される。FIG. 3 shows a data structure of serial data inputted / outputted between the respective chips of the data processing device. The serial data is composed of a command such as a system state display control command and a switching command and this command. The corresponding data, for example, the data indicating the setting contents of the system state and the like are transferred alternately.
【0035】図4は上記データ処理装置の各チップA,
B,C上に備えられるシリアルデータインターフェイス
16,28,33における入出力処理を示すフローチャ
ートであり、すなわち、1区切りのシリアルデータ入力
時には、まずそのシリアルデータが自チップ上ブロック
に対するコマンドか否か判断される(ステップS1,S
2)。FIG. 4 shows each chip A of the data processing device,
9 is a flowchart showing an input / output process in serial data interfaces 16, 28, 33 provided on B and C, that is, when serial data of one segment is input, it is first determined whether or not the serial data is a command for a block on its own chip. (Steps S1, S
2).
【0036】このステップS2において「Y」、つま
り、入力されたシリアルデータが自チップ上ブロックに
対するコマンドデータであると判断された場合には、そ
のコマンドデータが取込まれ、コマンド対象ブロックに
対してその制御信号が出力される(ステップS3,S
4)。If it is determined in step S2 that "Y", that is, the input serial data is command data for the on-chip block, the command data is fetched and the command target block is fetched. The control signal is output (steps S3, S
4).
【0037】一方、上記ステップS2において「N」、
つまり、入力されたシリアルデータが自チップ上ブロッ
クに対するコマンドデータでないと判断された場合に
は、該シリアルデータはシリアルバスにおける次のチッ
プ上に備えられたシリアルデータインターフェイスに対
しそのまま転送出力される(ステップS4)。On the other hand, in step S2, "N",
That is, when it is determined that the input serial data is not command data for the block on the own chip, the serial data is directly transferred and output to the serial data interface provided on the next chip on the serial bus ( Step S4).
【0038】図5は上記データ処理装置におけるレジュ
ーム機能部を除いた電子回路の構成を示すブロック図で
あり、チップB上におけるシステム状態管理部30は、
マイコン(マイクロコンピュータ)39及びメモリスイ
ッチ記憶部40により構成され、前記キーインターフェ
イス24は、マイコン39及びキー入力ポート41によ
り構成される。また、チップC上における液晶表示部イ
ンターフェイス34は、液晶表示制御部42,段調・反
転制御部43,及び表示バッファ44により構成され
る。FIG. 5 is a block diagram showing the configuration of the electronic circuit excluding the resume function section in the data processing apparatus. The system state management section 30 on the chip B is
It is composed of a microcomputer (microcomputer) 39 and a memory switch storage unit 40, and the key interface 24 is composed of a microcomputer 39 and a key input port 41. The liquid crystal display interface 34 on the chip C is composed of a liquid crystal display controller 42, a gradation / inversion controller 43, and a display buffer 44.
【0039】ここで、上記システム状態管理部30にお
いて記憶管理される各種システム状態情報は、CPU1
1における動作クロック周波数φSYS の設定情報「5/
10(MHz)」、レジュームモード,スリープモード,
反転表示モードそれぞれの設定情報「ON/OFF」、
現在時刻の設定情報「時/分」、表示段調の設定情報
「8/2(段調)」、RS232C搭載計算機とのアク
セスボーレートの設定情報「1200/300(ボ
ー)」、プリンタ接続ピン数の設定情報「16/24
(ピン)」、RS232C搭載機器とのアクセスデータ
ビット長の設定情報「7/8(ビット)」、RS232
C搭載機器に対するパリティチェックの設定情報「ON
/OFF」、メモリディスクの動作状態情報「FDD/
RAM」、キー入力モードの設定情報「CAPS/NU
M」等であり、この内、上記RS232C関連のアクセ
スボーレート,アクセスデータビット長,パリティチェ
ックの設定内容、及び上記プリンタピン数の設定内容
は、メモリスイッチ記憶部40にセットされる。一方、
電源制御部29を通して得られる電源状態情報は、マイ
コン39により判断される。The various system status information stored and managed by the system status management unit 30 is stored in the CPU 1
Setting information of the operating clock frequency φSYS in 1 "5 /
10 (MHz) ”, resume mode, sleep mode,
Setting information "ON / OFF" for each reverse display mode,
Current time setting information "hour / minute", display tone setting information "8/2 (tone)", access baud rate setting information with computer with RS232C "1200/300 (baud)", printer connection pin number Setting information of "16/24
(Pin) ", setting information of access data bit length with RS232C-equipped device" 7/8 (bit) ", RS232
Parity check setting information for C-equipped devices "ON
/ OFF ”, memory disk operating status information“ FDD /
RAM ”, key input mode setting information“ CAPS / NU
Among these, the setting contents of the access baud rate, the access data bit length, the parity check, and the printer pin number related to the RS232C are set in the memory switch storage unit 40. on the other hand,
The power supply status information obtained through the power supply controller 29 is determined by the microcomputer 39.
【0040】図6は上記データ処理装置のシステム状態
管理部30にて管理される各種システム状態情報の液晶
表示部3に対する表示状態を示すもので、同図(A)は
各種システム状態の表示画面を示す図、同図(B)は各
種システム状態情報の選択設定画面を示す図、同図
(C)は電源残量警告画面を示す図である。FIG. 6 shows the display status of various system status information managed by the system status management section 30 of the data processing device on the liquid crystal display section 3. FIG. 6A shows a display screen of various system statuses. FIG. 6B is a diagram showing a selection setting screen for various system status information, and FIG. 7C is a diagram showing a power remaining amount warning screen.
【0041】すなわち、図6(A)で示すように、キー
入力モードの設定情報「CAPS/NUM」、メモリデ
ィスクの動作状態情報「FDD/RAM」、レジューム
モード,スリープモードそれぞれの設定情報「RESU
ME」,「SLEEP」、動作クロックφSYS の設定情
報「5/10(MHz)」、そして、現在時刻の設定情報
「時/分」は、何れも現在のシステム状態情報として、
上記マイコン39から各シリアルデータインターフェイ
ス28,33及びシステム状態表示制御部36を通し、
液晶表示部3に対し常時表示されるもので、キー入力モ
ードの設定情報「CAPS/NUM」は、キーボード2
における「CAPS」キー2dあるいは「NUM」キー
2eの押下に応じて点灯される。That is, as shown in FIG. 6A, the setting information "CAPS / NUM" of the key input mode, the operation state information "FDD / RAM" of the memory disk, the setting information "RESU" of each of the resume mode and the sleep mode.
ME ”,“ SLEEP ”, setting information“ 5/10 (MHz) ”of the operating clock φSYS, and setting information“ hour / minute ”of the current time are all the current system state information.
From the microcomputer 39 through the serial data interfaces 28 and 33 and the system status display controller 36,
The key input mode setting information "CAPS / NUM" is always displayed on the liquid crystal display unit 3, and the keyboard 2
It is lit in response to the depression of the "CAPS" key 2d or the "NUM" key 2e in.
【0042】また、メモリディスクの動作状態情報「F
DD/RAM」は、FDDインターフェイス27又はR
AMディスク制御部18を通したディスクアクセス時に
対応して、「FDD」又は「RAM」が点灯される。ま
た、レジュームモード,スリープモードそれぞれの設定
情報は、キー入力操作によるレジュームモードあるいは
スリープモードの選択設定「ON/OFF」時に対応し
て、「RESUME」,「SLEEP」が点灯される。
また、動作クロックφSYS の設定情報「5/10(MH
z)」は、キー入力操作によるクロック周波数の選択設
定時に対応して、「5MHz」又は「10MHz」が点灯さ
れる。さらに、現在時刻の設定情報は、クロック発生部
31の時計回路において1秒毎あるいは10分の1秒毎
に計時される現在時刻「時/分」に対応して更新表示さ
れる。Further, the operation status information "F" of the memory disk
"DD / RAM" is the FDD interface 27 or R
"FDD" or "RAM" is turned on in response to the disk access through the AM disk controller 18. Further, the setting information of each of the resume mode and the sleep mode, "RESUME" and "SLEEP" are lighted corresponding to the selection setting "ON / OFF" of the resume mode or the sleep mode by the key input operation.
In addition, the setting information of the operating clock φSYS "5/10 (MH
"5)" or "10 MHz" is lit in "z)" corresponding to the selection and setting of the clock frequency by the key input operation. Further, the setting information of the current time is updated and displayed in correspondence with the current time “hour / minute” measured by the clock circuit of the clock generation unit 31 every one second or every tenth of a second.
【0043】ここで、上記各種システム状態の選択設定
を行なうのに、キーボード2における「SYS」キー2
aを操作すると、その制御信号がマイコン39からシリ
アルデータインターフェイス28,33を通してシステ
ム管理表示制御部35に転送される。すると、システム
管理表示制御部35では、各種システム状態の選択設定
画面が上記各種システム状態設定情報に基づき作成さ
れ、図6(B)で示すように液晶表示部3に表示され
る。Here, the "SYS" key 2 on the keyboard 2 is used to select and set the various system states.
When a is operated, the control signal is transferred from the microcomputer 39 to the system management display controller 35 through the serial data interfaces 28 and 33. Then, in the system management display control unit 35, selection setting screens of various system states are created based on the various system state setting information and displayed on the liquid crystal display unit 3 as shown in FIG. 6B.
【0044】この場合、各種システム状態の選択設定操
作あるいは該選択設定画面のスクロール操作は、キーボ
ード2における「カーソル」キー2b及び「リターン」
キー2cを用いて行なうもので、この制御信号もまた、
マイコン39からシリアルデータインターフェイス28
を介して出力される。In this case, the selection setting operation of various system states or the scroll operation of the selection setting screen is performed by the "cursor" key 2b and "return" on the keyboard 2.
This is done using the key 2c, and this control signal is also
From the microcomputer 39 to the serial data interface 28
Is output via.
【0045】すなわち、上記図6(B)における各種シ
ステム状態の選択設定画面において、例えばクロック周
波数φSYS が「10MHz」に選択されると、システム管
理表示制御部35にて作成される画面上のクロック周波
数φSYS の設定情報が「10MHz」としてカーソル表示
されると共に、そのクロック制御信号がチップA上のク
ロック発生制御部21に転送され、CPU11に対する
動作クロックφSYS が10MHzに切換え設定されると共
に、チップC上のシステム状態表示制御部36にクロッ
ク設定に応じた表示データが転送され、液晶表示部3の
下端に「10MHz」が点灯表示される。That is, when the clock frequency φSYS is selected to "10 MHz" on the selection setting screen of various system states in FIG. 6B, the clock on the screen created by the system management display control unit 35 is displayed. The setting information of the frequency φSYS is displayed as a cursor of “10 MHz”, the clock control signal is transferred to the clock generation control unit 21 on the chip A, the operating clock φSYS for the CPU 11 is switched to 10 MHz, and the chip C is set. Display data corresponding to the clock setting is transferred to the system state display control unit 36, and "10 MHz" is lit and displayed at the lower end of the liquid crystal display unit 3.
【0046】また、上記図6(B)における各種システ
ム状態の選択設定画面において、例えばレジュームモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのレジュームモードの設定に伴う表示データがチップ
C上のシステム状態表示制御部36に転送され、液晶表
示部3の下端に「RESUME」が点灯表示される。Further, when the resume mode is selected to "ON" on the selection setting screen of various system states in FIG. 6B, a flag is set in the system state register inside the microcomputer 39, and
Display data associated with the setting of the resume mode is transferred to the system state display control unit 36 on the chip C, and “RESUME” is lit and displayed at the lower end of the liquid crystal display unit 3.
【0047】さらに、上記図6(B)における各種シス
テム状態の選択設定画面において、例えばスリープモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのスリープモードの設定に伴う表示データがチップC
上のシステム状態表示制御部36に転送され、液晶表示
部3の下端に「SLEEP」が点灯表示される。Further, when, for example, the sleep mode is selected as "ON" on the selection setting screen of various system states in FIG. 6B, a flag is set in the system state register inside the microcomputer 39, and
The display data associated with the setting of the sleep mode is the chip C.
The data is transferred to the upper system state display control unit 36, and “SLEEP” is lit and displayed at the lower end of the liquid crystal display unit 3.
【0048】また、上記図6(B)における各種システ
ム状態の選択設定画面において、例えば表示段調が「2
段調」に、反転表示モードが「OFF」に選択される
と、システム管理表示部35にて作成される画面上の段
調設定情報,反転設定情報がそれぞれ「2段調」,「O
FF」としてカーソル表示されると共に、その段調,反
転制御信号が段調・反転制御部43に転送され、表示段
調が2段調に、反転表示モードがOFFに切換え設定さ
れる。Further, in the selection setting screen of various system states shown in FIG. 6B, for example, the display gradation is "2".
When the reverse display mode is selected to "OFF" and the reverse display mode is selected to "OFF", the gradation setting information and the reverse setting information on the screen created by the system management display unit 35 are "2-step" and "O", respectively.
The cursor is displayed as "FF", and the gradation and inversion control signals are transferred to the gradation and inversion control unit 43, and the display gradation is switched to two gradations and the reverse display mode is set to OFF.
【0049】そして、上記図6(B)における各種シス
テム状態の選択設定画面をスクロール操作して時間情報
を表示させた状態で、時刻調整やタイマ時間の調整が行
なわれると、マイコン39を通してクロック発生部31
の時計回路やタイマ回路が制御され、時刻設定及びタイ
マ時間が設定されると共に、その時刻設定データがチッ
プC上のシステム状態表示制御部36に転送され、液晶
表示部3の下端に該設定時刻が表示される。When time adjustment or timer time adjustment is performed in a state in which the time information is displayed by scrolling the selection setting screen for various system states in FIG. 6B, a clock is generated through the microcomputer 39. Part 31
The clock circuit and the timer circuit are controlled to set the time and the timer time, and the time setting data is transferred to the system state display control unit 36 on the chip C, and the set time is set at the lower end of the liquid crystal display unit 3. Is displayed.
【0050】一方、電源制御部29を通して、電源残量
が所定量以下に低下したことがマイコン39により判断
されると、電源警告制御信号がチップCにおけるシステ
ム管理表示制御部35に転送され、電源残量低下警告の
ためのメッセージ画面が作成されると共に、図6(C)
で示すように、液晶表示部3にウインド表示されるよう
になる。On the other hand, when the microcomputer 39 determines through the power supply control unit 29 that the remaining amount of power supply has fallen below a predetermined amount, the power supply warning control signal is transferred to the system management display control unit 35 in the chip C, and the power supply is turned on. A message screen for the low battery warning is created, and at the same time, as shown in FIG.
As shown by, the window is displayed on the liquid crystal display unit 3.
【0051】すなわち、上記複数チップA,B,Cから
なるデータ処理装置において、各チップA,B,C上に
搭載される多数のブロック間を複数信号線からなるシス
テムバス23を介して接続すると共に、CPU11の処
理に関係しない、つまり、処理速度の高速化を必要とし
ない各種システム状態に関するコマンドやデータを、シ
リアルデータインターフェイス16,28,33を介し
てシリアル転送する構成としたので、各チップA,B,
Cにおける入出力端子数を極力少なく抑えることができ
る。That is, in the data processing device composed of the plurality of chips A, B and C, a large number of blocks mounted on the respective chips A, B and C are connected via the system bus 23 composed of a plurality of signal lines. At the same time, since the commands and data relating to various system states that are not related to the processing of the CPU 11, that is, the processing speed does not need to be increased, are serially transferred through the serial data interfaces 16, 28, and 33, each chip A, B,
The number of input / output terminals in C can be suppressed as small as possible.
【0052】図7は上記データ処理装置におけるスリー
プ及びレジューム機能部に係わる電子回路の構成を示す
ブロック図であり、スリープ機能部はCPU11及びス
リープ制御部19を中心にして構成され、レジューム機
能部はマイコン39及びコマンド判断部45及びSRA
M46からなるコマンド記憶制御部15を中心にして構
成される。FIG. 7 is a block diagram showing the configuration of an electronic circuit relating to the sleep and resume function units in the data processing apparatus. The sleep function unit is mainly composed of the CPU 11 and the sleep control unit 19, and the resume function unit is Microcomputer 39, command determination unit 45, and SRA
The command storage control unit 15 composed of M46 is mainly configured.
【0053】スリープ制御部19は、CPU11に対す
るスリープモードの設定時において、該CPU11から
バスコントローラ22に対するバス制御信号を監視して
バス使用回数が所定時間内で期待値以下である場合にC
PU11を休止状態とする「スリープイン」の制御を行
ない、また、キーボード2や他の接続機器からの入力イ
ンターラプトが生じた場合にCPU11の休止状態を解
除する「スリープアウト」の制御を行なうもので、CP
U11では上記「スリープイン」に伴いJOBEND信
号がチップB上のマイコン39に対し出力される。When the sleep mode is set for the CPU 11, the sleep control unit 19 monitors the bus control signal from the CPU 11 to the bus controller 22, and if the number of times the bus is used is less than or equal to the expected value within a predetermined time, C
Control of "sleep-in" that puts the PU11 into a hibernation state, and control of "sleep-out" that releases the hibernation state of the CPU 11 when an input interrupt from the keyboard 2 or another connected device occurs And CP
In U11, a JOBEND signal is output to the microcomputer 39 on the chip B in accordance with the "sleep-in".
【0054】コマンド判断部45は、レジュームモード
が設定された状態での通常動作時において、CPU11
から出力されるI/Oアドレス及びデータが、DMAC
12あるいはGDC(グラフィックディスプレイコント
ローラ)48に対するコマンドであるか否かを判断し、
コマンドである場合にゲートアレー等により一義的にS
RAMアドレスを作成するもので、つまり、CPU11
から出力されるDMAC12あるいはGDC48に対す
るコマンドデータは、順次SRAM46に対し書込まれ
記憶されることになる。The command determination section 45 is configured to allow the CPU 11 to operate during the normal operation in the state where the resume mode is set.
The I / O address and data output from the
12 or a command to the GDC (graphic display controller) 48,
When it is a command, it is uniquely S by the gate array etc.
A RAM address is created, that is, the CPU 11
The command data for the DMAC 12 or the GDC 48 output from the device is sequentially written and stored in the SRAM 46.
【0055】図8は上記データ処理装置のコマンド判断
部45におけるレジュームモード設定時のコマンド書込
み動作を示すタイミングチャートであり、CPU11か
らのアドレスデータは、CPU動作クロックφSYS の4
周期毎に変化し、データは上記アドレスデータの変化時
点から動作クロックφSYS の1周期後に出力されるもの
で、このデータ出力時点から動作クロックφSYS 2周期
分のI/O書込みに際し、上記コマンド判断部45にお
いてDMAC12あるいはGDC48に対するコマンド
データと判断された場合には、該CPU11からのコマ
ンドデータはSRAM46に対し書込まれるようにな
る。FIG. 8 is a timing chart showing the command writing operation in the command judging section 45 of the data processing device when the resume mode is set. The address data from the CPU 11 is the CPU operating clock φSYS of 4 bits.
The data changes every cycle, and the data is output one cycle of the operation clock φSYS after the change time of the address data. When the I / O writing for two cycles of the operation clock φSYS is started from this data output time, the command determination unit When it is determined in 45 that the command data is for the DMAC 12 or the GDC 48, the command data from the CPU 11 is written in the SRAM 46.
【0056】このSRAM46に対し書込まれたコマン
ドデータは、パワースイッチやICカード挿抜に伴う電
源OFFあるいは前記「スリープイン」の状態が所定時
間以上継続した場合になされる電源OFFによるサスペ
ンド状態への移行時において、電源断直前のシステム動
作状態として記憶保持されるもので、これにより、電源
制御部29における表示用電源VDISPの遮断→リフレッ
シュ制御部20におけるDRAM47のリフレッシュク
ロックの切換え→クロック発生制御部21におけるシス
テム動作クロックφSYS の停止→電源制御部29におけ
るシステム電源VSYS の遮断が、それぞれチップBのマ
イコン39の制御により行なわれる。The command data written in the SRAM 46 is transferred to the suspend state by powering off the power switch or IC card insertion / removal or by turning off the power supply when the "sleep-in" state continues for a predetermined time or longer. At the time of transition, it is stored and held as the system operating state immediately before the power is cut off, whereby the power supply control unit 29 shuts off the display power supply VDISP → the refresh control unit 20 switches the refresh clock of the DRAM 47 → the clock generation control unit The system operation clock φSYS in 21 is shut off, and the system power supply VSYS in the power supply controller 29 is shut off under the control of the microcomputer 39 of the chip B, respectively.
【0057】この場合、上記サスペンド状態への移行時
には、CPU11においてDRAM47及びVRAM3
8のチェックサムデータが作成されて上記コマンドデー
タと共にSRAM46に書込まれる。In this case, at the time of transition to the suspend state, the DRAM 47 and the VRAM 3 in the CPU 11 are
8 checksum data is created and written in the SRAM 46 together with the command data.
【0058】そして、パワースイッチのONに伴うサス
ペンド状態の解除移行時には、電源制御部29における
システム電源VSYS の投入→クロック発生制御部21に
おけるシステム動作クロックφSYS の発振→リフレッシ
ュ制御部20におけるDRAM47のリフレッシュクロ
ックの切換え→電源制御部29における表示用電源VDI
SPの投入が、それぞれチップBのマイコン39の制御に
より行なわれるもので、これにより、SRAM46に記
憶保持されているコマンドデータが所定の順序で読出さ
れてそれぞれDMAC12,GDC48にセットされ、
電源OFF直前のシステム動作状態に復帰される。Then, at the time of shifting to the release of the suspend state due to the turning on of the power switch, the system power supply VSYS is turned on in the power supply control unit 29 → The system operation clock φSYS is oscillated in the clock generation control unit 21 → The DRAM 47 is refreshed in the refresh control unit 20. Clock switching → power supply for display VDI in power supply control unit 29
The application of SP is carried out under the control of the microcomputer 39 of the chip B, whereby the command data stored and held in the SRAM 46 is read out in a predetermined order and set in the DMAC 12 and GDC 48, respectively.
The system operation state immediately before the power is turned off is restored.
【0059】この場合、CPU11において再びDRA
M47及びVRAM38のチェックサムデータが作成さ
れ、予めSRAM46に記憶させたチェックサムデータ
と比較されるもので、このチェックサムデータの不一致
時においては、上記サスペンド状態の解除処理は中止さ
れる。In this case, the CPU 11 returns the DRA again.
The checksum data of the M47 and the VRAM 38 is created and compared with the checksum data stored in the SRAM 46 in advance. When the checksum data do not match, the suspend state release process is stopped.
【0060】すなわち、上記CPU11とこのCPU1
1からのコマンドデータに基づいて動作するDMAC1
2及びGDC48を備えたデータ処理装置において、レ
ジュームモードの設定時において、CPU11から上記
DMAC12及びGDC48に対して出力されるコマン
ドデータをコマンド判断部45により検知し、該コマン
ドデータに応じた所定のSRAMアドレスを作成すると
共に、このSRAMアドレスに基づき上記コマンド判断
部45により検知されたコマンドデータをSRAM46
に対し書込み記憶させる構成としたので、電源OFFに
伴うサスペンド状態への移行に伴い上記ダイナミック回
路で構成されるDMAC12及びGDC48に対するク
ロック信号の供給が停止されても、電源OFF直前のシ
ステム動作状態を上記SRAM46において確実に保持
させることができ、上記DMAC12等を高価で電源の
供給を要するCMOS回路等により構成する必要はな
い。That is, the CPU 11 and the CPU 1
DMAC 1 that operates based on command data from 1
2 and GDC 48, the command determination unit 45 detects command data output from the CPU 11 to the DMAC 12 and GDC 48 when the resume mode is set, and a predetermined SRAM corresponding to the command data is detected. The address is created, and the command data detected by the command determination unit 45 based on the SRAM address is stored in the SRAM 46.
However, even if the supply of the clock signal to the DMAC 12 and the GDC 48 configured by the dynamic circuit is stopped with the transition to the suspend state due to the power-off, the system operating state immediately before the power-off is changed. It can be held securely in the SRAM 46, and it is not necessary to configure the DMAC 12 or the like with an expensive CMOS circuit or the like which requires power supply.
【0061】図9は上記データ処理装置のスリープ機能
部の中心を司るCPU11及びスリープ制御部19の内
部構成を示すブロック図であり、スリープ制御部19
は、バス使用クロック発生回路49,バス使用回数カウ
ンタ50,及びカウントラッチ回路51を備えて構成さ
れ、また、CPU11には、メイン制御部52に加えて
所定時間毎のI/O読込み時にバス使用回数が予め設定
される期待値以下に低下したか否かを判断する一致判断
部53が備えられる。FIG. 9 is a block diagram showing the internal arrangements of the CPU 11 and the sleep control unit 19 that control the center of the sleep function unit of the data processing apparatus.
Is provided with a bus usage clock generation circuit 49, a bus usage frequency counter 50, and a count latch circuit 51. In addition to the main control unit 52, the CPU 11 uses the bus when reading I / O every predetermined time. A coincidence determination unit 53 is provided that determines whether or not the number of times has fallen below a preset expected value.
【0062】図10は上記データ処理装置におけるCP
U11のメイン制御部52からバス制御部22に出力さ
れるバス制御信号とその動作内容との関係を示すもの
で、バス制御信号はBS0,BS1,BS2の3ビット
構成とされ、“000”で割込み承認、“100”でI
/Oリード、“010”でI/Oライト、“110”で
ホルト、“001”で命令読込み、“101”でメモリ
リード、“011”でメモリライト、がそれぞれ得ら
れ、“111”で非動作状態に制御される。FIG. 10 shows the CP in the above data processing device.
The relationship between the bus control signal output from the main control unit 52 of U11 to the bus control unit 22 and its operation contents is shown. The bus control signal has a 3-bit structure of BS0, BS1, BS2, and is "000". Interrupt approval, I at "100"
/ O read, “010” I / O write, “110” halt, “001” command read, “101” memory read, “011” memory write, and “111” non- Controlled to operating state.
【0063】上記バス使用クロック発生回路49は、C
PU11からバス制御部22に対するバス制御信号BS
0,BS1,BS2を入力し、バス動作が成される毎に
バス使用クロックを発生するもので、このバス使用クロ
ック発生回路49からのクロック信号はバス使用回数カ
ウンタ50に出力される。The bus use clock generation circuit 49 has a C
Bus control signal BS from PU 11 to bus control unit 22
0, BS1 and BS2 are input and a bus use clock is generated each time a bus operation is performed. The clock signal from the bus use clock generation circuit 49 is output to the bus use frequency counter 50.
【0064】このバス使用回数カウンタ50は、CPU
11における所定時間毎のI/Oリード間隔でバス使用
回数をカウントするもので、このバス使用回数カウンタ
50によりカウントされた所定時間内バス使用回数デー
タは、CPU11からのI/Oリード信号に応じてカウ
ントラッチ回路51にラッチされ、CPU11のメイン
制御部52を通して一致判断部53に転送される。This bus usage counter 50 is a CPU
The number of times the bus is used is counted at the I / O read interval for each predetermined time in 11, and the data of the number of times the bus is used within the predetermined time counted by the bus use counter 50 is based on the I / O read signal from the CPU 11. It is latched by the count latch circuit 51 and transferred to the coincidence determination unit 53 through the main control unit 52 of the CPU 11.
【0065】ここで、上記一致判断部53において、予
め設定された期待値と、上記所定時間内バス使用回数と
が一致するか、あるいは期待値以下である場合、つま
り、バス使用回数が期待値まで低下した場合には、その
一致判定信号がメイン制御部52に出力され、「スリー
プイン」を示すJOBEND信号がチップB上のマイコ
ン39に対し出力されると共に、CPU11がホルト
(HALT)状態に設定される。Here, in the coincidence judging section 53, when the preset expected value and the number of times of bus use within the predetermined time match or are less than or equal to the expected value, that is, the number of times of bus use is the expected value. When it falls to the level, the coincidence determination signal is output to the main control unit 52, the JOBEND signal indicating “sleep in” is output to the microcomputer 39 on the chip B, and the CPU 11 enters the HALT state. Is set.
【0066】この場合、上記CPU11の一致判断部5
3にて予め設定された期待値は、例えばバス使用カウン
タ50におけるカウントデータを取込む際等、スリープ
条件を判断する時にもバスが使用されバス使用クロック
が発生されるので、このことを考慮して上記期待値は少
なくとも“1”以上に設定される。In this case, the coincidence judging section 5 of the CPU 11
The expected value preset in 3 is taken into consideration because the bus is used and the bus use clock is generated when determining the sleep condition, for example, when the count data in the bus use counter 50 is taken in. The expected value is set to at least "1" or more.
【0067】図11は上記データ処理装置のスリープモ
ード設定時におけるスリープ処理を示すフローチャート
であり、CPU11のメイン制御部52から所定時間毎
に出力されるI/Oリード信号に応じてバス使用回数カ
ウンタ50がリセットされた後、所定時間経過後に再び
I/Oリード信号が出力されると、上記バス使用回数カ
ウンタ50にてカウントされたバス使用回数データがカ
ウントラッチ回路51にラッチされ、CPU11のメイ
ン制御部52に読込まれて一致判断部53に転送される
(ステップA1〜A4)。FIG. 11 is a flow chart showing the sleep processing when the data processing apparatus is set to the sleep mode, and the bus use frequency counter is output according to the I / O read signal output from the main control unit 52 of the CPU 11 every predetermined time. When the I / O read signal is output again after a lapse of a predetermined time after 50 is reset, the bus usage frequency data counted by the bus usage frequency counter 50 is latched in the count latch circuit 51, and the CPU 11 main It is read by the control unit 52 and transferred to the match determination unit 53 (steps A1 to A4).
【0068】ここで、上記所定時間内バス使用回数が予
め設定された期待値以下と判断された場合、つまり、C
PU11に基づく新たなシステム動作が略無しに等しい
と判断された場合には、上記一致判断部53からの一致
判定信号がメイン制御部52に対して出力される(ステ
ップA5)。If it is determined that the number of times the bus has been used within the predetermined time is less than or equal to the preset expected value, that is, C
When it is determined that the new system operations based on the PU 11 are substantially equal to each other, the match determination signal from the match determination unit 53 is output to the main control unit 52 (step A5).
【0069】すると、メイン制御部52から「スリープ
イン」を示すJOBEND信号“1”がチップB上のマ
イコン39に対し出力されると共に、CPU11がホル
ト(HALT)状態に設定されその制御動作が休止され
る(ステップA6)。Then, the main control section 52 outputs a JOBEND signal "1" indicating "sleep-in" to the microcomputer 39 on the chip B, and the CPU 11 is set to the halt state to suspend its control operation. (Step A6).
【0070】このCPU11の休止(ホルト)によるス
リープ状態において、例えばキーボード2におけるキー
入力動作、あるいはRS232C搭載機器やマウス等の
他の接続機器からの入力動作に応じてインターラプトが
生じると、インターラプト制御部17を通して上記CP
U11のメイン制御部52に対しスリープアウト信号が
出力される(ステップA7)。In the sleep state due to the halt of the CPU 11, if an interrupt occurs in response to a key input operation on the keyboard 2 or an input operation from the RS232C-equipped device or another connected device such as a mouse, the interrupt is generated. The CP through the control unit 17
A sleep-out signal is output to the main control unit 52 of U11 (step A7).
【0071】すると、メイン制御部52からチップB上
のマイコン39に対し出力されているJOBEND信号
が“0”にリセットされると共に、CPU11のホルト
(HALT)状態が解除されその制御動作が開始され
る。(ステップA8)。Then, the JOBEND signal output from the main control unit 52 to the microcomputer 39 on the chip B is reset to "0", and the halt state of the CPU 11 is released and the control operation thereof is started. It (Step A8).
【0072】すなわち、上記CPU11に対しシステム
バス23を介して複数のブロックが接続されたデータ処
理装置において、バス使用回数カウンタ50によりバス
使用回数をカウントすると共に、そのカウントデータを
所定時間毎にカウントラッチ回路51を通してCPU1
1のメイン制御部52に取込み、所定時間内のバス使用
回数が予め設定された期待値以下であることが一致判断
部53において判断された場合には、CPU11の動作
を休止させてホルト(HALT)状態に設定する構成と
したので、CPU11において新たな制御処理が無い状
態を確実に判定することができる。That is, in the data processing apparatus in which a plurality of blocks are connected to the CPU 11 via the system bus 23, the bus usage frequency is counted by the bus usage frequency counter 50 and the count data is counted at every predetermined time. CPU 1 through the latch circuit 51
When the coincidence determination unit 53 determines that the number of times the bus has been used within a predetermined time is less than or equal to a preset expected value, the CPU 11 suspends the operation and halts (HALT). ) Since the configuration is such that the state is set to the state, it is possible to reliably determine the state in which there is no new control processing in the CPU 11.
【0073】これにより、例えば長時間の処理を要する
アプリケーションプログラムの実行中において、一定時
間キー入力が無いことで誤ってスリープ状態の設定を招
くことなく、実際の動作状態にあるCPU11が突如O
FF状態やHALT状態に移行するのを防止することが
できる。As a result, for example, during execution of an application program that requires a long period of time, the CPU 11 in the actual operating state suddenly switches to the O state without accidentally setting the sleep state due to the absence of key input for a certain period of time.
It is possible to prevent the transition to the FF state or the HALT state.
【0074】図12は上記データ処理装置におけるレジ
ューム制御の中心を司るマイコン39の内部構成を示す
ブロック図であり、このマイコン39の制御部54に
は、キーボード2の他、チップAのCPU11に対する
入出力ポート55、スリープモードやレジュームモード
の有無とその機能状態を示すシステム状態レジスタ5
6、CPU11のスリープ状態継続時間をカウントする
スリープカウンタ57、電源残量が所定量より高いこと
を判断する残量判断部58、電源のON/OFF操作を
行なうパワースイッチ59、そして、シリアルデータイ
ンターフェイス28が接続される。FIG. 12 is a block diagram showing the internal structure of the microcomputer 39 that controls the resume control in the data processing apparatus. The control unit 54 of this microcomputer 39 has an input to the CPU 11 of the chip A in addition to the keyboard 2. Output port 55, system status register 5 indicating presence / absence of sleep mode or resume mode and its functional status
6, a sleep counter 57 that counts the duration of the sleep state of the CPU 11, a remaining amount determination unit 58 that determines that the remaining power amount is higher than a predetermined amount, a power switch 59 that turns the power on / off, and a serial data interface. 28 is connected.
【0075】上記入出力ポート55には、CPU11の
スリープ状態及びサスペンド状態移行時にJOBEND
信号“1”が与えられるJOBENDフラグエリア55
a、レジュームモードの設定時におけるサスペンド状態
解除の際にCPU11の正常復帰に伴いSET信号
“1”が与えられるSETフラグエリア55b、レジュ
ームモードの設定時におけるサスペンド状態解除の際に
CPU11の異常復帰に伴いエラー信号“1”が与えら
れエラーフラグエリア55cが備えられる。The input / output port 55 has JOBEND when the CPU 11 shifts to the sleep state or the suspend state.
JOBEND flag area 55 to which signal "1" is given
a, a SET flag area 55b to which a SET signal “1” is given along with the normal recovery of the CPU 11 when releasing the suspend state when the resume mode is set, and an abnormal recovery of the CPU 11 when releasing the suspend state when the resume mode is set Accordingly, the error signal “1” is given and the error flag area 55c is provided.
【0076】上記システム状態レジスタ56には、スリ
ープモードの設定時においてフラグ“1”がセットされ
るスリープモードレジスタ56a、レジュームモードの
設定時においてフラグ“1”がセットされるレジューム
モードレジスタ56b、スリープ状態への移行時におい
てフラグ“1”がセットされるスリープレジスタ56
c、サスペンド状態への移行時においてフラグ“1”が
セットされるサスペンドレジスタ56dが備えられる。The system status register 56 has a sleep mode register 56a in which a flag "1" is set when the sleep mode is set, a resume mode register 56b in which a flag "1" is set when the resume mode is set, and a sleep mode. Sleep register 56 in which flag "1" is set at the time of transition to the state
c. A suspend register 56d is provided in which a flag "1" is set when shifting to the suspend state.
【0077】上記スリープカウンタ57は、システム状
態レジスタ56のスリープレジスタ56cにフラグ
“1”がセットされた際にリセットされると同時に、シ
ステム状態管理用の動作クロックφSMに応じてカウント
アップするもので、このスリープカウンタ57からは、
予め設定されたスリープ時間に対応してそのキャリ信号
が制御部54に出力される。The sleep counter 57 is reset when the flag "1" is set in the sleep register 56c of the system state register 56, and at the same time, it counts up according to the operation clock φSM for system state management. From this sleep counter 57,
The carry signal is output to the control unit 54 corresponding to the preset sleep time.
【0078】図13は上記データ処理装置のレジューム
モード設定時におけるレジューム処理を示すフローチャ
ートであり、レジュームモードの設定時において、CP
U11がスリープ状態に移行することで入出力ポート5
5のJOBENDフラグエリア55aにJOBEND信
号“1”が与えられると、システム状態レジスタ56の
スリープレジスタ56cにフラグ“1”がセットされる
と共に、スリープカウンタ57がリセットされ、同時に
クロックφSMに応じたスリープ時間のカウント動作が開
始される(ステップB1〜B3)。FIG. 13 is a flow chart showing the resume processing when the resume mode is set in the data processing apparatus. When the resume mode is set, the CP process is executed.
I / O port 5 when U11 goes to sleep
When the JOBEND signal "1" is given to the JOBEND flag area 55a of No. 5, the flag "1" is set in the sleep register 56c of the system state register 56, the sleep counter 57 is reset, and at the same time, the sleep corresponding to the clock φSM is set. The time counting operation is started (steps B1 to B3).
【0079】ここで、ケース1として、CPU11のス
リープ状態が予め設定されたスリープ時間を経過し、上
記スリープカウンタ57からのカウンタキャリが制御部
54に出力されると、サスペンド状態に移行すべく、ま
ず、残量判断部58において電源残量が所定量より高い
状態にあるか否か判断される(ステップB4,B5)。Here, as case 1, when the sleep state of the CPU 11 has passed a preset sleep time and the counter carry from the sleep counter 57 is output to the control unit 54, the state is changed to the suspend state. First, the remaining amount determination unit 58 determines whether or not the remaining amount of power is higher than a predetermined amount (steps B4 and B5).
【0080】また、ケース2として、前記ステップB1
において「No」、つまり、JOBEND信号“1”が
与えられていないキースキャン等の通常処理の状態にお
いて、パワースイッチ59がOFFされると、上記同様
サスペンド状態に移行すべく、まず、残量判断部58に
おいて電源残量が所定量より高い状態にあるか否か判断
される(ステップB1→B6,B7→B5)。As case 2, the above step B1
In “No”, that is, when the power switch 59 is turned off in a normal processing state such as a key scan in which the JOBEND signal “1” is not given, first, in order to shift to the suspend state as described above, first, the remaining amount determination is performed. The unit 58 determines whether or not the remaining amount of power is higher than a predetermined amount (steps B1 → B6, B7 → B5).
【0081】さらに、ケース3として、上記ステップB
4において「No」、つまり、CPU11のスリープ状
態が予め設定されたスリープ時間を経過しない状態にあ
っても、そのままパワースイッチ59がOFFされる
と、上記同様サスペンド状態に移行すべく、まず、残量
判断部58において電源残量が所定量より高い状態にあ
るか否か判断される(ステップB4→B8,B9→B
5)。Further, as case 3, the above step B
4, “No”, that is, even if the sleep state of the CPU 11 has not passed the preset sleep time, if the power switch 59 is turned off as it is, first, the remaining state is set in order to shift to the suspend state as described above. The amount determination unit 58 determines whether or not the remaining power amount is higher than a predetermined amount (steps B4 → B8, B9 → B).
5).
【0082】一方、上記ステップB4において「N
o」、つまり、CPU11のスリープ状態が予め設定さ
れたスリープ時間を経過しない状態にあって、パワース
イッチ59がOFFされる以前に、キーボード2からの
キー操作信号が制御部54に入力されると、キー入力イ
ンターラプト信号がチップA上のインターラプト制御部
17に対し出力され、CPU11にはスリープアウト信
号が供給されてそのスリープ状態は解除される(ステッ
プB4→B8〜B12)。なお、上記CPU11のスリ
ープ状態におけるスリープカウンタ57のカウント動作
中には、ステップB3,B4→B8〜B13の処理が繰
返し実行される。On the other hand, in step B4, "N
o ”, that is, when the sleep state of the CPU 11 has not passed the preset sleep time and the key operation signal from the keyboard 2 is input to the control unit 54 before the power switch 59 is turned off. A key input interrupt signal is output to the interrupt control unit 17 on the chip A, a sleep-out signal is supplied to the CPU 11, and the sleep state is released (steps B4 → B8 to B12). In addition, during the counting operation of the sleep counter 57 in the sleep state of the CPU 11, the processes of steps B3, B4 → B8 to B13 are repeatedly executed.
【0083】そして、上記ケース1またはケース2また
はケース3の処理を経て、サスペンド状態に移行すべ
く、電源残量の確認が行なわれた際に、ステップB5に
おいて「No」、つまり、残量判断部58において、電
源残量は所定量以下に低下したと判断されると、制御部
54からサスペンド状態への移行不可を示すシリアルデ
ータがシリアルデータインターフェイス28を通してチ
ップC上のシステム管理表示制御部35に転送され、電
源残量不足によるレジューム機能キャンセルメッセージ
の表示処理が実行される(ステップB5→B14)。When the remaining amount of power is confirmed in order to shift to the suspended state through the processing of case 1, case 2 or case 3 described above, "No" in step B5, that is, remaining amount determination When the unit 58 determines that the remaining power amount has dropped below a predetermined amount, serial data indicating that transition from the control unit 54 to the suspend state is impossible is sent through the serial data interface 28 to the system management display control unit 35 on the chip C. And the display process of the resume function cancel message due to insufficient remaining power is executed (step B5 → B14).
【0084】図14は上記データ処理装置のレジューム
モード設定時における液晶表示部3によるレジューム機
能キャンセルメッセージの表示状態を示す図であり、同
図(A)は上記電源残量不足に伴うレジューム機能キャ
ンセルメッセージの表示状態を示す図、同図(B)はサ
スペンド状態解除時のCPUエラーに伴うレジューム機
能キャンセルメッセージの表示状態を示す図である。FIG. 14 is a diagram showing a display state of a resume function cancel message by the liquid crystal display unit 3 when the resume mode of the data processing apparatus is set, and FIG. 14A shows the resume function cancellation due to the insufficient remaining power source. FIG. 7B is a diagram showing a message display state, and FIG. 7B is a diagram showing a display state of a resume function cancel message due to a CPU error at the time of releasing the suspend state.
【0085】そして、上記図14(A)で示すように、
電源残量不足に伴うレジューム機能キャンセルメッセー
ジが表示された状態で、キーボード2におけるリターン
キー2cが操作されると、制御部54から電源制御部2
9に対し電源OFFの制御信号が出力され、電源制御部
29によりシステム動作電圧VSYS ,メモリバックアッ
プ電圧VMEM ,表示用電圧VDISPの全ての電源が遮断さ
れるようになる(ステップB15,B16)。Then, as shown in FIG.
When the return key 2c of the keyboard 2 is operated in the state where the resume function cancel message is displayed due to insufficient power remaining, the controller 54 causes the power controller 2 to operate.
A control signal for turning off the power is output to 9, and the power supply control unit 29 shuts off all power supplies of the system operating voltage VSYS, the memory backup voltage VMEM, and the display voltage VDISP (steps B15 and B16).
【0086】一方、上記ステップB5において「Ye
s」、つまり、残量判断部58において、電源残量は所
定量より高い状態に維持されていると判断された場合に
は、制御部54からレジュームイン、つまり、サスペン
ドインの要求を示すシリアルデータが各シリアルデータ
インターフェイス28→33→16を介し、チップA上
のインターラプト制御部17に転送され、CPU11に
対しサスペンドイン制御信号「SUS IN」が供給さ
れる(ステップB5→B17)。On the other hand, in step B5, "Ye
s ”, that is, when the remaining amount determination unit 58 determines that the remaining amount of the power source is maintained higher than the predetermined amount, the control unit 54 serializes a resume-in, that is, a suspend-in request. The data is transferred to the interrupt control unit 17 on the chip A via each serial data interface 28 → 33 → 16, and the suspend-in control signal “SUS IN” is supplied to the CPU 11 (steps B5 → B17).
【0087】図15は上記データ処理装置のCPU11
におけるサスペンドイン制御処理を示すフローチャート
であり、CPU11に対しインターラプト制御部17を
通して上記サスペンドイン制御信号「SUS IN」が
供給されると、CPU11では、チップCのGDC48
を通してVRAM38に対し表示データが描画中である
か否か判断される(ステップC1,C2)。FIG. 15 shows the CPU 11 of the data processing device.
6 is a flowchart showing a suspend-in control process in the CPU 11. When the suspend-in control signal “SUS IN” is supplied to the CPU 11 through the interrupt control unit 17, the CPU 11 causes the GDC 48 of the chip C to operate.
Through, it is determined whether display data is being drawn in the VRAM 38 (steps C1 and C2).
【0088】このステップC2において「Yes」、つ
まり、GDC描画中である場合にはその描画処理状態が
維持され、該GDC描画処理が終了すると、その描画ア
ドレスデータがサスペンド状態移行直前の表示アドレス
情報としてSRAM46に対し記憶保持される(ステッ
プC2,C3)。In step C2, "Yes", that is, when the GDC drawing is being performed, the drawing processing state is maintained, and when the GDC drawing processing is completed, the drawing address data is displayed address information immediately before the transition to the suspend state. Is stored and held in the SRAM 46 (steps C2 and C3).
【0089】ここで、CPU11では、DRAM47及
びVRAM38における記憶データのチェックサムデー
タが作成され、このチェックサムデータは上記SRAM
46に対し記憶保持される(ステップC4,C5)。Here, the CPU 11 creates checksum data of the storage data in the DRAM 47 and the VRAM 38, and the checksum data is stored in the SRAM.
It is stored and held in 46 (steps C4 and C5).
【0090】そして、CPU11からチップB上の入出
力ポート55におけるJOBENDフラグエリア55a
に対し、サスペンドインに伴うJOBEND信号“1”
が出力される(ステップC6)。Then, the JOBEND flag area 55a in the input / output port 55 on the chip B from the CPU 11 is sent.
In contrast, the JOBEND signal “1” associated with suspend-in
Is output (step C6).
【0091】こうして、入出力ポート55のJOBEN
Dフラグエリア55aに対し、CPU11のサスペンド
インに伴うJOBEND信号“1”が与えられると、ま
ず、制御部54から電源制御部29を通して表示用電源
VDISPが遮断される(ステップB18,B19)。Thus, the JOBEN of the input / output port 55 is
When the JOBEND signal "1" associated with the suspend-in of the CPU 11 is given to the D flag area 55a, first, the display power supply VDISP is cut off from the control unit 54 through the power supply control unit 29 (steps B18 and B19).
【0092】次に、制御部54から各シリアルデータイ
ンターフェイス28→33→16を介してチップA上の
リフレッシュ制御部20に対しリフレッシュ切換え要求
を示すデータが転送され、該リフレッシュ制御部20に
は、クロック発生制御部21からのシステムクロックφ
SYS が遮断されリフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
のみが供給される(ステップB20)。Next, the data indicating the refresh switching request is transferred from the control unit 54 to the refresh control unit 20 on the chip A via each serial data interface 28 → 33 → 16, and the refresh control unit 20 is transferred to the refresh control unit 20. System clock φ from the clock generation controller 21
SYS is shut off and refresh clock (CAS, RA
S) is generated as a basic clock, the refresh clock φREFR from the clock generator 31 on the chip B is generated.
Only is supplied (step B20).
【0093】すると、制御部54から各シリアルデータ
インターフェイス28→33→16を介してチップA上
のクロック発生制御部21に対しクロック停止要求を示
すデータが転送され、該クロック発生制御部21におけ
る全てのクロック発生動作が停止されると共に、そのク
ロック発生停止状態がチップAのシリアルデータインタ
ーフェイス16からチップBのシリアルデータインター
フェイス28を通して制御部54に対し通知確認される
と、さらに、制御部54から電源制御部29を通してシ
ステム電源VSYS が遮断される(ステップB21〜B2
3)。これにより、データ処理装置は、レジュームモー
ドの設定に伴うサスペンド状態となる。Then, the data indicating the clock stop request is transferred from the control unit 54 to the clock generation control unit 21 on the chip A via each serial data interface 28 → 33 → 16, and all the data in the clock generation control unit 21 is transferred. When the clock generation operation is stopped and the clock generation stop state is notified and confirmed from the serial data interface 16 of the chip A to the control unit 54 through the serial data interface 28 of the chip B, the control unit 54 further supplies power. The system power supply VSYS is cut off through the control unit 29 (steps B21 to B2).
3). As a result, the data processing device enters a suspend state accompanying the setting of the resume mode.
【0094】この場合、チップA上のSRAM46にお
いては、上記CPU11におけるサスペンド状態移行直
前のDMAC12,GDC48の各デバイスに対するコ
マンドデータが、コマンド判断部45を通して予め保持
されると共に、GDC48に対する描画アドレスデータ
及びDRAM47,VRAM38のチェックサムデータ
も保持される。In this case, in the SRAM 46 on the chip A, the command data for each device of the DMAC 12 and the GDC 48 immediately before the transition to the suspend state in the CPU 11 is held in advance through the command judging unit 45, and the drawing address data for the GDC 48 and Checksum data in the DRAM 47 and VRAM 38 is also held.
【0095】図16は上記データ処理装置のレジューム
モード設定時におけるサスペンドアウト制御処理を示す
フローチャートであり、データ処理装置の使用を開始す
べくパワースイッチ59がONされると、まず、制御部
54から電源制御部29を通してシステム電源VSYS が
投入される(ステップD1,D2)。FIG. 16 is a flow chart showing the suspend-out control processing when the data processing apparatus is set to the resume mode. When the power switch 59 is turned on to start using the data processing apparatus, first, the control section 54 The system power supply VSYS is turned on through the power supply controller 29 (steps D1 and D2).
【0096】次に、制御部54から各シリアルデータイ
ンターフェイス28→33→16を介してチップA上の
クロック発生制御部21に対しクロック発振要求を示す
データが転送され、該クロック発生制御部21における
クロック発生動作が開始されると共に、そのクロック発
生動作状態がチップAのシリアルデータインターフェイ
ス16からチップBのシリアルデータインターフェイス
28を通して制御部54に対し通知確認される(ステッ
プD3,D4)。Next, data indicating a clock oscillation request is transferred from the control unit 54 to the clock generation control unit 21 on the chip A via each serial data interface 28 → 33 → 16, and the clock generation control unit 21 receives the data. When the clock generation operation is started, the state of the clock generation operation is notified and confirmed from the serial data interface 16 of the chip A to the control unit 54 through the serial data interface 28 of the chip B (steps D3 and D4).
【0097】すると、さらに、制御部54から各シリア
ルデータインターフェイス28→33→16を介してチ
ップA上のリフレッシュ制御部20に対しリフレッシュ
切換え要求を示すデータが転送され、該リフレッシュ制
御部20には、リフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
と共に上記クロック発生制御部21からのシステムクロ
ックφSYS が供給される(ステップD5)。Then, further, the data indicating the refresh switching request is transferred from the control unit 54 to the refresh control unit 20 on the chip A through each serial data interface 28 → 33 → 16, and the refresh control unit 20 is transferred to the refresh control unit 20. , Refresh clock (CAS, RA
S) is generated as a basic clock, the refresh clock φREFR from the clock generator 31 on the chip B is generated.
At the same time, the system clock φSYS is supplied from the clock generation controller 21 (step D5).
【0098】そして、制御部54から電源制御部29を
通して表示用電源VDISPが投入されると共に、制御部5
4からサスペンドアウトの要求を示すシリアルデータが
各シリアルデータインターフェイス28→33→16を
介し、チップA上のインターラプト制御部17に転送さ
れ、CPU11に対しサスペンドアウト制御信号「SU
S OUT」が供給される(ステップD6,D7)。Then, the display power VDISP is turned on from the controller 54 through the power controller 29, and the controller 5
4 transfers serial data indicating a suspend-out request to the interrupt control unit 17 on the chip A via each serial data interface 28 → 33 → 16, and sends the CPU 11 a suspend-out control signal “SU”.
S OUT ”is supplied (steps D6 and D7).
【0099】図17は上記データ処理装置のCPU11
におけるサスペンドアウト制御処理を示すフローチャー
トであり、CPU11に対しインターラプト制御部17
を通して上記サスペンドアウト制御信号「SUS OU
T」が供給されると、CPU11では、前記サスペンド
状態を経たDRAM47及びVRAM38における記憶
データのチェックサムデータが作成される(ステップE
1,E2)。FIG. 17 shows the CPU 11 of the data processing device.
7 is a flowchart showing a suspend-out control process in the CPU 11 for interrupt control unit 17
Through the above-mentioned suspend-out control signal "SUS OU
When "T" is supplied, the CPU 11 creates the checksum data of the storage data in the DRAM 47 and the VRAM 38 that have been in the suspended state (step E).
1, E2).
【0100】そして、CPU11には、SRAM46に
予め記憶保持されたサスペンド状態移行時のDRAM4
7及びVRAM38における記憶データのチェックサム
データが読込まれ、上記ステップE2において作成され
た新たなチェックサムデータと一致するか否か判断され
る(ステップE3,E4)。Then, the CPU 11 has the DRAM 4 which is stored and held in the SRAM 46 in advance at the time of transition to the suspend state.
7 and the checksum data of the stored data in the VRAM 38 is read, and it is determined whether or not the checksum data matches the new checksum data created in step E2 (steps E3 and E4).
【0101】このステップE4において「No」、つま
り、サスペンド状態移行時におけるDRAM47,VR
AM38のチェックサムデータと、サスペンド状態解除
時における同DRAM47,VRAM38のチェックサ
ムデータとが一致せず、該DRAM47,VRAM38
内の記憶データに異常が生じたと判断されると、CPU
11から入出力ポート55のエラーフラグエリア55c
に対しサスペンドアウト異常に伴うエラー信号“1”が
出力される(ステップE4,E5)。In step E4, "No", that is, the DRAM 47, VR at the transition to the suspend state
The checksum data of the AM 38 and the checksum data of the DRAM 47, VRAM 38 at the time of releasing the suspend state do not match, and the DRAM 47, VRAM 38
If it is determined that an abnormality has occurred in the stored data in the CPU, the CPU
11 to I / O port 55 error flag area 55c
On the other hand, the error signal "1" associated with the suspend-out abnormality is output (steps E4 and E5).
【0102】すると、マイコン39では、制御部54か
らサスペンド状態の復帰(解除)不可を示すシリアルデ
ータがシリアルデータインターフェイス28を通してチ
ップC上のシステム管理表示制御部35に転送され、前
記図14(B)で示すように、CPUエラーによるレジ
ューム機能キャンセルメッセージの表示処理が実行され
る(ステップD8→D9)。Then, in the microcomputer 39, serial data indicating that the suspension state cannot be restored (cancelled) is transferred from the control unit 54 to the system management display control unit 35 on the chip C through the serial data interface 28, and the serial data interface 28 shown in FIG. ), The process of displaying the resume function cancel message due to the CPU error is executed (steps D8 → D9).
【0103】そして、上記図14(B)で示すように、
サスペンド状態解除時のCPUエラーに伴うレジューム
機能キャンセルメッセージが表示された状態で、キーボ
ード2におけるリターンキー2cが操作されると、制御
部54からCPU11に対しリセット信号が出力され、
このデータ処理装置は上記レジューム機能の設定に拘ら
ずイニシャルセット(初期設定)される(ステップD1
0,D11)。Then, as shown in FIG. 14B,
When the return key 2c of the keyboard 2 is operated in the state where the resume function cancel message accompanying the CPU error at the time of canceling the suspended state is displayed, the control unit 54 outputs a reset signal to the CPU 11,
This data processing device is initially set (initial setting) regardless of the setting of the resume function (step D1).
0, D11).
【0104】なお、上記CPU11からのエラー信号
“1”がマイコン39に対し出力されない場合でも、該
マイコン39の制御部54からサスペンドアウトの要求
データが出力されてから所定時間経過以前までに、CP
U11からその正常復帰に伴うSET信号“1”が入出
力ポート55のSETフラグエリア55bに与えられな
いと、上記エラー信号“1”が与えられた場合同様、制
御部54からサスペンド状態の復帰(解除)不可を示す
シリアルデータがシリアルデータインターフェイス28
を通してチップC上のシステム管理表示制御部35に転
送され、上記図14(B)で示すように、レジューム機
能キャンセルメッセージの表示処理が実行される(ステ
ップD8→D12,D13→D9)。Even if the error signal "1" from the CPU 11 is not output to the microcomputer 39, the CP is not output from the control unit 54 of the microcomputer 39 until the predetermined time elapses after the suspend-out request data is output.
If the SET signal "1" is not given to the SET flag area 55b of the input / output port 55 from the U11 due to the normal return, the control unit 54 returns to the suspended state as in the case where the error signal "1" is given ( Serial data indicating that the release is not possible is serial data interface 28
The data is transferred to the system management display control unit 35 on the chip C through the chip C and the display processing of the resume function cancel message is executed as shown in FIG. 14B (steps D8 → D12, D13 → D9).
【0105】この場合も上記同様、キーボード2におけ
るリターンキー2cを操作することで、制御部54から
CPU11に対しリセット信号が出力され、このデータ
処理装置は上記レジューム機能の設定に拘らずイニシャ
ルセット(初期設定)される(ステップD10,D1
1)。In this case as well, similarly to the above, by operating the return key 2c of the keyboard 2, a reset signal is output from the control unit 54 to the CPU 11, and this data processing device sets the initial set (regardless of the setting of the resume function). (Initial setting) (steps D10, D1)
1).
【0106】一方、上記ステップE4において「Ye
s」、つまり、サスペンド状態移行時におけるDRAM
47,VRAM38のチェックサムデータと、サスペン
ド状態解除時における同DRAM47,VRAM38の
チェックサムデータとが一致し、該DRAM47,VR
AM38内の記憶データは正常に保持されていると判断
されると、SRAM46に予め記憶保持されたサスペン
ド状態移行前のCPU11からDMAC12及びGDC
48の各デバイスに対するコマンドデータが読出され、
該DMAC12及びGDC48に対して所定の順序でセ
ットされる(ステップE4→E6)。On the other hand, at step E4, "Ye
s ", that is, the DRAM at the time of transition to the suspend state
The checksum data of the VRAM 38 and the checksum data of the VRAM 38 coincide with the checksum data of the DRAM 47 and the VRAM 38 when the suspend state is released, and the DRAM 47, VR
When it is determined that the storage data in the AM 38 is normally retained, the CPU 11 before the transition to the suspend state, which is stored and retained in the SRAM 46 in advance, transfers the DMAC 12 and the GDC.
Command data for each of the 48 devices is read,
The DMAC 12 and the GDC 48 are set in a predetermined order (steps E4 → E6).
【0107】また、上記コマンドデータの復帰処理に伴
い、上記SRAM46に予め記憶保持されたサスペンド
状態移行前のGDC48に対する描画アドレスデータが
読出され、該GDC48に対してセットされる(ステッ
プE7)。Further, along with the restoration process of the command data, the drawing address data for the GDC 48 before the transition to the suspend state, which is stored and held in the SRAM 46 in advance, is read and set to the GDC 48 (step E7).
【0108】そして、CPU11からその正常復帰に伴
うSET信号“1”が入出力ポート55のSETフラグ
エリア55bに対して出力され、このデータ処理装置は
レジュームモードの設定に伴うサスペンド状態から復帰
される(ステップE8)。Then, the CPU 11 outputs the SET signal "1" accompanying the normal recovery to the SET flag area 55b of the input / output port 55, and this data processing device is recovered from the suspend state accompanying the setting of the resume mode. (Step E8).
【0109】すなわち、電源OFFに伴うサスペンド状
態への移行に際しても、DRAM47及びVRAM38
におけるメモリ内容を保持させるレジューム機能を備え
たデータ処理装置において、上記電源OFFに伴うサス
ペンド状態への移行時には、DRAM47及びVRAM
38のメモリデータに基づくチェックサムデータをCP
U11にて作成し、SRAM46に対し記憶保持させる
と共に、電源ONに伴うサスペンド状態解除時には、再
びDRAM47及びVRAM38のメモリデータに基づ
くチェックサムデータをCPU11にて作成し、上記S
RAM46に予め記憶させたサスペンド状態移行時にお
けるチェックサムデータとの比較判断を行なって、一致
判断が得られた場合にのみ、SRAM46に予め記憶保
持されたDMAC12及びGDC48に対するコマンド
データをセットし、電源OFF以前のシステム状態復帰
を図る構成としたので、例えばサスペンド状態における
電圧の低下等によりメモリ内容が変化した場合の電源再
起動時において、異常な動作,表示が行なわれたり、デ
ータ破壊が生じる等の不具合発生を未然に防止すること
ができる。That is, the DRAM 47 and the VRAM 38 are also in transition to the suspend state when the power is turned off.
In the data processing device having the resume function for retaining the memory contents in the above, the DRAM 47 and the VRAM are provided at the time of transition to the suspend state due to the power OFF.
CP of checksum data based on 38 memory data
It is created in U11 and is stored and held in the SRAM 46, and when the suspended state is released when the power is turned on, the CPU 11 again creates checksum data based on the memory data of the DRAM 47 and the VRAM 38, and the above S
The command data for the DMAC 12 and the GDC 48, which are stored and held in the SRAM 46 in advance, are set and the power supply is set only when the result of comparison with the checksum data at the time of transition to the suspend state stored in the RAM 46 at the time of transition to the suspend state is obtained. Since the system state before turning off is designed to recover, for example, when the power supply is restarted when the memory contents change due to the voltage drop in the suspend state, abnormal operation, display, data destruction, etc. may occur. It is possible to prevent the occurrence of the above problem.
【0110】図18は上記データ処理装置におけるリフ
レッシュ制御部20の内部構成を示す回路図であり、チ
ップA上におけるクロック発生制御部21からのシステ
ムクロックφSYS は、シフトレジスタ60a,60bに
それぞれシフトクロックCKとして供給され、チップB
上におけるクロック発生部31からのリフレッシュ用ク
ロックφREFRは、分周回路61及びアンドゲートAND
3の第2入力に供給される。FIG. 18 is a circuit diagram showing the internal structure of the refresh control unit 20 in the data processing apparatus. The system clock φSYS from the clock generation control unit 21 on the chip A is supplied to the shift registers 60a and 60b respectively. Supplied as CK, chip B
The refresh clock φREFR from the clock generating unit 31 above is obtained by dividing the frequency by the frequency dividing circuit 61 and the AND gate AND.
3 to the second input.
【0111】また、レジュームモード設定時におけるサ
スペンドイン及びサスペンドアウトのそれぞれに伴うマ
イコン39からのリフレッシュ切換え要求信号は、切換
え信号発生部62に供給される。Further, the refresh switching request signal from the microcomputer 39 associated with each of suspend-in and suspend-out in the resume mode setting is supplied to the switching signal generator 62.
【0112】切換え信号発生部62は、サスペンドアウ
トに伴う切換え要求信号が供給された際に“1”、サス
ペンドインに伴う切換え要求信号が供給された際に
“0”となるリフレッシュ切換え信号Xを出力するもの
で、この切換え信号発生部62からのリフレッシュ切換
え信号Xは、アンドゲートAND1の第1入力に供給さ
れると共に、インバータINV1を介してアンドゲート
AND2及び上記アンドゲートAND3の各第1入力に
供給される。The switching signal generator 62 outputs the refresh switching signal X which becomes "1" when the switching request signal associated with suspend-out is supplied and "0" when the switching request signal associated with suspend-in is supplied. The refresh switching signal X from the switching signal generator 62 is supplied to the first input of the AND gate AND1 and is also output via the inverter INV1 to the first inputs of the AND gate AND2 and the AND gate AND3. Is supplied to.
【0113】上記分周回路61は、上記チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
の4周期毎に“1”“0”に変化するリフレッシュタイ
ミング信号ST を作成するもので、この分周回路61か
らのリフレッシュタイミング信号ST は、上記アンドゲ
ートAND1及びアンドゲートAND2それぞれの各第
2入力に供給される。The frequency divider circuit 61 uses the refresh clock φREFR from the clock generator 31 on the chip B.
The refresh timing signal ST that changes to "1" or "0" is generated every four cycles of. The refresh timing signal ST from the frequency divider circuit 61 is the second timing of each of the AND gate AND1 and the AND gate AND2. Supplied on input.
【0114】アンドゲートAND1からの出力信号は、
フリップフロップFF1の反転セット端子Sに供給され
ると共に、上記シフトレジスタ60a,60bそれぞれ
の反転リセット端子Rに供給される。フリップフロップ
FF1からの出力信号Qは、シフトレジスタ60aの入
力端子Iに供給されると共に、インバータINV2を介
してアンドゲートAND4の第1入力に供給される。シ
フトレジスタ60aからの出力信号Oは、シフトレジス
タ60bの入力端子Iに供給されると共に、インバータ
INV3を介してアンドゲートAND5の第1入力に供
給される。そして、シフトレジスタ60bの出力信号O
は、上記フリップフロップFF1のリセット端子Rに供
給される。The output signal from the AND gate AND1 is
It is supplied to the inversion set terminal S of the flip-flop FF1 and to the inversion reset terminal R of each of the shift registers 60a and 60b. The output signal Q from the flip-flop FF1 is supplied to the input terminal I of the shift register 60a and also to the first input of the AND gate AND4 via the inverter INV2. The output signal O from the shift register 60a is supplied to the input terminal I of the shift register 60b and also to the first input of the AND gate AND5 via the inverter INV3. Then, the output signal O of the shift register 60b
Is supplied to the reset terminal R of the flip-flop FF1.
【0115】一方、アンドゲートAND2からの出力信
号は、アナログディレイ回路63に供給されると共に、
フリップフロップFF2の反転セット端子Sに供給さ
れ、アンドゲートAND3からの出力信号は、フリップ
フロップFF2及びフリップフロップFF3の各リセッ
ト端子Rに供給される。On the other hand, the output signal from the AND gate AND2 is supplied to the analog delay circuit 63, and
The output signal from the AND gate AND3 is supplied to the inversion set terminal S of the flip-flop FF2 and is supplied to the reset terminals R of the flip-flop FF2 and the flip-flop FF3.
【0116】アナログディレイ回路63は、上記リフレ
ッシュ切換え信号Xが“0”、つまり、サスペンドイン
に伴う切換え要求信号が供給され、且つ、リフレッシュ
タイミング信号ST が“1”になった際に、その遅延信
号、つまり、リフレッシュタイミングディレイ信号STD
を発生するもので、このアナログディレイ回路63から
のリフレッシュタイミングディレイ信号STDは、上記フ
リップフロップFF3の反転セット端子Sに供給され
る。The analog delay circuit 63 delays when the refresh switching signal X is "0", that is, the switching request signal accompanying the suspend-in is supplied and the refresh timing signal ST becomes "1". Signal, that is, refresh timing delay signal STD
The refresh timing delay signal STD from the analog delay circuit 63 is supplied to the inverting set terminal S of the flip-flop FF3.
【0117】そして、フリップフロップFF2からの反
転出力信号Qは、上記アンドゲートAND4の第2入力
に供給され、また、フリップフロップFF3からの反転
出力信号Qは、上記アンドゲートAND5の第2入力に
供給される。The inverted output signal Q from the flip-flop FF2 is supplied to the second input of the AND gate AND4, and the inverted output signal Q from the flip-flop FF3 is supplied to the second input of the AND gate AND5. Supplied.
【0118】ここで、アンドゲートAND4からはCA
S(column address strobe) が、アンドゲートAND5
からはRAS(row address strobe)がそれぞれDRAM
47に対するリフレッシュクロックとして出力される。From the AND gate AND4, CA
S (column address strobe) is AND gate AND5
From RAS (row address strobe) to DRAM
It is output as a refresh clock for 47.
【0119】図19は上記データ処理装置のリフレッシ
ュ制御部20におけるリフレッシュクロック(CAS,
RAS)の発生動作を示すタイミングチャートであり、
まず、通常動作時の切換え要求信号が供給される状態
で、切換え信号発生部62からのリフレッシュ切換え信
号Xが“1”である場合には、アンドゲートAND2及
びアンドゲートAND3の出力信号は何れも“0”とな
り、フリップフロップFF2及びフリップフロップFF
3の各反転出力信号Qは何れも“1”にセットされ、ア
ンドゲートAND4及びアンドゲートAND5の各第2
入力に供給される。FIG. 19 shows the refresh clock (CAS, CAS in the refresh controller 20 of the data processing device).
RAS) is a timing chart showing the generation operation of
First, when the refresh switching signal X from the switching signal generating section 62 is "1" in the state where the switching request signal in the normal operation is supplied, both the output signals of the AND gate AND2 and the AND gate AND3 are both output. It becomes "0", and the flip-flop FF2 and the flip-flop FF
Each of the inverted output signals Q of 3 is set to "1", and each of the second gates of the AND gate AND4 and the AND gate AND5.
Supplied on input.
【0120】そして、分周回路61から出力されるリフ
レッシュタイミング信号ST が“1”である場合には、
アンドゲートAND1の出力信号が“1”となりフリッ
プフロップFF1及びシフトレジスタ60aの各出力信
号が“0”に固定されるので、上記アンドゲートAND
4及びアンドゲートAND5の各第1入力には“1”が
供給され、リフレッシュクロックCAS及びRASは何
れも発生されない。When the refresh timing signal ST output from the frequency dividing circuit 61 is "1",
The output signal of the AND gate AND1 becomes "1", and the output signals of the flip-flop FF1 and the shift register 60a are fixed to "0".
"1" is supplied to each first input of the AND gate 4 and the AND gate AND5, and neither of the refresh clocks CAS and RAS is generated.
【0121】ここで、分周回路61から出力されるリフ
レッシュタイミング信号ST が“0”に変化すると、ア
ンドゲートAND1の出力信号が“0”、フリップフロ
ップFF1の出力信号Qが“1”となって、まず、アン
ドゲートAND4からリフレッシュクロックCAS
“0”が発生され、続いてシフトレジスタ60aの出力
信号Oが“1”となって、アンドゲートAND5からリ
フレッシュクロックRAS“0”が発生される。When the refresh timing signal ST output from the frequency dividing circuit 61 changes to "0", the output signal of the AND gate AND1 becomes "0" and the output signal Q of the flip-flop FF1 becomes "1". First, the refresh clock CAS is output from the AND gate AND4.
"0" is generated, the output signal O of the shift register 60a subsequently becomes "1", and the refresh clock RAS "0" is generated from the AND gate AND5.
【0122】この通常動作時におけるリフレッシュクロ
ック(CAS before RAS)は、この後にシフトレジ
スタ60bの出力信号Oが“1”となり、上記フリップ
フロップFF1がリセットされることで、それぞれ
“1”に戻される。The refresh clock (CAS before RAS) during the normal operation is returned to "1" when the output signal O of the shift register 60b becomes "1" and the flip-flop FF1 is reset. ..
【0123】つまり、通常動作時には、リフレッシュタ
イミング信号ST の“1”→“0”変化に伴い、上記シ
フトレジスタ60aによるシステムクロックφSYS の計
数遅れをもって、順次リフレッシュクロック(CAS b
efore RAS)が発生される。In other words, in the normal operation, the refresh timing signal ST changes from "1" to "0", and the sequential refresh clock (CAS b) is delayed with a count delay of the system clock φSYS by the shift register 60a.
efore RAS) is generated.
【0124】一方、サスペンドインに伴う切換え要求信
号が供給される状態で、切換え信号発生部62からのリ
フレッシュ切換え信号Xが“0”である場合には、アン
ドゲートAND2の出力信号は、分周回路61からのリ
フレッシュタイミング信号ST の変化に応じて“1”
“0”変化し、また、アンドゲートAND3の出力信号
は、クロック発生部31からのリフレッシュ用クロック
φREFRの変化に応じて“1”“0”変化することにな
る。この際、フリップフロップFF1の出力信号Q及び
シフトレジスタ60aの出力信号Oは何れも“0”とな
っているので、アンドゲートAND4及びアンドゲート
AND5の各第1入力は“1”に固定される。On the other hand, when the refresh switching signal X from the switching signal generator 62 is "0" while the switching request signal accompanying the suspend-in is supplied, the output signal of the AND gate AND2 divides the frequency. "1" according to the change of the refresh timing signal ST from the circuit 61
It changes to "0", and the output signal of the AND gate AND3 changes to "1" or "0" in accordance with the change of the refresh clock φREFR from the clock generating unit 31. At this time, since the output signal Q of the flip-flop FF1 and the output signal O of the shift register 60a are both "0", the first inputs of the AND gates AND4 and AND5 are fixed to "1". ..
【0125】そして、リフレッシュタイミング信号ST
が“0”→“1”に変化した場合には、アンドゲートA
ND2の出力信号も“0”→“1”に変化するので、フ
リップフロップFF2の反転出力信号Qは“1”となっ
てアンドゲートAND4からのリフレッシュクロックC
ASは発生されない。Then, the refresh timing signal ST
Is changed from “0” to “1”, AND gate A
Since the output signal of ND2 also changes from "0" to "1", the inverted output signal Q of the flip-flop FF2 becomes "1" and the refresh clock C from the AND gate AND4.
AS is not generated.
【0126】この場合、アナログディレイ回路63から
リフレッシュタイミングディレイ信号STD“1”が発生
されるが、フリップフロップFF3の反転出力信号Qは
“1”となってアンドゲートAND5からのリフレッシ
ュクロックRASは発生されない。In this case, the analog delay circuit 63 generates the refresh timing delay signal STD "1", but the inverted output signal Q of the flip-flop FF3 becomes "1" and the refresh clock RAS from the AND gate AND5 is generated. Not done.
【0127】この後、上記リフレッシュタイミング信号
ST が“1”→“0”に変化すると、アンドゲートAN
D2からの出力信号が“0”となることで、フリップフ
ロップFF2からの反転出力信号Qは“0”となり、ア
ンドゲートAND4からリフレッシュクロックCASが
発生される。After that, when the refresh timing signal ST changes from "1" to "0", the AND gate AN
When the output signal from D2 becomes "0", the inverted output signal Q from the flip-flop FF2 becomes "0", and the refresh clock CAS is generated from the AND gate AND4.
【0128】すると、アナログディレイ回路63からの
リフレッシュタイミングディレイ信号STDも“0”にな
ることで、フリップフロップFF3からの反転出力信号
Qは“0”となり、アンドゲートAND5からリフレッ
シュクロックRASが発生される。Then, the refresh timing delay signal STD from the analog delay circuit 63 also becomes "0", the inverted output signal Q from the flip-flop FF3 becomes "0", and the refresh clock RAS is generated from the AND gate AND5. It
【0129】このサスペンドインに伴うリフレッシュク
ロック(CAS before RAS)は、この後にクロック
発生部31からのリフレッシュ用クロックφREFRが
“0”→“1”に変化して各フリップフロップFF2,
FF3が何れもリセットされることで、それぞれ“1”
に戻される。The refresh clock (CAS before RAS) associated with the suspend-in is changed from "0" to "1" by the refresh clock .phi.REFR from the clock generation unit 31 and the respective flip-flops FF2 and FF2.
When FF3 is reset, each becomes "1"
Returned to.
【0130】つまり、サスペンドインの状態では、前記
クロック発生制御部21からのシステムクロックφSYS
の供給が停止されるものの、リフレッシュタイミング信
号ST の“1”→“0”変化に伴い、上記アナログディ
レイ回路63によるリフレッシュタイミングディレイ信
号STDの遅れをもって、順次リフレッシュクロック(C
AS before RAS)が発生される。That is, in the suspend-in state, the system clock φSYS from the clock generation control unit 21.
Of the refresh timing signal ST is changed from "1" to "0", the refresh timing delay signal STD is delayed by the analog delay circuit 63.
AS before RAS) is generated.
【0131】すなわち、CAS before RAS方式によ
るDRAM47のリフレッシュ制御部20を備えたデー
タ処理装置において、サスペンド状態でも必要な低周期
のクロック信号を発生するクロック発生部31に基づ
き、分周回路61を通してリフレッシュタイミング信号
ST を作成すると共に、このリフレッシュタイミング信
号ST を遅延させてリフレッシュタイミングディレイ信
号STDを得るアナログディレイ回路63を設け、上記リ
フレッシュタイミング信号ST に応じてアンドゲートA
ND2,フリップフロップFF2,アンドゲートAND
4を通してリフレッシュクロックCASを発生させると
共に、上記アナログディレイ回路63からのリフレッシ
ュタイミングディレイ信号STDに応じてフリップフロッ
プFF3,アンドゲートAND5を通してリフレッシュ
クロックRASを発生させる構成としたので、レジュー
ムモードの設定時におけるサスペンド状態への移行に際
し、高速のシステム動作クロックφSYS を発生させるク
ロック発生制御部21の動作を停止させても、DRAM
47に対する確実なリフレッシュを施すことができ、サ
スペンド時において更なる低消費電力化が図れるように
なる。That is, in the data processing device including the refresh control unit 20 of the DRAM 47 of the CAS before RAS system, refresh is performed through the frequency dividing circuit 61 based on the clock generating unit 31 that generates a low-cycle clock signal required even in the suspended state. An analog delay circuit 63 is provided for generating the timing signal ST and delaying the refresh timing signal ST to obtain the refresh timing delay signal STD. The AND gate A is provided according to the refresh timing signal ST.
ND2, flip-flop FF2, AND gate AND
4, the refresh clock CAS is generated, and the refresh clock RAS is generated through the flip-flop FF3 and the AND gate AND5 according to the refresh timing delay signal STD from the analog delay circuit 63. Therefore, when the resume mode is set. Even when the operation of the clock generation control unit 21 that generates the high-speed system operation clock φSYS is stopped at the transition to the suspend state, the DRAM
It is possible to surely refresh 47, and further reduce power consumption during suspend.
【0132】したがって、上記構成のデータ処理装置に
よれば、電源OFFに伴うサスペンド状態への移行に際
しても、DRAM47及びVRAM38におけるメモリ
内容を保持させるレジューム機能を備えたもので、上記
電源OFFに伴うサスペンド状態への移行時には、DR
AM47及びVRAM38のメモリデータに基づくチェ
ックサムデータをCPU11にて作成し、SRAM46
に対し記憶保持させると共に、電源ONに伴うサスペン
ド状態解除時には、再びDRAM47及びVRAM38
のメモリデータに基づくチェックサムデータをCPU1
1にて作成し、上記SRAM46に予め記憶させたサス
ペンド状態移行時におけるチェックサムデータとの比較
判断を行なって、一致判断が得られた場合にのみ、SR
AM46に予め記憶保持されたDMAC12及びGDC
48に対するコマンドデータをセットし、電源OFF以
前のシステム状態復帰を図る構成としたので、例えばサ
スペンド状態における電圧の低下等によりメモリ内容が
変化した場合の電源再起動時において、異常な動作,表
示が行なわれたり、データ破壊が生じる等の不具合発生
を未然に防止することができる。Therefore, according to the data processing apparatus having the above-mentioned configuration, the data processing apparatus has the resume function of retaining the memory contents in the DRAM 47 and the VRAM 38 even when the power supply is turned off to the suspend state. When transitioning to the state, DR
The CPU 11 creates checksum data based on the memory data of the AM 47 and the VRAM 38, and the SRAM 46
To the DRAM 47 and VRAM 38 when the suspended state is released when the power is turned on.
Checksum data based on the memory data of the CPU1
1 is made and the comparison judgment with the checksum data at the time of transition to the suspend state which is stored in the SRAM 46 in advance is performed and the SR judgment is made only when the coincidence judgment is obtained.
DMAC 12 and GDC previously stored and held in AM 46
Since the command data for 48 is set to restore the system state before the power is turned off, for example, when the power is restarted when the memory contents change due to the voltage drop in the suspend state or the like, an abnormal operation or display may occur. It is possible to prevent the occurrence of trouble such as the occurrence of data destruction and data destruction.
【0133】[0133]
【発明の効果】以上のように本発明によれば、電源遮断
状態でメモリ内容を保持するもので、電源遮断時におい
てメモリに記憶されているデータに基づくチェックデー
タを作成する遮断時チェックデータ作成手段と、この遮
断時チェックデータ作成手段により作成されたチェック
データを記憶するチェックデータ記憶手段と、電源投入
時においてメモリに記憶されているデータに基づくチェ
ックデータを作成する投入時チェックデータ作成手段
と、この投入時チェックデータ作成手段により作成され
たチェックデータと上記記憶手段に記憶されているチェ
ックデータとを比較する比較手段と、この比較手段によ
り上記各チェックデータ同士が一致した場合に、上記メ
モリに記憶されているデータに応じて、このデータ処理
装置を上記電源遮断以前の状態に復帰させる復帰手段と
を備えて構成したので、電源再投入時において、メモリ
内容に変化が生じている場合には、システム復帰を図る
ことなく、異常な動作,表示が行なわれるのを未然に防
止することが可能になる。As described above, according to the present invention, the memory contents are retained in the power-off state, and the check data at the time of power-off is created based on the data stored in the memory at the time of power-off. Means, check data storage means for storing the check data created by the shutoff check data creating means, and input check data creating means for creating check data based on the data stored in the memory when the power is turned on. A comparing means for comparing the check data created by the input check data creating means with the check data stored in the storage means, and the memory when the check data match each other by the comparing means. Depending on the data stored in the Since the recovery means for returning to the previous state is provided, when the power is turned on again, if the memory contents are changed, abnormal operation and display are performed without attempting system recovery. Can be prevented in advance.
【図1】本発明の一実施例に係わるデータ処理装置のシ
ステム構成を示す外観図。FIG. 1 is an external view showing a system configuration of a data processing device according to an embodiment of the present invention.
【図2】上記データ処理装置における主要電子回路の全
体構成を示すブロック図。FIG. 2 is a block diagram showing an overall configuration of a main electronic circuit in the data processing device.
【図3】上記データ処理装置の各チップ間にて入出力さ
れるシリアルデータのデータ構成を示す図。FIG. 3 is a diagram showing a data configuration of serial data input / output between chips of the data processing device.
【図4】上記データ処理装置の各チップA,B,C上に
備えられるシリアルデータインターフェイスにおける入
出力処理を示すフローチャート。FIG. 4 is a flowchart showing an input / output process in a serial data interface provided on each chip A, B, C of the data processing device.
【図5】上記データ処理装置におけるレジューム機能部
を除いた電子回路の構成を示すブロック図。FIG. 5 is a block diagram showing a configuration of an electronic circuit excluding a resume function unit in the data processing device.
【図6】上記データ処理装置のシステム状態管理部にて
管理される各種システム状態情報の表示状態を示す図。FIG. 6 is a diagram showing a display state of various system state information managed by a system state management unit of the data processing device.
【図7】上記データ処理装置におけるスリープ及びレジ
ューム機能部に係わる電子回路の構成を示すブロック
図。FIG. 7 is a block diagram showing a configuration of an electronic circuit related to a sleep and resume function unit in the data processing device.
【図8】上記データ処理装置のコマンド判断部における
レジュームモード設定時のコマンド書込み動作を示すタ
イミングチャート。FIG. 8 is a timing chart showing a command writing operation when a resume mode is set in the command determination unit of the data processing device.
【図9】上記データ処理装置のスリープ機能部の中心を
司るCPU及びスリープ制御部の内部構成を示すブロッ
ク図。FIG. 9 is a block diagram showing an internal configuration of a CPU and a sleep control unit that control the center of a sleep function unit of the data processing device.
【図10】上記データ処理装置におけるCPUのメイン
制御部からバス制御部に出力されるバス制御信号とその
動作内容との関係を示す図。FIG. 10 is a diagram showing a relationship between a bus control signal output from the main control unit of the CPU in the data processing device to the bus control unit and its operation content.
【図11】上記データ処理装置のスリープモード設定時
におけるスリープ処理を示すフローチャート。FIG. 11 is a flowchart showing a sleep process when the sleep mode of the data processing device is set.
【図12】上記データ処理装置におけるレジューム制御
の中心を司るマイコンの内部構成を示すブロック図。FIG. 12 is a block diagram showing an internal configuration of a microcomputer that controls the center of resume control in the data processing device.
【図13】上記データ処理装置のレジュームモード設定
時におけるレジューム処理を示すフローチャート。FIG. 13 is a flowchart showing a resume process when the resume mode is set in the data processing device.
【図14】上記データ処理装置のレジュームモード設定
時におけるレジューム機能キャンセルメッセージの表示
状態を示す図。FIG. 14 is a diagram showing a display state of a resume function cancel message when the resume mode is set in the data processing device.
【図15】上記データ処理装置のCPUにおけるサスペ
ンドイン制御処理を示すフローチャート。FIG. 15 is a flowchart showing a suspend-in control process in the CPU of the data processing device.
【図16】上記データ処理装置のレジュームモード設定
時におけるサスペンドアウト制御処理を示すフローチャ
ート。FIG. 16 is a flowchart showing a suspend-out control process when the resume mode is set in the data processing device.
【図17】上記データ処理装置のCPUにおけるサスペ
ンドアウト制御処理を示すフローチャート。FIG. 17 is a flowchart showing a suspend-out control process in the CPU of the data processing device.
【図18】上記データ処理装置におけるリフレッシュ制
御部の内部構成を示す回路図。FIG. 18 is a circuit diagram showing an internal configuration of a refresh controller in the data processing device.
【図19】上記データ処理装置のリフレッシュ制御部に
おけるリフレッシュクロック(CAS,RAS)の発生
動作を示すタイミングチャート。FIG. 19 is a timing chart showing the operation of generating refresh clocks (CAS, RAS) in the refresh controller of the data processing device.
1…パーソナルコンピュータ、2…キーボード、2a…
SYSキー、2b…カーソルキー、2c…リターンキ
ー、2d…CAPSキー、2e…NUMキー、3…液晶
表示部、4…メモリカード装着部、5…拡張ディスクド
ライバ、6…プリンタ、7…電子手帳(RS232C搭
載機器)、8…拡張ユニット、9…拡張ディスク装着
部、A,B,C…チップ、11…CPU(中央処理装
置)、12…DMAC(ダイレクトメモリアクセスコン
トローラ)、13…ROM、14…RAM、15…コマ
ンド記憶制御部、16,28,33…シリアルデータイ
ンターフェイス、17…インターラプト制御部、18…
RAMディスク制御部、18a…RAMディスク、19
…スリープ制御部、20…リフレッシュ制御部、21…
クロック発生制御部、22…バス制御部、23…システ
ムバス、24…キーインターフェイス、25…RS23
2Cインターフェイス、26…プリンタインターフェイ
ス、27…FDDインターフェイス、29…電源制御
部、30…システム状態管理部、31…クロック発生
部、32…電源、34…液晶表示部インターフェイス、
35…システム管理表示制御部、36…システム状態表
示制御部、37…表示制御部、38…VRAM、39…
マイコン、40…メモリスイッチ記憶部、41…キー入
力ポート、42…液晶表示制御部、43…段調・反転制
御部、44…表示バッファ、45…コマンド判断部、4
6…SRAM、47…DRAM、48…GDC(グラフ
ィックディスプレイコントローラ)、49…バス使用ク
ロック発生回路、50…バス使用回数カウンタ、51…
カウントラッチ回路、52…メイン制御部、53…一致
判断部、54…制御部、55…入出力ポート、55a…
JOBENDフラグエリア、55b…SETフラグエリ
ア、55c…エラーフラグエリア、56…システム状態
レジスタ、56a…スリープモードレジスタ、56b…
レジュームモードレジスタ、56c…スリープレジス
タ、56d…サスペンドレジスタ、57…スリープカウ
ンタ、58…残量判断部、59…パワースイッチ、60
a,60b…シフトレジスタ、61…分周回路、62…
切換え信号発生部、63…アナログディレイ回路、FF
…フリップフロップ、AND…アンドゲート、INV…
インバータ、φSYS …システム動作クロック、φREFR…
リフレッシュ用クロック、X…リフレッシュ切換え信
号、ST …リフレッシュタイミング信号、STD…リフレ
ッシュタイミングディレイ信号、CAS(column addres
s strobe) ,RAS(row address strobe)…リフレッシ
ュクロック。1 ... Personal computer, 2 ... Keyboard, 2a ...
SYS key, 2b ... Cursor key, 2c ... Return key, 2d ... CAPS key, 2e ... NUM key, 3 ... Liquid crystal display section, 4 ... Memory card mounting section, 5 ... Expansion disk driver, 6 ... Printer, 7 ... Electronic notebook (RS232C mounted device), 8 ... Expansion unit, 9 ... Expansion disk mounting section, A, B, C ... Chip, 11 ... CPU (Central Processing Unit), 12 ... DMAC (Direct Memory Access Controller), 13 ... ROM, 14 ... RAM, 15 ... Command storage control unit, 16, 28, 33 ... Serial data interface, 17 ... Interrupt control unit, 18 ...
RAM disk control unit, 18a ... RAM disk, 19
... Sleep controller, 20 ... Refresh controller, 21 ...
Clock generation control unit, 22 ... Bus control unit, 23 ... System bus, 24 ... Key interface, 25 ... RS23
2C interface, 26 ... Printer interface, 27 ... FDD interface, 29 ... Power supply control unit, 30 ... System state management unit, 31 ... Clock generation unit, 32 ... Power supply, 34 ... Liquid crystal display unit interface,
35 ... System management display control unit, 36 ... System status display control unit, 37 ... Display control unit, 38 ... VRAM, 39 ...
Microcomputer, 40 ... Memory switch storage section, 41 ... Key input port, 42 ... Liquid crystal display control section, 43 ... Gradation / inversion control section, 44 ... Display buffer, 45 ... Command determination section, 4
6 ... SRAM, 47 ... DRAM, 48 ... GDC (graphic display controller), 49 ... Bus use clock generation circuit, 50 ... Bus use frequency counter, 51 ...
Count latch circuit, 52 ... Main control unit, 53 ... Matching determination unit, 54 ... Control unit, 55 ... Input / output port, 55a ...
JOBEND flag area, 55b ... SET flag area, 55c ... Error flag area, 56 ... System status register, 56a ... Sleep mode register, 56b ...
Resume mode register, 56c ... Sleep register, 56d ... Suspend register, 57 ... Sleep counter, 58 ... Remaining amount judging section, 59 ... Power switch, 60
a, 60b ... Shift register, 61 ... Dividing circuit, 62 ...
Switching signal generator 63, analog delay circuit, FF
… Flip-flops, AND… AND gates, INV…
Inverter, φSYS ... System operation clock, φREFR ...
Refresh clock, X ... Refresh switching signal, ST ... Refresh timing signal, STD ... Refresh timing delay signal, CAS (column addres)
s strobe), RAS (row address strobe) ... Refresh clock.
Claims (1)
ータ処理装置において、 電源遮断時においてメモリに記憶されているデータに基
づくチェックデータを作成する遮断時チェックデータ作
成手段と、 この遮断時チェックデータ作成手段により作成されたチ
ェックデータを記憶するチェックデータ記憶手段と、 電源投入時においてメモリに記憶されているデータに基
づくチェックデータを作成する投入時チェックデータ作
成手段と、 この投入時チェックデータ作成手段により作成されたチ
ェックデータと上記記憶手段に記憶されているチェック
データとを比較する比較手段と、 この比較手段により上記各チェックデータ同士が一致し
た場合に、上記メモリに記憶されているデータに応じ
て、このデータ処理装置を上記電源遮断以前の状態に復
帰させる復帰手段と、を具備したことを特徴とするデー
タ処理装置。1. A data processing device that retains memory contents in a power-off state, and cut-off check data creating means for creating check data based on data stored in the memory when power is cut off, and this cut-off check data. Check data storage means for storing the check data created by the creating means, closing check data creating means for creating check data based on the data stored in the memory when the power is turned on, and this closing check data creating means Comparing means for comparing the check data created by the check data stored in the storage means with the check data stored in the storage means, and when the check data match each other by the comparing means, depending on the data stored in the memory, The data processing device before The data processing apparatus being characterized in that comprising a return means for returning, to.
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