JPH0586199U

JPH0586199U - 不揮発性半導体記憶装置

Info

Publication number: JPH0586199U
Application number: JP021092U
Authority: JP
Inventors: 山本　　誠
Original assignee: 三菱電機株式会社
Priority date: 1992-04-07
Filing date: 1992-04-07
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】書き込み／消去／読み出しの処理速度を向上
した不揮発性半導体記憶装置を得る。【構成】ブロック単位で設けられた書き込み／消去／
読み出し回路と、各読み出し／書き込み回路を制御する
制御回路とを備える。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、フローティングゲートを有し、電気的に書き込み及び読み出しできるとともに、ブロック単位での消去が可能な不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】

図４〜図７は、例えば特開昭63-25981号公報に示された従来の不揮発性半導体記憶装置を示す図である。図４はＰ形単結晶シリコン基板10に成長及び１又は堆積された種々の層を含むEEPROMメモリセルの（等寸でない）断面図である。まず、予備段階として、（図示しない）フィールドオキサイド領域を公知の方法でＰ形単結晶基板10の上に厚さ約10,000Åに成長させる。次に、Ｐ形単結晶基板10の上に第１ゲート酸化物領域40を膜厚約250 Åまで成長させる。次に、第１酸化物層40の上に第１ポリシリコン層を厚さ約 3,000Åまで成長させる。次に、第１ポリシリコン層を軽度にドーブする。次に公知のマスキング及びエッチング技術を用いて該第１ポリシリコン層から浮動ゲート60を形成する。浮動ゲート60の形成後にインタ−ポリオキサイド70と第２ゲート酸化物領域80とを公知の方法で同時に成長させる。インターポリオキサイド70は約800 〜 850Åに成長させ第２ゲート酸化物領域80は約 600Åに成長させる。次に、インターポリオキサイド70と第２ゲート酸化物領域80との全体の上に第２ポリシリコン層を厚さ約4,500 Åまで堆積させ、次にドープする。次に公知のマスキング及びエッチング技術によって第２のポリシリコン層から制御ゲート90を形成する。最後に、公知のごとく、ひ素打ち込みによってソース領域20とドレイン領域30とを形成する。

【０００３】第１ゲート酸化物領域40は、浮動ゲート60の下方領域のＰ形単結晶シリコン基板10の部分を被覆する。第１ゲート酸化物領域40は、更に浮動ゲート60の下方のドレイン領域30の部分とオーバーラップする。第１ゲート酸化物領域40は、二酸化シリコン（SiO₂）層でもよい。第１ゲート酸化物領域40は更に、薄い誘電領域50を含む。第１ゲート酸化物領域40を形成するときに公知のKooi効果を使用すると、第１ゲート酸化物領域40の誘電薄膜領域50として示された部分は残りの第１ゲート酸化物領域40の部分よりもゆっくりと成長し従ってより薄い、誘電薄膜領域50はドレイン領域30とオーバーラップする第１ゲート酸化物領域40の部分を形成する。誘電薄膜領域50は更に、ドレイン領域30とソース領域20との間に位置するＰ形単結晶シリコン基板10の上方領域に延設されてもよい。誘電薄膜領域の公知の形成方法のいずれかによって誘電薄膜領域50を形成し得るが、本発明のこの具体例では、Kooi等、「Format ion of Silicon Nitride at a Si-Sio₂Interface During Local Oxidation of Silicon and During Heat-Treat-ment of Oxidized Silicon in NH₃Gas 、123j . Electrochemical Soeiety 1117（1976年７月）に記載のKooi効果を使用して誘電薄膜領域50を形成する。

【０００４】第１チャネル領域35は、浮動ゲート60の下方に位置しドレイン領域30と接したデバイスチャネル部分である。後述の条件下で電荷キャリャの導電チャネルが第１チャネル領域35に形成される。第２チャネル領域37は、制御ゲート90の下方に位置しソース領域20に接するが浮動ゲート60の下方には延設されないデバイスチャネル部分である。後述の条件下で電荷キャリャの導電チャネルが第２チャネル領域37に形成される。第１チャネル領域35と第２チャネル領域37とはＰ形きい値調整打ち込みによって同時に形成される。第１ゲート酸化物領域40は、第１チャネル35と浮動ゲート60との間の誘電層を形成する。第１ゲート酸化物領域40は更に、浮動ゲート60下方のドレイン領域30 の部分と浮動ゲート60との間の誘電領域を形成する。浮動ゲート60は、第１ゲート酸化物領域40の上に成長し、ドレイン領域30の部分の上に約0.2 〜0.3 μで延び更にドレイン領域30と接するＰ形単結晶基板10の領域の部分の上に延びるように形成される。浮動ゲート60は後述するように、EE PROMメモリセルのプログラミング中に電荷を蓄積すべく使用されるリンドープポリシリコン層から成る。インターポリオキサイド領域70は浮動ゲート60の上に成長する。インターポリオキサイド領域70は、酸化物から成ってもよく又は公知の等価の別の誘電体から成ってもよい。

【０００５】第２ゲート酸化物領域80は、Ｐ形単結晶基板10の上に成長し、チャネル37の上方に位置するＰ形単結晶シリコン基板10の部分を被覆する。第２ゲート酸化物領域80は更に、制御ゲート90の下方に位置するソース領域20の部分とオーバーラップする。前記のごとくインターポリオキサイド領域70と第２ゲート酸化物領域80 とを同時に成長させてもよい。制御ゲート90は、第２ゲート酸化物領域80とインターポリオキサイド70との上に形成されドレイン領域30からソース領域20まで延びている。制御ゲート90は、ドレイン領域30とソース領域20との双方に約0.2 〜0.3 μだけオーバーラップする。制御ゲート90は、公知のリンドープポリシリコンから形成された層を含む。制御ゲート90は、浮動ゲート60よりも高濃度にドープされている。制御ゲート90は浮動ゲート60とオーバーラップする処で浮動ゲートデバイスの制御ゲートを形成し、更に制御ゲート90は、浮動ゲート60より長くソース領域20 の部分の上まで延びているので、選択トランジスタデバイスの制御ゲートをも形成している。EEPROMメモリセルの選択トランジスタ部分の機能は後述する。

【０００６】図５は、従来の第２具体例で、第１ゲート酸化物領域40は浮動ゲート60の下方に均一膜厚で成長する。この具体例では、均一膜厚の薄い第１ゲート酸化物領域 40を形成するために当業界では公知のマスキング、エッチング及び酸化物成長技術を使用する。図６はEEPROMメモリアレイの一部分を示す。第１EEPROMセル100 と第２EEPROM セル110 と第３EEPROMセル120 と第４EEPROMセル130 とがEEPROMメモリアレイの部分を形成する。図６はメモリアレイの部分だけを示す。従って、256Kビットのメモリでは一般に、 512列のEEPROMメモリセルが存在し、各列が 512のセルを含む、即ち 512行 512列のセルが存在する。当業者に明らかなごとく等価の任意の公知のアレイ技術を使用し得る。従って、256Kビットのメモリアレイでは 256列及び1024行のセルが存在し得る。

【０００７】第１EEPROMセル100 のドレインは第１ビットライン140 に接続されている。第２EEPROMセル110 のドレインも同様に第１ビットライン140 に接続されている。典型的なEEPROMメモリアレイでは、EEPROMメモリの各列毎に１つのビットラインが存在するであろう。即ち、256Kのメモリアレイでは512 のビットラインが存在するであろう。従って、第３EEPROMセル120 のドレインと第４EEPROMセルのドレインとの双方は第２ビットライン150 に接続されているであろう。第１EEPROMセル100 の制御ゲートは第１ワードライン160 に接続されている。第２EEPROMセル110 の制御ゲートは第２ワードライン170 に接続されている。典型的なEEPROMメモリアレイではアレイ中のEEPROMメモリセルの各行毎に１つのワードラインが存在する。即ち、256Kビットのメモリセルアレイでは512 のワードラインが存在する。従って第３EEPROMセル120 の制御ゲートは第１ワードライン 160 に接続されており、第４EEPROMセル130 の制御ゲートは第２ワードライン17 0 に接続されている。

【０００８】第１EEPROMセル100 のソースは共通ライン180 に接続されている。第２EEPROM セル110 のソースも共通ライン180 に接続されている。本考案を使用する典型的メモリセルアレイにおいてはEEPROMメモリセルの一対の行毎に１つの共通ライン 180 が存在する。即ち、256Kビットのメモリセルアレイでは256 個の共通ラインが存在するであろう。図６に示すごとく、第３EEPROMメモリセル120 のソースと第４EEPROMメモリセル130 のソースとの双方が共通ライン180 に接続されている。第１のアース用MOSFETデバイス190 のドレインは共通ライン180 に接続されている。第１のアース用MOSFETデバイス190 のソースはアースライン210 に接続されている。第１のアース用MOSFETデバイス190 のゲートは第１のワードライン16 0 に接続されている。アースライン210 はアース220 に接続されている。第２のアース用MOSFETデバイス200 のドレインは共通ライン180 に接続されている。第２のアース用MOSFETデバイス200 のソースはアースライン210 に接続されている。第２のアース用MOSFETデバイス200 のゲートは第２のワードライン170 に接続されている。ワードライン160 に印加する電圧、即ち第１のMOSFETアース用デバイス190 のゲートに印加する電圧を上昇させるか又はワードライン170 に印加する電圧即ち第２のMOSFETアース用デバイス200 のゲートに印加する電圧を上昇させることによって、第１EEPROMセル100 のソースと第２EEPROMセル110 のソースと第３EEPR OM120 のソースと第４EEPROMセル130 のソースとをアースに作動的に接続し得る。しかしながら、第１のMOSFETアース用デバイス190 のゲートと第２のMOSFETアース用デバイス200 のゲートとを低い値に保持することによって、第１EEPROMセル100 のソースと第２EEPROMセル110 のソースと第３EEPROMセル120 のソースと第４EEPROMセル130 のソースとが浮動状態に維持される、即ちアースに接続されず更にいかなる固定電圧ポテンシャルにも保持されない。従って、プログラミング及び読み取り中にEEPROMセルのソースをアースさせ消去中にソースを浮動させる選択的アース手段が開発された。従ってセルはプログラミング中に導通し消去中に導通しない。

【０００９】図７はEEPROMメモリセルデバイスとアースデバイスとの動作の概略説明図である。第１EEPROMセル100 のドレインは第１ビットライン140 に接続されている。第１EEPROMセル100 のソースは共通ライン180 に接続されている。第１アース用 MOSFETデバイス190 のドレインは共通ライン180 に接続されている。第１アース用MOSFETデバイス190 のソースはアースライン210 を介してアース220 に作動的に接続されている。第１EEPROMセル100 の制御ゲート及び第１アース用MOSFETデバイス190 のゲートは双方とも第１ワードライン160 に接続されている。アレイの各行に１つより多いアース用MOSFETデバイスが存在する。例えば、アレイの各行で16ビットライン毎に１つのアース用MOSFETデバイスが存在する。

【００１０】次に動作について説明する。EEPROMメモリアレイの各セルは情報の記憶場所をもつ。セルと対応するメモリのビットは読み取りモード中にセルが導通しているか否かに従って２進コードの「０」又は「１」状態で示される。 EEPROMメモリセルアレイをプログラミングする前に全部のセルをまず消去する。セルを電気的に消去すると浮動ゲートに正電荷が蓄積される。従って、消去されたセルは読み取りモード中に導通試験されると導通するであろう。本考案のこの好適具体例を使用するメモリアレイにおいては、EEPROMメモリセルアレイの全部のセルが同時に消去される。 EEPROMメモリセルアレイのプログラミング中に２進「１」状態にしたいEEPROM メモリセルは、プログラミングモード中に浮動ゲートに負電荷を蓄積し得る。当業界に公知の多数の種々の構成のいずれかを用いて、セルの浮動ゲートに負電荷をロードする順序を決定できることは当業者に明らかであろう。従って、セルの１バイトが同時に書き込まれてもよく、又は任意の順序で書き込まれる。

【００１１】消去モード図７によれば、EEPROMメモリセルを消去したい場合、第１ワードライン160 をアースさせる。第１ビットライン140 は約17〜20ボルトの範囲の電位になる。従って第１EEPROMセル100 のドレインと浮動ゲートとの間に高い電圧差が生じる。この条件で第１EEPROMセル100 のドレインに高い正電圧が存在すると第１EEPROM セル100 の浮動ゲートに蓄積された電子は第１EEPROMセル100 のドレインに引き寄せられる。当業者に公知のごとく電子は次に、第１図に示すごとく誘電体薄膜領域50を介して浮動ゲート60からドレイン領域30にトンネル通過する。その結果、第１EEPROMセル100 の浮動ゲートが放電する。更に、第１アース用MOSFETデバイス190 が第１ワードライン160 を介してアースに作動的に接続されているので第１アース用MOSFETデバイス190 は非導通状態である。従って、第１EEPROMセル 100 のソースは浮動状態である。従って、第１EEPROMセル100 は導通しない。従来の例においては、メモリアレイの全部のセルが同時に消去される。即ち、アレイ全部のワードライン160 がアースされ、アレイの全部のビットラインが約 17〜20ボルトの消去電位になる。従って、アレイのセルが前記のごとく消去される。図５に示す例では、第10ゲート酸化物領域40が浮動ゲート60の下方で均一薄膜として成長する。第１ゲート酸化物領域40は例えば膜厚約200 Åに成長し得る。この例ではEEPROMメモリセルが消去されるときに前記と同様にして電子が第１ゲート酸化物領域40をトンネル通過し、消去に１ｓ程度を要する。

【００１２】書き込みモード第１EEPROMセル100 に２進「１」を書き込みしたい場合、第１ビットライン14 0 を約10Ｖの電位にする。しかしながら当業界で公知のごとく他の電圧の使用も可能である。第１ワードライン160 の電圧を約17〜20Ｖの範囲にする。従って、第１EEPROMセル100 のドレインは電圧約10Ｖになり、第１EEPROMセル100 の制御ゲートは約17〜20Ｖのより高い電位になる。第１アース用MOSFETデバイス190 のゲートが第１ワードライン160 によって高いほうの電位に維持されるので第１のアース用MOSFETデバイス190 は導通状態である。従って第１のアース用MOSFETデバイス190 が導通し、第１のEEPROMセル100 のソースは共通ライン180 と第１のアース用MOSFETデバイス190 とを介してアース220 に作動的に接続されている。この条件で第１EEPROMセル100 は当業界に公知のホットエレクトロン注入現象を使用してプログラムされるであろう。図４によれば、制御ゲート90は約17〜20Ｖに維持され、ドレイン領域30は約10 Ｖに維持され、ソース領域20はアースに作動的に接続されている。制御ゲート90 が極めて高電圧に維持されるので、ドレイン領域30とソース領域20との間にＮ− チャネルが形成される。この条件で負電子の形態の電流が第２チャネル37と第１チャネル35とを介してソース領域20からドレイン領域30に流れる。Frohnan-Bent chkowsky、「FAMOS-A New Semiconductor Charge Storage Devicej、Solid-Stat e Electro-nics、Vol.17、p.517(1973) に開示されているようにホットエレクトロン注入現象によって浮動ゲート60に電子が蓄積するであろう。即ち、第１チャネル35に流入する電子のある程度は浮動ゲート60を指向する正の吸引電位の影響下で浮動ゲート60の方向でゲート酸化物領域40を通過するための十分なモーメントを得る。即ち、ある程度の電子は浮動ゲート60に堆積し、これにより浮動ゲート60に負電荷を充填する。書き込みは10μｓ程度の時間を要する。

【００１３】読み出しモード及び選択トランジスタの動作読み出しモード中は、EEPROMメモリセル手段の上の浮動ゲート60に正又は負のいずれの電荷が充填されるかを決定する必要がある。浮動ゲート60に負電荷が充填されているときは読み出しモード中にEEPROMメモリセル手段に電流が流れない。逆に、浮動ゲート60に正電荷が充填されているときは読み出しモード中にEEPR OMメモリセル手段に電流が流れる。図６によれば、第１EEPROMメモリセル100 の読み出しを行う場合、第１ワードライン160 は約５Ｖになり第１ビットライン140 は約２Ｖになる。EEPROMメモリセル中の残りのワードライン全部と残りのビットライン全部とがアースされる。従って、第２ワードライン170 がアースされる。第１アース用MOSFETデバイス19 0 のゲート60は第１ワードライン160 によって約５Ｖに維持されるので、第１のアース用MOSFETデバイス190 は導通するようにバイアスされる。即ち第１のアース用MOSFETデバイス190 は導通状態である。従って、第１EEPROMメモリセル100 のソースは共通ライン180 、第１アース用MOSFETデバイス190 及びアースライン 210 を介してアース220 に作動的に接続されている。第１EEPROMメモリセル100 のドレインは第１ビットライン140 によって約２Ｖに維持されている。更に、第１EEPROMメモリセル100 の選択トランジスタ部分の制御ゲート90は約５Ｖに維持されており、従って第１EEPROMメモリセル100 の選択トランジスタは導通状態である。即ち、第１EEPROMメモリセル100 は浮動ゲート60の荷電状態に従って導通又は非導通である。即ち、第１EEPROMセル100 の浮動ゲート60に正電荷が充填されているときは図４の第１チャネル領域35に導通チャネルが形成され第１EEPROM セル100 が導通するであろう。しかしながら、図４の浮動ゲート60に電子が充填されると図４の第１チャネル領域35に導通チャネルが形成されない。従って第１ EEPROMセル100 は導通しないであろう。第２EEPROMセル110 のドレインは第１ビットライン140 によって約２Ｖに維持されること、及び、第２EEPROMセル110 のソースは第１アース用MOSFETデバイス 190 を介してアースに作動的に接続されていることは理解されよう。従って、第２EEPROMセル110 の浮動ゲートに正電荷が充填されると、図４のチャネル領域35 の導通チャネルが形成され、浮動ゲート60下方のMOSFETは導通状態になるであろう。しかしながら第２EEPROMセル110 の制御ゲート90は第２ワードライン170 によって低い値に維持される。従って、図４の第２チャネル37に導通チャネルは形成されず、第２EEPROMセル110 の選択トランジスタは非導通状態である。従って、第２のEEPROMセル110 のドレインが約２Ｖに維持されていても第２EEPROMセル 110 のソースは低い値に維持され第２EEPROMセル110 の浮動ゲートには正電荷が充填される。何故なら第２EEPROMセル110 の選択トランジスタ部分のゲートをも形成する制御ゲート90が第２ワードライン170 によって低い値に保持されるからである。第２EEPROMセル110 は導通しない。読み出しは数100 ｍｓと高速である。

【００１４】

【発明が解決しようとする課題】

従来の不揮発性半導体記憶装置は以上のように構成されているので、消去に１ sec／ブロックの時間を要する。これに対し、書き込みは10μsec/バイト、読み出しは100nsec/バイトと消去に比べ高速である。このため、消去時間が長いという問題点があった。

【００１５】この考案は上記のような問題点を解消するためになされたもので、メモリの消去時間を短縮するようにした不揮発性半導体記憶装置を得ることを目的とする。

【００１６】

【課題を解決するための手段】

この考案に係わる不揮発性半導体記憶装置は、ブロック単位で設けられた書き込み／消去／読み出し回路と、各読み出し／書き込み回路を制御する制御回路とを備えたものである。

【００１７】

【作用】

この考案による不揮発性半導体記憶装置は、消去中でも他のブロックの書き込み／読み出しができ、消去中のブロックに

【００１８】

【実施例】

実施例１．以下、この考案の実施例１を図について説明する。図１はこの考案の請求項１〜３を含めた不揮発性半導体記憶装置を示すブロック図、図２はメモリセルの構成を示す断面図でブロック内では、コントロールゲート４はワード線、ドレイ２はビット線、ソース３はブロックで共通のソース線にそれぞれ接続されている。図３は、あるブロック内で、メモリセルがアレイ配置された状態を示し、図において、WLはワード線、 BLIはビット線、SLはソース線、 YGIはＹゲートである。なお、表１は、不揮発性半導体装置の読み出し／書き込み／消去時の各電圧条件を示している。

【００１９】

【表１】

【００２０】次に動作について説明する。図１はブロックを４つに分けた場合の例であり、２つのアドレス入力によって、１つの消去回路が選択される。今、ブロック２が消去状態とすると、Ｘデコーダ２の出力はすべてＯｖとなり、Ｙデコーダからの出力はＹゲートを非同通状態にし、ビット線 BLIはフローティングになる。そして、消去回路２から10ｖの高圧が出力され、ソース線SLに10ｖが加わり、ブロック２内のすべてのメモリが消去される。この状態で、ブロック３に書き込みを行う場合、アドレス入力により、Ｘデコーダ３の内の１本が選択状態の12ｖになり、Ｙデコーダ３により選択されたＹゲート３の内の１本が導通状態になり、１本のビット線 BLIが書き込み回路から高圧が供給されて６ｖが加わり、消去回路は０ｖになり、書き込まれる。そして、アドレス入力を変えることにより、ブロック３のすべてのメモリに書き込みを行うことができる。これはブロック１及びブロック４に書き込む場合も同様である。ブロック２が消去状態で、ブロック３の読み出しを行う場合も、Ｘデコーダ３、Ｙデコーダ３、Ｙゲート３、消去回路３の状態は同じであるが、電圧条件が読み出し時の条件となる。また、読み出し／書き込み回路は、読み出し回路つまりセンスアンプに切り変わり、読み出される。読み出し／書き込み回路の切り換え及び電圧条件は、制御信号を受けた制御回路により制御される。以上のように、装置内で消去を行いながら、書き込みあるいは読み出しを行うことができる。また、この考案では、消去ブロック記憶回路を設けたので、消去中のブロック情報を記憶している。これにより、消去中のブロックに書き込み／読み出しのための信号がアクセスされた場合、データ入出力回路から情報を取り出すことができ、アクセスできないことを外部に知らせることができる。

【００２１】

【考案の効果】

以上のようにこの考案によれば、ブロック単位で設けられた書き込み／消去／読み出し回路と、各書き込み／消去／読み出し回路を制御する制御回路とを備えた構成としたので、一部のブロックが消去中でも他のブロックに対して書き込み／読み出しすることができ、装置としての処理速度を向上する効果が得られる。

【図面の簡単な説明】

【図１】この考案の実施例１による不揮発性半導体記憶
装置を示すブロック図である。

【図２】この考案の実施例１によるメモリセルの構成を
示す断面図である。

【図３】この考案の実施例１によるブロック内のメモリ
セルアレイ配置図である。

【図４】従来のメモリセルの構成を示す段目図である。

【図５】従来のメモリセルの構成を示す断面図である。

【図６】従来のメモリセルアレイの配置図である。

【図７】従来のメモリセルアレイ部分図である。

【符号の説明】

１不揮発性半導体記憶装置 BL ビット線 SL ソース線 WL ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【実用新案登録請求の範囲】

【請求項１】フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、ブロックを消去中に他のブロックの書き込みができ
るようにしたことを特徴とする不揮発性半導体記憶装
置。
【請求項２】フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、ブロックを消去中に他のブロックの読み出しができ
るようにしたことを特徴とする不揮発性半導体記憶装
置。
【請求項３】フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、消去中のブロックに書き込み、あるいは読み出しの
為の信号がアクセスされた時にアクセス不可の信号を出
力することを特徴とする不揮発性半導体記憶装置。