JPH0586199U - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0586199U JPH0586199U JP021092U JP2109292U JPH0586199U JP H0586199 U JPH0586199 U JP H0586199U JP 021092 U JP021092 U JP 021092U JP 2109292 U JP2109292 U JP 2109292U JP H0586199 U JPH0586199 U JP H0586199U
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Abstract
(57)【要約】
【目的】 書き込み/消去/読み出しの処理速度を向上
した不揮発性半導体記憶装置を得る。 【構成】 ブロック単位で設けられた書き込み/消去/
読み出し回路と、各読み出し/書き込み回路を制御する
制御回路とを備える。
した不揮発性半導体記憶装置を得る。 【構成】 ブロック単位で設けられた書き込み/消去/
読み出し回路と、各読み出し/書き込み回路を制御する
制御回路とを備える。
Description
【0001】
この考案は、フローティングゲートを有し、電気的に書き込み及び読み出しで きるとともに、ブロック単位での消去が可能な不揮発性半導体記憶装置に関する ものである。
【0002】
図4〜図7は、例えば特開昭63-25981号公報に示された従来の不揮発性半導体 記憶装置を示す図である。図4はP形単結晶シリコン基板10に成長及び1又は堆 積された種々の層を含むEEPROMメモリセルの(等寸でない)断面図である。まず 、予備段階として、(図示しない)フィールドオキサイド領域を公知の方法でP 形単結晶基板10の上に厚さ約10,000Åに成長させる。次に、P形単結晶基板10の 上に第1ゲート酸化物領域40を膜厚約250 Åまで成長させる。次に、第1酸化物 層40の上に第1ポリシリコン層を厚さ約 3,000Åまで成長させる。次に、第1ポ リシリコン層を軽度にドーブする。次に公知のマスキング及びエッチング技術を 用いて該第1ポリシリコン層から浮動ゲート60を形成する。浮動ゲート60の形成 後にインタ−ポリオキサイド70と第2ゲート酸化物領域80とを公知の方法で同時 に成長させる。インターポリオキサイド70は約800 〜 850Åに成長させ第2ゲー ト酸化物領域80は約 600Åに成長させる。次に、インターポリオキサイド70と第 2ゲート酸化物領域80との全体の上に第2ポリシリコン層を厚さ約4,500 Åまで 堆積させ、次にドープする。次に公知のマスキング及びエッチング技術によって 第2のポリシリコン層から制御ゲート90を形成する。最後に、公知のごとく、ひ 素打ち込みによってソース領域20とドレイン領域30とを形成する。
【0003】 第1ゲート酸化物領域40は、浮動ゲート60の下方領域のP形単結晶シリコン基 板10の部分を被覆する。第1ゲート酸化物領域40は、更に浮動ゲート60の下方の ドレイン領域30の部分とオーバーラップする。第1ゲート酸化物領域40は、二酸 化シリコン(SiO2)層でもよい。 第1ゲート酸化物領域40は更に、薄い誘電領域50を含む。第1ゲート酸化物領 域40を形成するときに公知のKooi効果を使用すると、第1ゲート酸化物領域40の 誘電薄膜領域50として示された部分は残りの第1ゲート酸化物領域40の部分より もゆっくりと成長し従ってより薄い、誘電薄膜領域50はドレイン領域30とオーバ ーラップする第1ゲート酸化物領域40の部分を形成する。誘電薄膜領域50は更に 、ドレイン領域30とソース領域20との間に位置するP形単結晶シリコン基板10の 上方領域に延設されてもよい。誘電薄膜領域の公知の形成方法のいずれかによっ て誘電薄膜領域50を形成し得るが、本発明のこの具体例では、Kooi等、「Format ion of Silicon Nitride at a Si-Sio2 Interface During Local Oxidation of Silicon and During Heat-Treat-ment of Oxidized Silicon in NH3 Gas 、123j . Electrochemical Soeiety 1117(1976年7月)に記載のKooi効果を使用して誘 電薄膜領域50を形成する。
【0004】 第1チャネル領域35は、浮動ゲート60の下方に位置しドレイン領域30と接した デバイスチャネル部分である。後述の条件下で電荷キャリャの導電チャネルが第 1チャネル領域35に形成される。第2チャネル領域37は、制御ゲート90の下方に 位置しソース領域20に接するが浮動ゲート60の下方には延設されないデバイスチ ャネル部分である。後述の条件下で電荷キャリャの導電チャネルが第2チャネル 領域37に形成される。第1チャネル領域35と第2チャネル領域37とはP形きい値 調整打ち込みによって同時に形成される。 第1ゲート酸化物領域40は、第1チャネル35と浮動ゲート60との間の誘電層を 形成する。第1ゲート酸化物領域40は更に、浮動ゲート60下方のドレイン領域30 の部分と浮動ゲート60との間の誘電領域を形成する。 浮動ゲート60は、第1ゲート酸化物領域40の上に成長し、ドレイン領域30の部 分の上に約0.2 〜0.3 μで延び更にドレイン領域30と接するP形単結晶基板10の 領域の部分の上に延びるように形成される。浮動ゲート60は後述するように、EE PROMメモリセルのプログラミング中に電荷を蓄積すべく使用されるリンドープポ リシリコン層から成る。 インターポリオキサイド領域70は浮動ゲート60の上に成長する。インターポリ オキサイド領域70は、酸化物から成ってもよく又は公知の等価の別の誘電体から 成ってもよい。
【0005】 第2ゲート酸化物領域80は、P形単結晶基板10の上に成長し、チャネル37の上 方に位置するP形単結晶シリコン基板10の部分を被覆する。第2ゲート酸化物領 域80は更に、制御ゲート90の下方に位置するソース領域20の部分とオーバーラッ プする。前記のごとくインターポリオキサイド領域70と第2ゲート酸化物領域80 とを同時に成長させてもよい。 制御ゲート90は、第2ゲート酸化物領域80とインターポリオキサイド70との上 に形成されドレイン領域30からソース領域20まで延びている。制御ゲート90は、 ドレイン領域30とソース領域20との双方に約0.2 〜0.3 μだけオーバーラップす る。制御ゲート90は、公知のリンドープポリシリコンから形成された層を含む。 制御ゲート90は、浮動ゲート60よりも高濃度にドープされている。 制御ゲート90は浮動ゲート60とオーバーラップする処で浮動ゲートデバイスの 制御ゲートを形成し、更に制御ゲート90は、浮動ゲート60より長くソース領域20 の部分の上まで延びているので、選択トランジスタデバイスの制御ゲートをも形 成している。EEPROMメモリセルの選択トランジスタ部分の機能は後述する。
【0006】 図5は、従来の第2具体例で、第1ゲート酸化物領域40は浮動ゲート60の下方 に均一膜厚で成長する。この具体例では、均一膜厚の薄い第1ゲート酸化物領域 40を形成するために当業界では公知のマスキング、エッチング及び酸化物成長技 術を使用する。 図6はEEPROMメモリアレイの一部分を示す。第1EEPROMセル100 と第2EEPROM セル110 と第3EEPROMセル120 と第4EEPROMセル130 とがEEPROMメモリアレイの 部分を形成する。図6はメモリアレイの部分だけを示す。従って、256Kビットの メモリでは一般に、 512列のEEPROMメモリセルが存在し、各列が 512のセルを含 む、即ち 512行 512列のセルが存在する。当業者に明らかなごとく等価の任意の 公知のアレイ技術を使用し得る。従って、256Kビットのメモリアレイでは 256列 及び1024行のセルが存在し得る。
【0007】 第1EEPROMセル100 のドレインは第1ビットライン140 に接続されている。第 2EEPROMセル110 のドレインも同様に第1ビットライン140 に接続されている。 典型的なEEPROMメモリアレイでは、EEPROMメモリの各列毎に1つのビットライン が存在するであろう。即ち、256Kのメモリアレイでは512 のビットラインが存在 するであろう。従って、第3EEPROMセル120 のドレインと第4EEPROMセルのドレ インとの双方は第2ビットライン150 に接続されているであろう。 第1EEPROMセル100 の制御ゲートは第1ワードライン160 に接続されている。 第2EEPROMセル110 の制御ゲートは第2ワードライン170 に接続されている。典 型的なEEPROMメモリアレイではアレイ中のEEPROMメモリセルの各行毎に1つのワ ードラインが存在する。即ち、256Kビットのメモリセルアレイでは512 のワード ラインが存在する。従って第3EEPROMセル120 の制御ゲートは第1ワードライン 160 に接続されており、第4EEPROMセル130 の制御ゲートは第2ワードライン17 0 に接続されている。
【0008】 第1EEPROMセル100 のソースは共通ライン180 に接続されている。第2EEPROM セル110 のソースも共通ライン180 に接続されている。本考案を使用する典型的 メモリセルアレイにおいてはEEPROMメモリセルの一対の行毎に1つの共通ライン 180 が存在する。即ち、256Kビットのメモリセルアレイでは256 個の共通ライン が存在するであろう。図6に示すごとく、第3EEPROMメモリセル120 のソースと 第4EEPROMメモリセル130 のソースとの双方が共通ライン180 に接続されている 。 第1のアース用MOSFETデバイス190 のドレインは共通ライン180 に接続されて いる。第1のアース用MOSFETデバイス190 のソースはアースライン210 に接続さ れている。第1のアース用MOSFETデバイス190 のゲートは第1のワードライン16 0 に接続されている。アースライン210 はアース220 に接続されている。第2の アース用MOSFETデバイス200 のドレインは共通ライン180 に接続されている。第 2のアース用MOSFETデバイス200 のソースはアースライン210 に接続されている 。第2のアース用MOSFETデバイス200 のゲートは第2のワードライン170 に接続 されている。 ワードライン160 に印加する電圧、即ち第1のMOSFETアース用デバイス190 の ゲートに印加する電圧を上昇させるか又はワードライン170 に印加する電圧即ち 第2のMOSFETアース用デバイス200 のゲートに印加する電圧を上昇させることに よって、第1EEPROMセル100 のソースと第2EEPROMセル110 のソースと第3EEPR OM120 のソースと第4EEPROMセル130 のソースとをアースに作動的に接続し得る 。しかしながら、第1のMOSFETアース用デバイス190 のゲートと第2のMOSFETア ース用デバイス200 のゲートとを低い値に保持することによって、第1EEPROMセ ル100 のソースと第2EEPROMセル110 のソースと第3EEPROMセル120 のソースと 第4EEPROMセル130 のソースとが浮動状態に維持される、即ちアースに接続され ず更にいかなる固定電圧ポテンシャルにも保持されない。従って、プログラミン グ及び読み取り中にEEPROMセルのソースをアースさせ消去中にソースを浮動させ る選択的アース手段が開発された。従ってセルはプログラミング中に導通し消去 中に導通しない。
【0009】 図7はEEPROMメモリセルデバイスとアースデバイスとの動作の概略説明図であ る。第1EEPROMセル100 のドレインは第1ビットライン140 に接続されている。 第1EEPROMセル100 のソースは共通ライン180 に接続されている。第1アース用 MOSFETデバイス190 のドレインは共通ライン180 に接続されている。第1アース 用MOSFETデバイス190 のソースはアースライン210 を介してアース220 に作動的 に接続されている。第1EEPROMセル100 の制御ゲート及び第1アース用MOSFETデ バイス190 のゲートは双方とも第1ワードライン160 に接続されている。 アレイの各行に1つより多いアース用MOSFETデバイスが存在する。 例えば、アレイの各行で16ビットライン毎に1つのアース用MOSFETデバイスが 存在する。
【0010】 次に動作について説明する。EEPROMメモリアレイの各セルは情報の記憶場所を もつ。セルと対応するメモリのビットは読み取りモード中にセルが導通している か否かに従って2進コードの「0」又は「1」状態で示される。 EEPROMメモリセルアレイをプログラミングする前に全部のセルをまず消去する 。セルを電気的に消去すると浮動ゲートに正電荷が蓄積される。従って、消去さ れたセルは読み取りモード中に導通試験されると導通するであろう。本考案のこ の好適具体例を使用するメモリアレイにおいては、EEPROMメモリセルアレイの全 部のセルが同時に消去される。 EEPROMメモリセルアレイのプログラミング中に2進「1」状態にしたいEEPROM メモリセルは、プログラミングモード中に浮動ゲートに負電荷を蓄積し得る。当 業界に公知の多数の種々の構成のいずれかを用いて、セルの浮動ゲートに負電荷 をロードする順序を決定できることは当業者に明らかであろう。従って、セルの 1バイトが同時に書き込まれてもよく、又は任意の順序で書き込まれる。
【0011】 消去モード 図7によれば、EEPROMメモリセルを消去したい場合、第1ワードライン160 を アースさせる。第1ビットライン140 は約17〜20ボルトの範囲の電位になる。従 って第1EEPROMセル100 のドレインと浮動ゲートとの間に高い電圧差が生じる。 この条件で第1EEPROMセル100 のドレインに高い正電圧が存在すると第1EEPROM セル100 の浮動ゲートに蓄積された電子は第1EEPROMセル100 のドレインに引き 寄せられる。当業者に公知のごとく電子は次に、第1図に示すごとく誘電体薄膜 領域50を介して浮動ゲート60からドレイン領域30にトンネル通過する。その結果 、第1EEPROMセル100 の浮動ゲートが放電する。更に、第1アース用MOSFETデバ イス190 が第1ワードライン160 を介してアースに作動的に接続されているので 第1アース用MOSFETデバイス190 は非導通状態である。従って、第1EEPROMセル 100 のソースは浮動状態である。従って、第1EEPROMセル100 は導通しない。 従来の例においては、メモリアレイの全部のセルが同時に消去される。即ち、 アレイ全部のワードライン160 がアースされ、アレイの全部のビットラインが約 17〜20ボルトの消去電位になる。従って、アレイのセルが前記のごとく消去され る。 図5に示す例では、第10ゲート酸化物領域40が浮動ゲート60の下方で均一薄膜 として成長する。第1ゲート酸化物領域40は例えば膜厚約200 Åに成長し得る。 この例ではEEPROMメモリセルが消去されるときに前記と同様にして電子が第1ゲ ート酸化物領域40をトンネル通過し、消去に1s程度を要する。
【0012】 書き込みモード 第1EEPROMセル100 に2進「1」を書き込みしたい場合、第1ビットライン14 0 を約10Vの電位にする。しかしながら当業界で公知のごとく他の電圧の使用も 可能である。第1ワードライン160 の電圧を約17〜20Vの範囲にする。従って、 第1EEPROMセル100 のドレインは電圧約10Vになり、第1EEPROMセル100 の制御 ゲートは約17〜20Vのより高い電位になる。第1アース用MOSFETデバイス190 の ゲートが第1ワードライン160 によって高いほうの電位に維持されるので第1の アース用MOSFETデバイス190 は導通状態である。従って第1のアース用MOSFETデ バイス190 が導通し、第1のEEPROMセル100 のソースは共通ライン180 と第1の アース用MOSFETデバイス190 とを介してアース220 に作動的に接続されている。 この条件で第1EEPROMセル100 は当業界に公知のホットエレクトロン注入現象を 使用してプログラムされるであろう。 図4によれば、制御ゲート90は約17〜20Vに維持され、ドレイン領域30は約10 Vに維持され、ソース領域20はアースに作動的に接続されている。制御ゲート90 が極めて高電圧に維持されるので、ドレイン領域30とソース領域20との間にN− チャネルが形成される。この条件で負電子の形態の電流が第2チャネル37と第1 チャネル35とを介してソース領域20からドレイン領域30に流れる。Frohnan-Bent chkowsky、「FAMOS-A New Semiconductor Charge Storage Devicej、Solid-Stat e Electro-nics、Vol.17、p.517(1973) に開示されているようにホットエレクト ロン注入現象によって浮動ゲート60に電子が蓄積するであろう。即ち、第1チャ ネル35に流入する電子のある程度は浮動ゲート60を指向する正の吸引電位の影響 下で浮動ゲート60の方向でゲート酸化物領域40を通過するための十分なモーメン トを得る。即ち、ある程度の電子は浮動ゲート60に堆積し、これにより浮動ゲー ト60に負電荷を充填する。書き込みは10μs程度の時間を要する。
【0013】 読み出しモード及び選択トランジスタの動作 読み出しモード中は、EEPROMメモリセル手段の上の浮動ゲート60に正又は負の いずれの電荷が充填されるかを決定する必要がある。浮動ゲート60に負電荷が充 填されているときは読み出しモード中にEEPROMメモリセル手段に電流が流れない 。逆に、浮動ゲート60に正電荷が充填されているときは読み出しモード中にEEPR OMメモリセル手段に電流が流れる。 図6によれば、第1EEPROMメモリセル100 の読み出しを行う場合、第1ワード ライン160 は約5Vになり第1ビットライン140 は約2Vになる。EEPROMメモリ セル中の残りのワードライン全部と残りのビットライン全部とがアースされる。 従って、第2ワードライン170 がアースされる。第1アース用MOSFETデバイス19 0 のゲート60は第1ワードライン160 によって約5Vに維持されるので、第1の アース用MOSFETデバイス190 は導通するようにバイアスされる。即ち第1のアー ス用MOSFETデバイス190 は導通状態である。従って、第1EEPROMメモリセル100 のソースは共通ライン180 、第1アース用MOSFETデバイス190 及びアースライン 210 を介してアース220 に作動的に接続されている。第1EEPROMメモリセル100 のドレインは第1ビットライン140 によって約2Vに維持されている。更に、第 1EEPROMメモリセル100 の選択トランジスタ部分の制御ゲート90は約5Vに維持 されており、従って第1EEPROMメモリセル100 の選択トランジスタは導通状態で ある。即ち、第1EEPROMメモリセル100 は浮動ゲート60の荷電状態に従って導通 又は非導通である。即ち、第1EEPROMセル100 の浮動ゲート60に正電荷が充填さ れているときは図4の第1チャネル領域35に導通チャネルが形成され第1EEPROM セル100 が導通するであろう。しかしながら、図4の浮動ゲート60に電子が充填 されると図4の第1チャネル領域35に導通チャネルが形成されない。従って第1 EEPROMセル100 は導通しないであろう。 第2EEPROMセル110 のドレインは第1ビットライン140 によって約2Vに維持 されること、及び、第2EEPROMセル110 のソースは第1アース用MOSFETデバイス 190 を介してアースに作動的に接続されていることは理解されよう。従って、第 2EEPROMセル110 の浮動ゲートに正電荷が充填されると、図4のチャネル領域35 の導通チャネルが形成され、浮動ゲート60下方のMOSFETは導通状態になるであろ う。しかしながら第2EEPROMセル110 の制御ゲート90は第2ワードライン170 に よって低い値に維持される。従って、図4の第2チャネル37に導通チャネルは形 成されず、第2EEPROMセル110 の選択トランジスタは非導通状態である。従って 、第2のEEPROMセル110 のドレインが約2Vに維持されていても第2EEPROMセル 110 のソースは低い値に維持され第2EEPROMセル110 の浮動ゲートには正電荷が 充填される。何故なら第2EEPROMセル110 の選択トランジスタ部分のゲートをも 形成する制御ゲート90が第2ワードライン170 によって低い値に保持されるから である。第2EEPROMセル110 は導通しない。読み出しは数100 msと高速である 。
【0014】
従来の不揮発性半導体記憶装置は以上のように構成されているので、消去に1 sec/ブロックの時間を要する。これに対し、書き込みは10μsec/バイト、読み 出しは100nsec/バイトと消去に比べ高速である。このため、消去時間が長いとい う問題点があった。
【0015】 この考案は上記のような問題点を解消するためになされたもので、メモリの消 去時間を短縮するようにした不揮発性半導体記憶装置を得ることを目的とする。
【0016】
この考案に係わる不揮発性半導体記憶装置は、ブロック単位で設けられた書き 込み/消去/読み出し回路と、各読み出し/書き込み回路を制御する制御回路と を備えたものである。
【0017】
この考案による不揮発性半導体記憶装置は、消去中でも他のブロックの書き込 み/読み出しができ、消去中のブロックに
【0018】
実施例1. 以下、この考案の実施例1を図について説明する。図1はこの考案の請求項1 〜3を含めた不揮発性半導体記憶装置を示すブロック図、図2はメモリセルの構 成を示す断面図でブロック内では、コントロールゲート4はワード線、ドレイ2 はビット線、ソース3はブロックで共通のソース線にそれぞれ接続されている。 図3は、あるブロック内で、メモリセルがアレイ配置された状態を示し、図に おいて、WLはワード線、 BLIはビット線、SLはソース線、 YGIはYゲートである 。なお、表1は、不揮発性半導体装置の読み出し/書き込み/消去時の各電圧条 件を示している。
【0019】
【表1】
【0020】 次に動作について説明する。図1はブロックを4つに分けた場合の例であり、 2つのアドレス入力によって、1つの消去回路が選択される。今、ブロック2が 消去状態とすると、Xデコーダ2の出力はすべてOvとなり、Yデコーダからの 出力はYゲートを非同通状態にし、ビット線 BLIはフローティングになる。そし て、消去回路2から10vの高圧が出力され、ソース線SLに10vが加わり、ブロッ ク2内のすべてのメモリが消去される。 この状態で、ブロック3に書き込みを行う場合、アドレス入力により、Xデコ ーダ3の内の1本が選択状態の12vになり、Yデコーダ3により選択されたYゲ ート3の内の1本が導通状態になり、1本のビット線 BLIが書き込み回路から高 圧が供給されて6vが加わり、消去回路は0vになり、書き込まれる。そして、 アドレス入力を変えることにより、ブロック3のすべてのメモリに書き込みを行 うことができる。これはブロック1及びブロック4に書き込む場合も同様である 。 ブロック2が消去状態で、ブロック3の読み出しを行う場合も、Xデコーダ3 、Yデコーダ3、Yゲート3、消去回路3の状態は同じであるが、電圧条件が読 み出し時の条件となる。また、読み出し/書き込み回路は、読み出し回路つまり センスアンプに切り変わり、読み出される。 読み出し/書き込み回路の切り換え及び電圧条件は、制御信号を受けた制御回 路により制御される。 以上のように、装置内で消去を行いながら、書き込みあるいは読み出しを行う ことができる。 また、この考案では、消去ブロック記憶回路を設けたので、消去中のブロック 情報を記憶している。これにより、消去中のブロックに書き込み/読み出しのた めの信号がアクセスされた場合、データ入出力回路から情報を取り出すことがで き、アクセスできないことを外部に知らせることができる。
【0021】
以上のようにこの考案によれば、ブロック単位で設けられた書き込み/消去/ 読み出し回路と、各書き込み/消去/読み出し回路を制御する制御回路とを備え た構成としたので、一部のブロックが消去中でも他のブロックに対して書き込み /読み出しすることができ、装置としての処理速度を向上する効果が得られる。
【図1】この考案の実施例1による不揮発性半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図2】この考案の実施例1によるメモリセルの構成を
示す断面図である。
示す断面図である。
【図3】この考案の実施例1によるブロック内のメモリ
セルアレイ配置図である。
セルアレイ配置図である。
【図4】従来のメモリセルの構成を示す段目図である。
【図5】従来のメモリセルの構成を示す断面図である。
【図6】従来のメモリセルアレイの配置図である。
【図7】従来のメモリセルアレイ部分図である。
1 不揮発性半導体記憶装置 BL ビット線 SL ソース線 WL ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371
Claims (3)
- 【請求項1】 フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、ブロックを消去中に他のブロックの書き込みができ
るようにしたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】 フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、ブロックを消去中に他のブロックの読み出しができ
るようにしたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】 フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個マトリクス状に配置し
て一つのブロックを形成した複数のブロックからなりブ
ロック単位で消去可能な不揮発性半導体記憶装置におい
て、消去中のブロックに書き込み、あるいは読み出しの
為の信号がアクセスされた時にアクセス不可の信号を出
力することを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP021092U JPH0586199U (ja) | 1992-04-07 | 1992-04-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP021092U JPH0586199U (ja) | 1992-04-07 | 1992-04-07 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0586199U true JPH0586199U (ja) | 1993-11-19 |
Family
ID=12045231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP021092U Expired - Lifetime JPH0586199U (ja) | 1992-04-07 | 1992-04-07 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0586199U (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07271664A (ja) * | 1994-03-30 | 1995-10-20 | Matsushita Electric Ind Co Ltd | 情報記録再生装置 |
JP2013109823A (ja) * | 2011-11-21 | 2013-06-06 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法 |
-
1992
- 1992-04-07 JP JP021092U patent/JPH0586199U/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07271664A (ja) * | 1994-03-30 | 1995-10-20 | Matsushita Electric Ind Co Ltd | 情報記録再生装置 |
JP2013109823A (ja) * | 2011-11-21 | 2013-06-06 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法 |
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