JPH0583307A - Pi/4 dqpsk encoder - Google Patents
Pi/4 dqpsk encoderInfo
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- JPH0583307A JPH0583307A JP27201791A JP27201791A JPH0583307A JP H0583307 A JPH0583307 A JP H0583307A JP 27201791 A JP27201791 A JP 27201791A JP 27201791 A JP27201791 A JP 27201791A JP H0583307 A JPH0583307 A JP H0583307A
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- JP
- Japan
- Prior art keywords
- data
- flip
- bit
- flop
- serial
- Prior art date
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- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、π/4DQPSKエ
ンコーダに関し、特に構成を簡略化したπ/4DQPS
Kエンコーダに関する。
【0002】
【従来の技術】π/4DQPSK変調は、日米等のセル
ラーで用いられている。従来のπ/4DQPSK変調器
は図7に示すような基本構成をもっている。図7におい
て、ビット(情報)ストリームである入力データan は
シリアル/パラレル変換器71に入力され、2ビットの
パラレルデータXK とYK に変換される。この2ビット
データXK とYK は差動符号化器(エンコーダ)72に
入力され、次式(1)と(2)で表されるような演算処
理が施されて出力信号IK ,QK が得られる。
IK =IK-1 ・cos[ΔΦ(XK, YK)]- QK-1・sin[ΔΦ(XK, YK)] …(1)
QK =IK-1 ・sin[ΔΦ(XK, YK)] +QK-1・cos[ΔΦ(XK, YK)] …(2)
IK 信号とQK 信号はそれぞれローパスフィルタ73と
74で低域成分が抽出されてi(t)信号及びq(t)
信号としてそれぞれ乗算器75と76に送出される。乗
算器75は、搬送波クロック発振器77からの周波数ω
c のcosωct信号とi(t)信号とを乗算して加算器7
9に送出する。一方、発振器77の出力信号は90度移
相器78で90度移相されてーsinωctとなる。このー
sinωct信号は、乗算器76でq(t)信号と乗算され
て、乗算結果が加算器79に供給される。加算器79
は、乗算器75と76からの出力信号を加算して、変調
信号s(t)を出力する。
【0003】
【発明が解決しようとする課題】上述したように、π/
4DQPSK変調器は、入力データを差動符号化、つま
りエンコードするためには、(1)式と(2)式に示す
ような演算が必要となる。この演算を行うため、従来は
(1)式と(2)式を専用回路を設計して行ったり、ソ
フトウェア処理により行ったりしていたが、前者の場合
はハードウェア構成が複雑となるばかりでなく、コスト
面での問題もあった。また、後者の場合には処理時間が
長くなるという問題があった。
【0004】そこで、この発明の目的は、ハードウェア
構成を大幅に簡略化したπ/4DQPSKエンコーダを
提供することにある。
【0005】
【課題を解決するための手段】前述の課題を解決するた
め、この発明によるπ/4DQPSKエンコーダは、一
サンプル時間点前のシリアルサンプルデータを用い、正
弦データと余弦データに基づいて現サンプルデータを求
めるπ/4DQPSKエンコーダにおいて、前記シリア
ルサンプルデータをパラレルサンプルデータに変換し
て、IK データとQK データに変換し、変換されたIK
データ及びQK データに対して3ビット構成のデジタル
処理部による演算処理による演算処理によって前記エン
コード処理を行うように構成されている。
【0006】
【作用】この発明では、π/4DQPSKエンコーダに
おける一サンプル時間点前のシリアルサンプルデータを
用い、正弦データと余弦データに基づいて現サンプルデ
ータを求める際、パラレルサンプルデータに変換された
IK データとQK データ、を3ビット構成のデジタル処
理部によりエンコードする。
【0007】
【実施例】次に、この発明について図面を参照しながら
説明する。図1は、この発明によるπ/4DQPSKエ
ンコーダの一実施例を示す構成ブロック図である。この
発明は、(1),(2)式に示すエンコーダ演算処理を
3ビット構成回路で行わせることによって構成を簡略化
している。以下、詳細に説明する。先ず、XK ,YK ,
ΔΦの関係は、
XK YK ΔΦ
1 1 −3π/4
0 1 3π/4
0 0 π/4
1 0 −π/4
であり、±π/4,±3π/4の値がΔΦとして出力さ
れる。これをcos関数とsin関数に代入すると
ΔΦ cosΔΦ[XK, YK] sinΔΦ[XK, YK]
−3π/4 −1/√2 −1/√2
3π/4 −1/√2 1/√2
π/4 1/√2 1/√2
−π/4 1/√2 −1/√2
となる。すなわち、cosΔΦ[XK, YK],sinΔΦ[XK, YK]
は常に±1/√2の値しかとらないことがわかる。
【0008】以上に基づいて(1)式と(2)式を計算
すると、
の8つの状態が得られる。この8つの状態をIK ,QK
座標に表すと、図2に示すようになる。
【0009】さて、図1において、シリアル入力データ
(INPUT DATA)は、ビットクロック(BIT CLOCK)で駆動さ
れる縦属接続されたフリップフロップ1と2、更にはそ
れぞれシンボルクロック(SYMBOL CLOCK)で駆動され、フ
リップフロップ2の出力データを受けるフリップフロッ
プ3と、フリップフロップ1の出力データを受けるフリ
ップフロップ4とで構成されるシリアル/パラレル変換
回路によってXK 信号とYK 信号が得られる。つまり、
フリップフロップ1と2でシリアル入力をパラレル2b
itデータに変換し、フリップフロップ3と4でパラレ
ルデータのタイミングを調整する。
【0010】ここで、3bitにて5値を、図3のよう
に定義して表現する。3ビットのうち第0ビットが2-1
の位を、第1bitが20の位を、第2ビットが符号b
it(MSB)を示す。5値とは、0,1,−1,−1
/√2,1/√2であり、IK ,QK それぞれ5値の組
合わせにて全体で8状態が存在する。5値を3bitで
表現すると、
となる。1+(−1)は、0であるが、この表現を用い
ても同じく
010+110=000となる。そして、sinΔΦ[XK,
YK ],cosΔΦ[XK, YK ]の計算は、前述のとおり、±1
/√2であるから、3bit表現では(001)か(1
11)で表現することになる。
XK YK cosΔΦ[XK, YK] sinΔΦ[XK, YK],
1 1 −1/√2(111) −1/√2(111)
0 1 −1/√2(111) 1/√2(001)
0 0 1/√2(001) 1/√2(001)
1 0 1/√2(001) −1/√2(111)
上記から3bit表現のLSB(第0bit)は常に1
である。また、上位2bit(第2bit,第1bi
t)は常に同値であり、cosΔΦ[XK, YK]は、YKの値が
そのまま上位2bitになっている。 sinΔΦ[XK, YK]
は、XKの値がそのまま上位2bitに反映されてい
る。この発明は、この点に着目している。フリップフロ
ップ3の出力側は、XK 信号になり、sinΔΦ[XK, YK]
の計算結果に相当する。また、フリップフロップの出力
はYK 信号になり、cosΔΦ[XK, YK]となる。
【0011】次に、計算中の各項IK-1 或いはQK-1 と
cosΔΦ[XK, YK]、sinΔΦ[XK, YK]の乗算においては前
記定義の3bitを用いて計算を行うが、ここでも図4
に示すような再定義を行う。図1において、シンボルク
ロックで駆動されるフリップフロップ5,6,7はI
K-1 (3bit表現)を表す。この3bitデータをデ
コーダ13に入力して、その値を知る。すなわち、00
0であればcosΔΦ[XK, YK]とsinΔΦ[XK, YK]の出力
を、エクスクルーシブOR(EXOR)ゲートを通った
後、ANDゲート9,10により出力を0とする(図4
の定義2を実行する)。また、001或いは010であ
れば、ANDゲート8の出力が0になり、EXORゲー
ト11,12出力をとおり、cosΔΦ[XK, YK]とsinΔΦ
[XK, YK]の出力をそのまま出力し、ANDゲート9,1
0の出力も同様にそのままの出力が得られる(図4の定
義3と4を実行する)。それ以外のIK-1 のパターンが
あれば、EXORゲート11,12の出力は反転され
る。デコーダ13の出力が出ていないANDゲート9と
10では、その反転出力をそのまま出力する(図4の定
義5と6を実行)。定義3〜定義6までで共通している
のは、LSB第0bitが常に1であり、上位2bit
が同じであることである。したがって、ANDゲート9
の出力は、
IK-1 ・cosΔΦ[XK, YK]、
ANDゲート10の出力は、
IK-1 ・sinΔΦ[XK, YK ]
を表すことになる。但し、定義2用に、第0ビットが0
の場合が存在するので、その情報も出力する。フリップ
フロップ15〜17は、QK-1 を表す。その内容は、フ
リップフロップ5〜7と同様である。デコーダ24もデ
コーダ13と同様に動作し、ANDゲート18,20,
21及びEXORゲート22,23もANDゲート8,
9,10及びEXORゲート11,12と同様に動作す
る。但し、QK-1 の乗算において、(1)式は、QK-1
×sinΔΦ[XK, YK]に−1を乗算して加算すると考える
ことができる。つまり、入力QK-1 が正の場合(00
1,010)(1/√2,1)は入力が(001→11
1)1/√2→−1/√2,(010,→110)1→
−1、負の場合(110,111)も同様になる。した
がって、110と111の入力以外は出力を反転、AN
Dゲート19を用いて上記−1を乗算している。
【0012】以上の演算により各項の乗算は終了する。
次に加算処理を加算器14、25により行い、IK ,Q
K を計算する。ここで、(1),(2)式を確認する。
IK-1 ,QK-1 が、それぞれ1/√2,−1/√2のど
こかの値にある場合、IK ,QK は必ず0,1,−1の
値をとる。IK-1 ,QK-1 が0,1,−1の場合IK ,
QK は必ず1/√2,−1/√2の値をとる。ここで、
3bit表現の乗算の定義2〜6を用いて(2)式を実
行すればIK-1 =0、QK-1 =1、XK =1、YK =0
の場合、図5のように表現され、実際の式を計算すれ
ば、
0×−1/√2+1×1/√2=1/√2
と3bit表現と同じになる。また、他の例として、I
K-1 =1/√2、QK-1 =−1/√2、XK =0、YK
=1の場合図6のように表現され、実際の式を計算する
と、次のようになる。
1/√2×1/√2+(−1/√2)(−1/√2)=1
上の様に同じ結果になる。(1)式も同様であるが、第
2項の前の“−”を内部に取り込んで−1倍している
が、同様である。これらのIK ,QKの3bit出力を
用いてbit拡張を行い、例えば図7のローパスフィル
タ73、74の処理を行う。この拡張は、例えば、8b
it、16bitにて行うことができる。加算器14と
25は、4bitフルアダーであり、IKとQK ビット
を得て出力する。
【0013】
【発明の効果】以上説明したように、この発明によるπ
/4DQPSKエンコーダは、演算処理を3bit構成
で行えるので、ハードウェアが著しく簡略化され、動作
が高速化される。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a π / 4DQPSK encoder, and particularly to a π / 4DQPPS with a simplified structure.
Regarding the K encoder. [0002] π / 4DQPSK modulation is used in cellular systems such as Japan and the United States. The conventional π / 4DQPSK modulator has a basic configuration as shown in FIG. In FIG. 7, input data an which is a bit (information) stream is input to a serial / parallel converter 71 and converted into 2-bit parallel data X K and Y K. The 2-bit data X K and Y K are input to the differential encoder (encoder) 72 and subjected to arithmetic processing represented by the following equations (1) and (2) to output signals I K and Q. K is obtained. I K = I K-1 · cos [ΔΦ (X K , Y K )]-Q K-1 · sin [ΔΦ (X K , Y K )] (1) Q K = I K-1 · sin [ ΔΦ (X K , Y K )] + Q K−1 · cos [ΔΦ (X K , Y K )] (2) I K signal and Q K signal are low-pass components extracted by low-pass filters 73 and 74, respectively. I (t) signal and q (t)
The signals are sent to multipliers 75 and 76, respectively. The multiplier 75 receives the frequency ω from the carrier clock oscillator 77.
The cos ωct signal of c and the i (t) signal are multiplied to adder 7
9 is sent. On the other hand, the output signal of the oscillator 77 is phase-shifted by 90 degrees by the 90-degree phase shifter 78 to become -sinωct. This
The sinωct signal is multiplied by the q (t) signal in the multiplier 76, and the multiplication result is supplied to the adder 79. Adder 79
Outputs the modulated signal s (t) by adding the output signals from the multipliers 75 and 76. As described above, π /
In the 4DQPSK modulator, in order to differentially encode the input data, that is, to encode the input data, it is necessary to perform calculations as shown in equations (1) and (2). In order to perform this calculation, conventionally, the formula (1) and the formula (2) have been designed by designing a dedicated circuit or by software processing, but in the former case, the hardware configuration is not only complicated. There was also a problem in terms of cost. Further, in the latter case, there is a problem that the processing time becomes long. Therefore, an object of the present invention is to provide a π / 4DQPSK encoder having a greatly simplified hardware structure. In order to solve the above-mentioned problems, a π / 4DQPSK encoder according to the present invention uses serial sample data one sample time point before, and presents it based on sine data and cosine data. In the π / 4DQPSK encoder for obtaining sample data, the serial sample data is converted into parallel sample data, converted into I K data and Q K data, and the converted I K
The encoding process is performed on the data and the Q K data by the operation process by the 3-bit digital processing unit. According to the present invention, when the current sample data is obtained based on the sine data and the cosine data by using the serial sample data one sample time point before in the π / 4DQPSK encoder, I converted into the parallel sample data is obtained. K data and Q K data are encoded by a 3-bit digital processing unit. The present invention will now be described with reference to the drawings. FIG. 1 is a configuration block diagram showing an embodiment of a .pi. / 4DQPSK encoder according to the present invention. The present invention simplifies the configuration by causing the encoder arithmetic processing shown in the equations (1) and (2) to be performed by a 3-bit configuration circuit. The details will be described below. First, X K , Y K ,
Relationship .DELTA..PHI is X K Y K ΔΦ 1 1 -3π / 4 0 1 3π / 4 0 0 π / 4 1 0 -π / 4, ± π / 4, the output value of ± 3 [pi] / 4 as a .DELTA..PHI To be done. Substituting this into the cos function and the sin function, ΔΦ cos ΔΦ [X K , Y K ] sin ΔΦ [X K , Y K ] -3π / 4 −1 / √2 −1 / √2 3π / 4 −1 / √2 1 / √2 π / 4 1 / √2 1 / √2 −π / 4 1 / √2 −1 / √2. That is, cos ΔΦ [X K , Y K ], sin ΔΦ [X K , Y K ].
It can be seen that always takes only a value of ± 1 / √2. When the equations (1) and (2) are calculated based on the above, 8 states are obtained. These eight states are I K and Q K
The coordinates are as shown in FIG. Now, in FIG. 1, serial input data
(INPUT DATA) is a flip-flop 1 and 2 connected in cascade, which is driven by a bit clock (BIT CLOCK), and is also driven by a symbol clock (SYMBOL CLOCK), and receives the output data of the flip-flop 2. An X K signal and a Y K signal are obtained by a serial / parallel conversion circuit composed of 3 and a flip-flop 4 receiving the output data of the flip-flop 1. That is,
Flip-flops 1 and 2 connect serial input to parallel 2b
It is converted to it data, and the flip-flops 3 and 4 adjust the timing of the parallel data. Here, 5 values in 3 bits are defined and expressed as shown in FIG. 0th bit out of 3 bits is 2 -1
The position, the position of the 1bit 2 0, the second bit codes b
It (MSB) is shown. Five values are 0, 1, -1, -1
/ {Square root over (2)} / 1 / {square root over (2)}, and there are 8 states in total in the combination of 5 values for I K and Q K. Expressing 5 values with 3 bits, Becomes 1 + (-1) is 0, but even if this expression is used, it is 010 + 110 = 000. And sin ΔΦ [X K ,
The calculation of Y K ], cos ΔΦ [X K , Y K ] is ± 1 as described above.
Since it is / √2, it is (001) or (1
It will be expressed in 11). X K Y K cos ΔΦ [X K , Y K ] sin ΔΦ [X K , Y K ], 1 1 −1 / √2 (111) −1 / √2 (111) 0 1 −1 / √2 (111) 1 / √2 (001) 0 0 1 / √2 (001) 1 / √2 (001) 1 0 1 / √2 (001) −1 / √2 (111) From the above, the LSB (0th bit) of the 3-bit expression is Always 1
Is. In addition, the upper 2 bits (the second bit, the first bit)
t) is always the same value, and the cos ΔΦ [X K , Y K ] has the value of Y K in the upper 2 bits as it is. sin ΔΦ [X K , Y K ]
, The value of X K is directly reflected in the upper 2 bits. The present invention focuses on this point. The output side of the flip-flop 3 becomes the X K signal, and sin ΔΦ [X K , Y K ].
Corresponds to the calculation result of. The output of the flip-flop becomes the Y K signal, which is cos ΔΦ [X K , Y K ]. Next, with each term I K-1 or Q K-1 in the calculation,
In the multiplication of cos ΔΦ [X K , Y K ], sin ΔΦ [X K , Y K ], the calculation is performed using the 3 bits defined above, and here, as well, FIG.
Redefine as shown in. In FIG. 1, flip-flops 5, 6, 7 driven by a symbol clock are I
It represents K-1 (3 bit expression). This 3-bit data is input to the decoder 13 and its value is known. That is, 00
If it is 0, the outputs of cos ΔΦ [X K , Y K ] and sin ΔΦ [X K , Y K ] are passed through an exclusive OR (EXOR) gate, and then the outputs are set to 0 by AND gates 9 and 10 (FIG. 4).
Definition 2). Further, if it is 001 or 010, the output of the AND gate 8 becomes 0, the output of the EXOR gates 11 and 12 is passed, and cos ΔΦ [X K , Y K ] and sin ΔΦ are obtained.
The output of [X K , Y K ] is output as it is, and AND gates 9 and 1
Similarly, the output of 0 can be obtained as it is (the definitions 3 and 4 of FIG. 4 are executed). If there is any other I K-1 pattern, the outputs of the EXOR gates 11 and 12 are inverted. The AND gates 9 and 10 which do not output the output of the decoder 13 output the inverted outputs as they are (the definitions 5 and 6 of FIG. 4 are executed). The definitions 3 to 6 have in common that the LSB 0th bit is always 1 and the upper 2 bits are
Is the same. Therefore, AND gate 9
The output of I K-1 · cos ΔΦ [X K , Y K ], and the output of the AND gate 10 represents I K-1 · sin ΔΦ [X K , Y K ]. However, the 0th bit is 0 for definition 2.
Since the case exists, that information is also output. The flip-flops 15 to 17 represent Q K-1 . The contents are similar to those of the flip-flops 5-7. The decoder 24 also operates similarly to the decoder 13, and AND gates 18, 20,
21 and EXOR gates 22 and 23 are also AND gates 8,
9 and 10 and EXOR gates 11 and 12 operate similarly. However, in the multiplication of the Q K-1, (1) formula, Q K-1
It can be considered that × sinΔΦ [X K , Y K ] is multiplied by −1 and added. That is, if the input Q K-1 is positive (00
The input of (1,010) (1 / √2,1) is (001 → 11
1) 1 / √2 → -1 / √2, (010, → 110) 1 →
The same applies to −1 and negative (110, 111). Therefore, except for the inputs 110 and 111, the output is inverted.
The D gate 19 is used to multiply the above -1. The multiplication of each term is completed by the above calculation.
Next, addition processing is performed by the adders 14 and 25, and I K and Q
Calculate K. Here, the equations (1) and (2) are confirmed.
When I K-1 and Q K-1 are at values of 1 / √2 and -1 / √2, respectively, I K and Q K always take the values of 0, 1 and -1. When I K-1 , Q K-1 are 0, 1, -1 I K ,
Q K always takes the values of 1 / √2 and -1 / √2. here,
If the equation (2) is executed using the definitions 2 to 6 of the multiplication of the 3-bit expression, I K-1 = 0, Q K-1 = 1, X K = 1 and Y K = 0.
In the case of, the expression is as shown in FIG. 5, and if an actual expression is calculated, it becomes 0 × −1 / √2 + 1 × 1 / √2 = 1 / √2, which is the same as the 3-bit expression. As another example, I
K-1 = 1 / √2, Q K-1 = -1 / √2, X K = 0, Y K
In the case of = 1, it is expressed as shown in FIG. 6, and the actual formula is calculated as follows. 1 / √2 × 1 / √2 + (− 1 / √2) (− 1 / √2) = 1 The same result is obtained as above. The equation (1) is also the same, but it is the same although the "-" before the second term is taken inside and multiplied by -1. Bit expansion is performed using these 3-bit outputs of I K and Q K , and the processes of the low-pass filters 73 and 74 of FIG. 7 are performed, for example. This extension is, for example, 8b
It can be performed at 16 bits. The adders 14 and 25 are 4-bit full adders and obtain and output the I K and Q K bits. As described above, according to the present invention, π
Since the / 4DQPSK encoder can perform arithmetic processing with a 3-bit configuration, the hardware is significantly simplified and the operation is speeded up.
【図面の簡単な説明】
【図1】この発明によるπ/4DQPSKエンコーダの
一実施例を示す構成ブロック図である。
【図2】この発明の実施例の原理を説明するための図で
ある。
【図3】この発明の実施例の原理を説明するための図で
ある。
【図4】この発明の実施例の原理を説明するための図で
ある。
【図5】この発明の実施例の原理を説明するための図で
ある。
【図6】この発明の実施例の原理を説明するための図で
ある。
【図7】一般的なπ/4DQPSK変調器の基本構成ブ
ロック図である。
【符号の説明】
1,2,3,4,5,6,7,15,16,17
フリップフロップ
8,9,10,18,19,20,21 AND
ゲート
11,12,22,23 エクスクルーシブOR
ゲート
13,24 デコーダ
14,25 加算器BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration block diagram showing an embodiment of a π / 4DQPSK encoder according to the present invention. FIG. 2 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 3 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 4 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 5 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 6 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 7 is a basic configuration block diagram of a general π / 4DQPSK modulator. [Explanation of Codes] 1, 2, 3, 4, 5, 6, 7, 15, 16, 17
Flip-flops 8, 9, 10, 18, 19, 20, 21 AND
Gates 11, 12, 22, 23 Exclusive OR
Gates 13 and 24 Decoders 14 and 25 Adder
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成3年10月30日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図7
【補正方法】変更
【補正内容】
【図7】
─────────────────────────────────────────────────── ───
[Procedure amendment] [Date of submission] October 30, 1991 [Procedure Amendment 1] [Document name for amendment] Drawing [Item name for amendment] Figure 7 [Method of amendment] Change [Content of amendment] [Figure 7]
Claims (1)
正弦データと余弦データに基づいて現サンプルデータを
求めるπ/4DQPSKエンコーダにおいて、 前記シリアルサンプルデータをパラレルサンプルデータ
に変換して、IKデータとQK データに変換し、変換さ
れたIK データ及びQK データに対して3ビット構成の
デジタル処理部による演算処理による演算処理によって
前記エンコード処理を行うことを特徴とするπ/4DQ
PSKエンコーダ。Claims: Using serial sample data one sample time before,
In a π / 4DQPSK encoder for obtaining current sample data based on sine data and cosine data, the serial sample data is converted into parallel sample data, converted into I K data and Q K data, and the converted I K data and The π / 4DQ is characterized in that the encoding process is performed on the Q K data by a calculation process by a 3-bit digital processing unit.
PSK encoder.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27201791A JPH0583307A (en) | 1991-09-24 | 1991-09-24 | Pi/4 dqpsk encoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27201791A JPH0583307A (en) | 1991-09-24 | 1991-09-24 | Pi/4 dqpsk encoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0583307A true JPH0583307A (en) | 1993-04-02 |
Family
ID=17507975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27201791A Pending JPH0583307A (en) | 1991-09-24 | 1991-09-24 | Pi/4 dqpsk encoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0583307A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0835012A2 (en) * | 1996-10-04 | 1998-04-08 | Matsushita Electric Industrial Co., Ltd. | A DQPSK mapping circuit |
-
1991
- 1991-09-24 JP JP27201791A patent/JPH0583307A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0835012A2 (en) * | 1996-10-04 | 1998-04-08 | Matsushita Electric Industrial Co., Ltd. | A DQPSK mapping circuit |
EP0835012A3 (en) * | 1996-10-04 | 2001-05-23 | Matsushita Electric Industrial Co., Ltd. | A DQPSK mapping circuit |
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