JPH0583307A - Pi/4 dqpsk encoder - Google Patents

Abstract

PURPOSE:To simplify the hardware by encoding IK data and QK data converted into parallel sample data with a digital processing section of 3-bit architecture. CONSTITUTION:Serial input data (INPUT DATA) are given to a serial/parallel conversion circuit comprising flip-flops 1, 2 connected in cascade driven by a bit clock (BIT CLOCK), a flip-flop 3 driven by a symbol clock (SYMBOL CLOCK) and receiving output data of the flip-flop 2 and a flip-flop 4 receiving output data of the flip-flop 1, from which XK, YK signals are obtained. Thus, the serial sampling data are converted into parallel sampling data being IK and QK data and encode processing is applied to the IK and QK data by using the arithmetic processing by digital processing of 3-bit architecture section.

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、π／４ＤＱＰＳＫエ
ンコーダに関し、特に構成を簡略化したπ／４ＤＱＰＳ
Ｋエンコーダに関する。 【０００２】 【従来の技術】π／４ＤＱＰＳＫ変調は、日米等のセル
ラーで用いられている。従来のπ／４ＤＱＰＳＫ変調器
は図７に示すような基本構成をもっている。図７におい
て、ビット（情報）ストリームである入力データａn は
シリアル／パラレル変換器７１に入力され、２ビットの
パラレルデータＸ_K とＹ_K に変換される。この２ビット
データＸ_K とＹ_K は差動符号化器（エンコーダ）７２に
入力され、次式（１）と（２）で表されるような演算処
理が施されて出力信号Ｉ_K ，Ｑ_K が得られる。 Ｉ_K ＝Ｉ_K-1 ・cos[ΔΦ(X_K, Y_K)]- Q_K-1・sin[ΔΦ(X_K, Y_K)] …（１） Ｑ_K ＝Ｉ_K-1 ・sin[ΔΦ(X_K, Y_K)] +Q_K-1・cos[ΔΦ(X_K, Y_K)] …（２） Ｉ_K 信号とＱ_K 信号はそれぞれローパスフィルタ７３と
７４で低域成分が抽出されてｉ（ｔ）信号及びｑ（ｔ）
信号としてそれぞれ乗算器７５と７６に送出される。乗
算器７５は、搬送波クロック発振器７７からの周波数ω
c のcosωcｔ信号とｉ（ｔ）信号とを乗算して加算器７
９に送出する。一方、発振器７７の出力信号は９０度移
相器７８で９０度移相されてーsinωcｔとなる。このー
sinωcｔ信号は、乗算器７６でｑ（ｔ）信号と乗算され
て、乗算結果が加算器７９に供給される。加算器７９
は、乗算器７５と７６からの出力信号を加算して、変調
信号ｓ（ｔ）を出力する。 【０００３】 【発明が解決しようとする課題】上述したように、π／
４ＤＱＰＳＫ変調器は、入力データを差動符号化、つま
りエンコードするためには、（１）式と（２）式に示す
ような演算が必要となる。この演算を行うため、従来は
（１）式と（２）式を専用回路を設計して行ったり、ソ
フトウェア処理により行ったりしていたが、前者の場合
はハードウェア構成が複雑となるばかりでなく、コスト
面での問題もあった。また、後者の場合には処理時間が
長くなるという問題があった。 【０００４】そこで、この発明の目的は、ハードウェア
構成を大幅に簡略化したπ／４ＤＱＰＳＫエンコーダを
提供することにある。 【０００５】 【課題を解決するための手段】前述の課題を解決するた
め、この発明によるπ／４ＤＱＰＳＫエンコーダは、一
サンプル時間点前のシリアルサンプルデータを用い、正
弦データと余弦データに基づいて現サンプルデータを求
めるπ／４ＤＱＰＳＫエンコーダにおいて、前記シリア
ルサンプルデータをパラレルサンプルデータに変換し
て、Ｉ_K データとＱ_K データに変換し、変換されたＩ_K
データ及びＱ_K データに対して３ビット構成のデジタル
処理部による演算処理による演算処理によって前記エン
コード処理を行うように構成されている。 【０００６】 【作用】この発明では、π／４ＤＱＰＳＫエンコーダに
おける一サンプル時間点前のシリアルサンプルデータを
用い、正弦データと余弦データに基づいて現サンプルデ
ータを求める際、パラレルサンプルデータに変換された
Ｉ_K データとＱ_K データ、を３ビット構成のデジタル処
理部によりエンコードする。 【０００７】 【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明によるπ／４ＤＱＰＳＫエ
ンコーダの一実施例を示す構成ブロック図である。この
発明は、（１），（２）式に示すエンコーダ演算処理を
３ビット構成回路で行わせることによって構成を簡略化
している。以下、詳細に説明する。先ず、Ｘ_K ，Ｙ_K ，
ΔΦの関係は、 Ｘ_K Ｙ_K ΔΦ １ １ −３π／４ ０ １ ３π／４ ０ ０ π／４ １ ０ −π／４ であり、±π／４，±３π／４の値がΔΦとして出力さ
れる。これをcos関数とsin関数に代入すると ΔΦ cosΔΦ[X_K, Y_K] sinΔΦ[X_K, Y_K] −３π／４ −１／√２ −１／√２ ３π／４ −１／√２ １／√２ π／４ １／√２ １／√２ −π／４ １／√２ −１／√２ となる。すなわち、cosΔΦ[X_K, Y_K],sinΔΦ[X_K, Y_K]
は常に±１／√２の値しかとらないことがわかる。 【０００８】以上に基づいて（１）式と（２）式を計算
すると、 の８つの状態が得られる。この８つの状態をＩ_K ，Ｑ_K
座標に表すと、図２に示すようになる。 【０００９】さて、図１において、シリアル入力データ
(INPUT DATA)は、ビットクロック(BIT CLOCK)で駆動さ
れる縦属接続されたフリップフロップ１と２、更にはそ
れぞれシンボルクロック(SYMBOL CLOCK)で駆動され、フ
リップフロップ２の出力データを受けるフリップフロッ
プ３と、フリップフロップ１の出力データを受けるフリ
ップフロップ４とで構成されるシリアル／パラレル変換
回路によってＸ_K 信号とＹ_K 信号が得られる。つまり、
フリップフロップ１と２でシリアル入力をパラレル２ｂ
ｉｔデータに変換し、フリップフロップ３と４でパラレ
ルデータのタイミングを調整する。 【００１０】ここで、３ｂｉｔにて５値を、図３のよう
に定義して表現する。３ビットのうち第０ビットが２^-1
の位を、第１ｂｉｔが２⁰の位を、第２ビットが符号ｂ
ｉｔ（ＭＳＢ）を示す。５値とは、０，１，−１，−１
／√２，１／√２であり、Ｉ_K ，Ｑ_K それぞれ５値の組
合わせにて全体で８状態が存在する。５値を３ｂｉｔで
表現すると、 となる。１＋（−１）は、０であるが、この表現を用い
ても同じく ０１０＋１１０＝０００となる。そして、sinΔΦ[X_K,
Y_K ],cosΔΦ[X_K, Y_K ]の計算は、前述のとおり、±１
／√２であるから、３ｂｉｔ表現では（００１）か（１
１１）で表現することになる。 Ｘ_K Ｙ_K cosΔΦ[X_K, Y_K] sinΔΦ[X_K, Y_K]， １ １ −１／√２(111) −１／√２(111) ０ １ −１／√２(111) １／√２(001) ０ ０ １／√２(001) １／√２(001) １ ０ １／√２(001) −１／√２(111) 上記から３ｂｉｔ表現のＬＳＢ（第０ｂｉｔ）は常に１
である。また、上位２ｂｉｔ（第２ｂｉｔ，第１ｂｉ
ｔ）は常に同値であり、cosΔΦ[X_K, Y_K]は、Ｙ_Kの値が
そのまま上位２ｂｉｔになっている。 sinΔΦ[X_K, Y_K]
は、Ｘ_Kの値がそのまま上位２ｂｉｔに反映されてい
る。この発明は、この点に着目している。フリップフロ
ップ３の出力側は、Ｘ_K 信号になり、sinΔΦ[X_K, Y_K]
の計算結果に相当する。また、フリップフロップの出力
はＹ_K 信号になり、cosΔΦ[X_K, Y_K]となる。 【００１１】次に、計算中の各項Ｉ_K-1 或いはＱ_K-1 と
cosΔΦ[X_K, Y_K]、sinΔΦ[X_K, Y_K]の乗算においては前
記定義の３ｂｉｔを用いて計算を行うが、ここでも図４
に示すような再定義を行う。図１において、シンボルク
ロックで駆動されるフリップフロップ５，６，７はＩ
_K-1 （３ｂｉｔ表現）を表す。この３ｂｉｔデータをデ
コーダ１３に入力して、その値を知る。すなわち、００
０であればcosΔΦ[X_K, Y_K]とsinΔΦ[X_K, Y_K]の出力
を、エクスクルーシブＯＲ（ＥＸＯＲ）ゲートを通った
後、ＡＮＤゲート９，１０により出力を０とする（図４
の定義２を実行する）。また、００１或いは０１０であ
れば、ＡＮＤゲート８の出力が０になり、ＥＸＯＲゲー
ト１１，１２出力をとおり、cosΔΦ[X_K, Y_K]とsinΔΦ
[X_K, Y_K]の出力をそのまま出力し、ＡＮＤゲート９，１
０の出力も同様にそのままの出力が得られる（図４の定
義３と４を実行する）。それ以外のＩ_K-1 のパターンが
あれば、ＥＸＯＲゲート１１，１２の出力は反転され
る。デコーダ１３の出力が出ていないＡＮＤゲート９と
１０では、その反転出力をそのまま出力する（図４の定
義５と６を実行）。定義３〜定義６までで共通している
のは、ＬＳＢ第０ｂｉｔが常に１であり、上位２ｂｉｔ
が同じであることである。したがって、ＡＮＤゲート９
の出力は、 Ｉ_K-1 ・cosΔΦ[X_K, Y_K]、 ＡＮＤゲート１０の出力は、 Ｉ_K-1 ・sinΔΦ[X_K, Y_K ] を表すことになる。但し、定義２用に、第０ビットが０
の場合が存在するので、その情報も出力する。フリップ
フロップ１５〜１７は、Ｑ_K-1 を表す。その内容は、フ
リップフロップ５〜７と同様である。デコーダ２４もデ
コーダ１３と同様に動作し、ＡＮＤゲート１８，２０，
２１及びＥＸＯＲゲート２２，２３もＡＮＤゲート８，
９，１０及びＥＸＯＲゲート１１，１２と同様に動作す
る。但し、Ｑ_K-1 の乗算において、（１）式は、Ｑ_K-1
×sinΔΦ[X_K, Y_K]に−１を乗算して加算すると考える
ことができる。つまり、入力Ｑ_K-1 が正の場合（００
１，０１０）（１／√２，１）は入力が（００１→１１
１）１／√２→−１／√２，（０１０，→１１０）１→
−１、負の場合（１１０，１１１）も同様になる。した
がって、１１０と１１１の入力以外は出力を反転、ＡＮ
Ｄゲート１９を用いて上記−１を乗算している。 【００１２】以上の演算により各項の乗算は終了する。
次に加算処理を加算器１４、２５により行い、Ｉ_K ，Ｑ
_K を計算する。ここで、（１），（２）式を確認する。
Ｉ_K-1 ，Ｑ_K-1 が、それぞれ１／√２，−１／√２のど
こかの値にある場合、Ｉ_K ，Ｑ_K は必ず０，１，−１の
値をとる。Ｉ_K-1 ，Ｑ_K-1 が０，１，−１の場合Ｉ_K ，
Ｑ_K は必ず１／√２，−１／√２の値をとる。ここで、
３ｂｉｔ表現の乗算の定義２〜６を用いて（２）式を実
行すればＩ_K-1 ＝０、Ｑ_K-1 ＝１、Ｘ_K ＝１、Ｙ_K ＝０
の場合、図５のように表現され、実際の式を計算すれ
ば、 ０×−１／√２＋１×１／√２＝１／√２ と３ｂｉｔ表現と同じになる。また、他の例として、Ｉ
_K-1 ＝１／√２、Ｑ_K-1 ＝−１／√２、Ｘ_K ＝０、Ｙ_K
＝１の場合図６のように表現され、実際の式を計算する
と、次のようになる。 １／√２×１／√２＋（−１／√２）（−１／√２）＝１ 上の様に同じ結果になる。（１）式も同様であるが、第
２項の前の“−”を内部に取り込んで−１倍している
が、同様である。これらのＩ_K ，Ｑ_Kの３ｂｉｔ出力を
用いてｂｉｔ拡張を行い、例えば図７のローパスフィル
タ７３、７４の処理を行う。この拡張は、例えば、８ｂ
ｉｔ、１６ｂｉｔにて行うことができる。加算器１４と
２５は、４ｂｉｔフルアダーであり、Ｉ_KとＱ_K ビット
を得て出力する。 【００１３】 【発明の効果】以上説明したように、この発明によるπ
／４ＤＱＰＳＫエンコーダは、演算処理を３ｂｉｔ構成
で行えるので、ハードウェアが著しく簡略化され、動作
が高速化される。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a π / 4DQPSK encoder, and particularly to a π / 4DQPPS with a simplified structure.
Regarding the K encoder. [0002] π / 4DQPSK modulation is used in cellular systems such as Japan and the United States. The conventional π / 4DQPSK modulator has a basic configuration as shown in FIG. In FIG. 7, input data an which is a bit (information) stream is input to a serial / parallel converter 71 and converted into 2-bit parallel data X _K and Y _K. The 2-bit data X _K and Y _K are input to the differential encoder (encoder) 72 and subjected to arithmetic processing represented by the following equations (1) and (2) to output signals I _K and Q. _K is obtained. I _K = I _K-1 · cos [ΔΦ (X _K , Y _K )]-Q _K-1 · sin [ΔΦ (X _K , Y _K )] (1) Q _K = I _K-1 · sin [ ΔΦ (X _K , Y _K )] + Q _K−1 · cos [ΔΦ (X _K , Y _K )] (2) I _K signal and Q _K signal are low-pass components extracted by low-pass filters 73 and 74, respectively. I (t) signal and q (t)
The signals are sent to multipliers 75 and 76, respectively. The multiplier 75 receives the frequency ω from the carrier clock oscillator 77.
The cos ωct signal of c and the i (t) signal are multiplied to adder 7
9 is sent. On the other hand, the output signal of the oscillator 77 is phase-shifted by 90 degrees by the 90-degree phase shifter 78 to become -sinωct. This
The sinωct signal is multiplied by the q (t) signal in the multiplier 76, and the multiplication result is supplied to the adder 79. Adder 79
Outputs the modulated signal s (t) by adding the output signals from the multipliers 75 and 76. As described above, π /
In the 4DQPSK modulator, in order to differentially encode the input data, that is, to encode the input data, it is necessary to perform calculations as shown in equations (1) and (2). In order to perform this calculation, conventionally, the formula (1) and the formula (2) have been designed by designing a dedicated circuit or by software processing, but in the former case, the hardware configuration is not only complicated. There was also a problem in terms of cost. Further, in the latter case, there is a problem that the processing time becomes long. Therefore, an object of the present invention is to provide a π / 4DQPSK encoder having a greatly simplified hardware structure. In order to solve the above-mentioned problems, a π / 4DQPSK encoder according to the present invention uses serial sample data one sample time point before, and presents it based on sine data and cosine data. In the π / 4DQPSK encoder for obtaining sample data, the serial sample data is converted into parallel sample data, converted into I _K data and Q _K data, and the converted I _K
The encoding process is performed on the data and the Q _K data by the operation process by the 3-bit digital processing unit. According to the present invention, when the current sample data is obtained based on the sine data and the cosine data by using the serial sample data one sample time point before in the π / 4DQPSK encoder, I converted into the parallel sample data is obtained. _K data and Q _K data are encoded by a 3-bit digital processing unit. The present invention will now be described with reference to the drawings. FIG. 1 is a configuration block diagram showing an embodiment of a .pi. / 4DQPSK encoder according to the present invention. The present invention simplifies the configuration by causing the encoder arithmetic processing shown in the equations (1) and (2) to be performed by a 3-bit configuration circuit. The details will be described below. First, X _K , Y _K ,
Relationship .DELTA..PHI is _{X K Y K ΔΦ 1 1 -3π} / 4 0 1 3π / 4 0 0 π / 4 1 0 -π / 4, ± π / 4, the output value of ± 3 [pi] / 4 as a .DELTA..PHI To be done. Substituting this into the cos function and the sin function, ΔΦ cos ΔΦ [X _K , Y _K ] sin ΔΦ [X _K , Y _K ] -3π / 4 −1 / √2 −1 / √2 3π / 4 −1 / √2 1 / √2 π / 4 1 / √2 1 / √2 −π / 4 1 / √2 −1 / √2. That is, cos ΔΦ [X _K , Y _K ], sin ΔΦ [X _K , Y _K ].
It can be seen that always takes only a value of ± 1 / √2. When the equations (1) and (2) are calculated based on the above, 8 states are obtained. These eight states are I _K and Q _K
The coordinates are as shown in FIG. Now, in FIG. 1, serial input data
(INPUT DATA) is a flip-flop 1 and 2 connected in cascade, which is driven by a bit clock (BIT CLOCK), and is also driven by a symbol clock (SYMBOL CLOCK), and receives the output data of the flip-flop 2. An X _K signal and a Y _K signal are obtained by a serial / parallel conversion circuit composed of 3 and a flip-flop 4 receiving the output data of the flip-flop 1. That is,
Flip-flops 1 and 2 connect serial input to parallel 2b
It is converted to it data, and the flip-flops 3 and 4 adjust the timing of the parallel data. Here, 5 values in 3 bits are defined and expressed as shown in FIG. 0th bit out of 3 bits is 2 ^-1
The position, the position of the 1bit 2 ^0, the second bit codes b
It (MSB) is shown. Five values are 0, 1, -1, -1
/ {Square root over (2)} / 1 / {square root over (2)}, and there are 8 states in total in the combination of 5 values for I _K and Q _K. Expressing 5 values with 3 bits, Becomes 1 + (-1) is 0, but even if this expression is used, it is 010 + 110 = 000. And sin ΔΦ [X _K ,
The calculation of Y _K ], cos ΔΦ [X _K , Y _K ] is ± 1 as described above.
Since it is / √2, it is (001) or (1
It will be expressed in 11). X _K Y _K cos ΔΦ [X _K , Y _K ] sin ΔΦ [X _K , Y _K ], 1 1 −1 / √2 (111) −1 / √2 (111) 0 1 −1 / √2 (111) 1 / √2 (001) 0 0 1 / √2 (001) 1 / √2 (001) 1 0 1 / √2 (001) −1 / √2 (111) From the above, the LSB (0th bit) of the 3-bit expression is Always 1
Is. In addition, the upper 2 bits (the second bit, the first bit)
t) is always the same value, and the cos ΔΦ [X _K , Y _K ] has the value of Y _K in the upper 2 bits as it is. sin ΔΦ [X _K , Y _K ]
, The value of X _K is directly reflected in the upper 2 bits. The present invention focuses on this point. The output side of the flip-flop 3 becomes the X _K signal, and sin ΔΦ [X _K , Y _K ].
Corresponds to the calculation result of. The output of the flip-flop becomes the Y _K signal, which is cos ΔΦ [X _K , Y _K ]. Next, with each term I _K-1 or Q _{K-1 in} the calculation,
In the multiplication of cos ΔΦ [X _K , Y _K ], sin ΔΦ [X _K , Y _K ], the calculation is performed using the 3 bits defined above, and here, as well, FIG.
Redefine as shown in. In FIG. 1, flip-flops 5, 6, 7 driven by a symbol clock are I
_It represents _K-1 (3 bit expression). This 3-bit data is input to the decoder 13 and its value is known. That is, 00
If it is 0, the outputs of cos ΔΦ [X _K , Y _K ] and sin ΔΦ [X _K , Y _K ] are passed through an exclusive OR (EXOR) gate, and then the outputs are set to 0 by AND gates 9 and 10 (FIG. 4).
Definition 2). Further, if it is 001 or 010, the output of the AND gate 8 becomes 0, the output of the EXOR gates 11 and 12 is passed, and cos ΔΦ [X _K , Y _K ] and sin ΔΦ are obtained.
The output of [X _K , Y _K ] is output as it is, and AND gates 9 and 1
Similarly, the output of 0 can be obtained as it is (the definitions 3 and 4 of FIG. 4 are executed). If there is any other I _K-1 pattern, the outputs of the EXOR gates 11 and 12 are inverted. The AND gates 9 and 10 which do not output the output of the decoder 13 output the inverted outputs as they are (the definitions 5 and 6 of FIG. 4 are executed). The definitions 3 to 6 have in common that the LSB 0th bit is always 1 and the upper 2 bits are
Is the same. Therefore, AND gate 9
The output of I _K-1 · cos ΔΦ [X _K , Y _K ], and the output of the AND gate 10 represents I _K-1 · sin ΔΦ [X _K , Y _K ]. However, the 0th bit is 0 for definition 2.
Since the case exists, that information is also output. The flip-flops 15 to 17 represent Q _K-1 . The contents are similar to those of the flip-flops 5-7. The decoder 24 also operates similarly to the decoder 13, and AND gates 18, 20,
21 and EXOR gates 22 and 23 are also AND gates 8,
9 and 10 and EXOR gates 11 and 12 operate similarly. However, in the multiplication of the Q _{K-1, (1)} formula, Q _K-1
It can be considered that × sinΔΦ [X _K , Y _K ] is multiplied by −1 and added. That is, if the input Q _K-1 is positive (00
The input of (1,010) (1 / √2,1) is (001 → 11
1) 1 / √2 → -1 / √2, (010, → 110) 1 →
The same applies to −1 and negative (110, 111). Therefore, except for the inputs 110 and 111, the output is inverted.
The D gate 19 is used to multiply the above -1. The multiplication of each term is completed by the above calculation.
Next, addition processing is performed by the adders 14 and 25, and I _K and Q
Calculate _K. Here, the equations (1) and (2) are confirmed.
When I _K-1 and Q _K-1 are at values of 1 / √2 and -1 / √2, respectively, I _K and Q _K always take the values of 0, 1 and -1. When I _K-1 , Q _K-1 are 0, 1, -1 I _K ,
Q _K always takes the values of 1 / √2 and -1 / √2. here,
If the equation (2) is executed using the definitions 2 to 6 of the multiplication of the 3-bit expression, I _K-1 = 0, Q _K-1 = 1, X _K = 1 and Y _K = 0.
In the case of, the expression is as shown in FIG. 5, and if an actual expression is calculated, it becomes 0 × −1 / √2 + 1 × 1 / √2 = 1 / √2, which is the same as the 3-bit expression. As another example, I
_K-1 = 1 / √2, Q _K-1 = -1 / √2, X _K = 0, Y _K
In the case of = 1, it is expressed as shown in FIG. 6, and the actual formula is calculated as follows. 1 / √2 × 1 / √2 + (− 1 / √2) (− 1 / √2) = 1 The same result is obtained as above. The equation (1) is also the same, but it is the same although the "-" before the second term is taken inside and multiplied by -1. Bit expansion is performed using these 3-bit outputs of I _K and Q _K , and the processes of the low-pass filters 73 and 74 of FIG. 7 are performed, for example. This extension is, for example, 8b
It can be performed at 16 bits. The adders 14 and 25 are 4-bit full adders and obtain and output the I _K and Q _K bits. As described above, according to the present invention, π
Since the / 4DQPSK encoder can perform arithmetic processing with a 3-bit configuration, the hardware is significantly simplified and the operation is speeded up.

【図面の簡単な説明】 【図１】この発明によるπ／４ＤＱＰＳＫエンコーダの
一実施例を示す構成ブロック図である。 【図２】この発明の実施例の原理を説明するための図で
ある。 【図３】この発明の実施例の原理を説明するための図で
ある。 【図４】この発明の実施例の原理を説明するための図で
ある。 【図５】この発明の実施例の原理を説明するための図で
ある。 【図６】この発明の実施例の原理を説明するための図で
ある。 【図７】一般的なπ／４ＤＱＰＳＫ変調器の基本構成ブ
ロック図である。 【符号の説明】 １，２，３，４，５，６，７，１５，１６，１７
フリップフロップ ８，９，１０，１８，１９，２０，２１ ＡＮＤ
ゲート １１，１２，２２，２３ エクスクルーシブＯＲ
ゲート １３，２４ デコーダ １４，２５ 加算器BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration block diagram showing an embodiment of a π / 4DQPSK encoder according to the present invention. FIG. 2 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 3 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 4 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 5 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 6 is a diagram for explaining the principle of the embodiment of the present invention. FIG. 7 is a basic configuration block diagram of a general π / 4DQPSK modulator. [Explanation of Codes] 1, 2, 3, 4, 5, 6, 7, 15, 16, 17
Flip-flops 8, 9, 10, 18, 19, 20, 21 AND
Gates 11, 12, 22, 23 Exclusive OR
Gates 13 and 24 Decoders 14 and 25 Adder

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【手続補正書】 【提出日】平成３年１０月３０日 【手続補正１】 【補正対象書類名】図面 【補正対象項目名】図７ 【補正方法】変更 【補正内容】 【図７】 ─────────────────────────────────────────────────── ───
[Procedure amendment] [Date of submission] October 30, 1991 [Procedure Amendment 1] [Document name for amendment] Drawing [Item name for amendment] Figure 7 [Method of amendment] Change [Content of amendment] [Figure 7]

Claims (1)

【特許請求の範囲】 一サンプル時間点前のシリアルサンプルデータを用い、
正弦データと余弦データに基づいて現サンプルデータを
求めるπ／４ＤＱＰＳＫエンコーダにおいて、 前記シリアルサンプルデータをパラレルサンプルデータ
に変換して、Ｉ_KデータとＱ_K データに変換し、変換さ
れたＩ_K データ及びＱ_K データに対して３ビット構成の
デジタル処理部による演算処理による演算処理によって
前記エンコード処理を行うことを特徴とするπ／４ＤＱ
ＰＳＫエンコーダ。Claims: Using serial sample data one sample time before,
In a π / 4DQPSK encoder for obtaining current sample data based on sine data and cosine data, the serial sample data is converted into parallel sample data, converted into I _K data and Q _K data, and the converted I _K data and The π / 4DQ is characterized in that the encoding process is performed on the Q _K data by a calculation process by a 3-bit digital processing unit.
PSK encoder.