JPH0583138A - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
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- JPH0583138A JPH0583138A JP26912191A JP26912191A JPH0583138A JP H0583138 A JPH0583138 A JP H0583138A JP 26912191 A JP26912191 A JP 26912191A JP 26912191 A JP26912191 A JP 26912191A JP H0583138 A JPH0583138 A JP H0583138A
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Abstract
(57)【要約】
【目的】ＬＰＦ（ローパスフィルタ）の負担を極度に軽
減または省略可能とするデジタルオーデイオ機器のデジ
タル／アナログ変換器の提供を課題とする。 【構成】デジタル信号の各サンプリング点に対応する第
１アナログ値と、前記デジタル信号の各サンプリング点
に対応し、かつ、１サンプリング周期だけ遅延させた第
２アナログ値との両アナログ値を入力信号としてアナロ
グ出力値を発生させるデジタル／アナログ変換器の演算
処理回路において、前記第１アナログ値と前記第２アナ
ログ値との差分値を演算する差分演算部と該差分演算部
の差分値を積分する積分部と、該積分値と前記第２アナ
ログ値とを加算する加算部からなる。
減または省略可能とするデジタルオーデイオ機器のデジ
タル／アナログ変換器の提供を課題とする。 【構成】デジタル信号の各サンプリング点に対応する第
１アナログ値と、前記デジタル信号の各サンプリング点
に対応し、かつ、１サンプリング周期だけ遅延させた第
２アナログ値との両アナログ値を入力信号としてアナロ
グ出力値を発生させるデジタル／アナログ変換器の演算
処理回路において、前記第１アナログ値と前記第２アナ
ログ値との差分値を演算する差分演算部と該差分演算部
の差分値を積分する積分部と、該積分値と前記第２アナ
ログ値とを加算する加算部からなる。
Description
【０００１】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】一般に、この種のデジタル／アナログ変
換器は、デジタル信号処理回路の各サンプリング点の出
力デジタル値をラザー抵抗型のデジタル／アナログ変換
回路によってアナログ値（アナログ階段波）に変換し、
このアナログ値をＬＰＦ（ローパスフィルタ）に通して
高周波成分を除去させる構成をとっている。
換器は、デジタル信号処理回路の各サンプリング点の出
力デジタル値をラザー抵抗型のデジタル／アナログ変換
回路によってアナログ値（アナログ階段波）に変換し、
このアナログ値をＬＰＦ（ローパスフィルタ）に通して
高周波成分を除去させる構成をとっている。
【０００３】そして、オーバサンプリング等の技術を導
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
【０００４】
【発明が解決しようとする課題】しかし、従来のデジタ
ル／アナログ変換器では、出力波形が図３（Ａ）の実線
で示すように階段波であることから、ＬＰＦ（ローパス
フィルタ）は必要不可欠であり、ＬＰＦによる位相特性
の劣化、遅延時間の増大等により、聴覚上の音質を十分
に向上させることは困難であった。
ル／アナログ変換器では、出力波形が図３（Ａ）の実線
で示すように階段波であることから、ＬＰＦ（ローパス
フィルタ）は必要不可欠であり、ＬＰＦによる位相特性
の劣化、遅延時間の増大等により、聴覚上の音質を十分
に向上させることは困難であった。
【０００５】この発明は、上記問題点を解決し、ＬＰＦ
の負担を極度に軽減することができて、聴覚上の音質を
十分に向上させることができるデジタル／アナログ変換
器の提供を課題とする。
の負担を極度に軽減することができて、聴覚上の音質を
十分に向上させることができるデジタル／アナログ変換
器の提供を課題とする。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
【０００７】（Ａ）、本発明に係わる一のデジタル／ア
ナログ変換器の演算処理回路は、デジタル信号の各サン
プリング点に対応する第１アナログ値と、前記デジタル
信号の各サンプリング点に対応し、かつ、１サンプリン
グ周期だけ遅延させた第２アナログ値との両アナログ値
を入力信号としてアナログ出力値を発生させるデジタル
／アナログ変換器の演算処理回路において、前記第１ア
ナログ値と前記第２アナログ値との差分値を演算する差
分演算部と該差分演算部の差分値を積分する積分部と、
該積分値と前記第２アナログ値とを加算する加算部から
なる。
ナログ変換器の演算処理回路は、デジタル信号の各サン
プリング点に対応する第１アナログ値と、前記デジタル
信号の各サンプリング点に対応し、かつ、１サンプリン
グ周期だけ遅延させた第２アナログ値との両アナログ値
を入力信号としてアナログ出力値を発生させるデジタル
／アナログ変換器の演算処理回路において、前記第１ア
ナログ値と前記第２アナログ値との差分値を演算する差
分演算部と該差分演算部の差分値を積分する積分部と、
該積分値と前記第２アナログ値とを加算する加算部から
なる。
【０００８】（Ｂ）、本発明に係わる他のデジタル／ア
ナログ変換器の演算処理回路は、デジタル信号の各サン
プリング点に対応する第１アナログ値と、前記デジタル
信号の各サンプリング点に対応し、かつ、１サンプリン
グ周期だけ遅延させた第２アナログ値との両アナログ値
を入力信号としてアナログ出力値を発生させるデジタル
／アナログ変換器の演算処理回路において、前記第１ア
ナログ値入力を演算増幅器のプラス入力側に接続し、前
記第２アナログ値入力を第１抵抗を介して前記演算増幅
器のマイナス入力側に接続し、前記演算増幅器のマイナ
ス入力側と前記演算増幅器の出力側とを第２抵抗で接続
し、前記第２アナログ値入力をバッファ回路とコンデン
サと第３抵抗を介して前記演算増幅器の出力側に接続
し、前記コンデンサの蓄積電荷を放電させるスイッチ回
路からなる。
ナログ変換器の演算処理回路は、デジタル信号の各サン
プリング点に対応する第１アナログ値と、前記デジタル
信号の各サンプリング点に対応し、かつ、１サンプリン
グ周期だけ遅延させた第２アナログ値との両アナログ値
を入力信号としてアナログ出力値を発生させるデジタル
／アナログ変換器の演算処理回路において、前記第１ア
ナログ値入力を演算増幅器のプラス入力側に接続し、前
記第２アナログ値入力を第１抵抗を介して前記演算増幅
器のマイナス入力側に接続し、前記演算増幅器のマイナ
ス入力側と前記演算増幅器の出力側とを第２抵抗で接続
し、前記第２アナログ値入力をバッファ回路とコンデン
サと第３抵抗を介して前記演算増幅器の出力側に接続
し、前記コンデンサの蓄積電荷を放電させるスイッチ回
路からなる。
【０００９】
【発明の作用・効果】本発明に係わるデジタル／アナロ
グ変換器によると、デジタル／アナログ変換器の出力波
形は、隣合うサンプリング点のサンプリング値間を直線
で結んで形成される波形成分が連続したものとなる。換
言すると、出力波形は滑らかなアナログ波形となること
から、高周波成分が重畳されないアナログ出力波形を得
ることができる。このため、後段のＬＰＦの負担軽減が
図れ、聴覚上の音質の向上を図ることができる。
グ変換器によると、デジタル／アナログ変換器の出力波
形は、隣合うサンプリング点のサンプリング値間を直線
で結んで形成される波形成分が連続したものとなる。換
言すると、出力波形は滑らかなアナログ波形となること
から、高周波成分が重畳されないアナログ出力波形を得
ることができる。このため、後段のＬＰＦの負担軽減が
図れ、聴覚上の音質の向上を図ることができる。
【００１０】また、本発明に係わる他のデジタル／アナ
ログ変換器によると、平均化する加算平均回路の出力波
形は、隣合うサンプリング点のサンプリング値間がさら
に分割されて直線で結んで形成される波形成分が連続し
たものとなるため、上記一のデジタル／アナログ変換器
と比べ、さらに滑らかなアナログ出力波形を得ることが
できる。このため、後段のＬＰＦの負担軽減がより一層
図れ、聴覚上の音質のより一層向上を図ることができ
る。
ログ変換器によると、平均化する加算平均回路の出力波
形は、隣合うサンプリング点のサンプリング値間がさら
に分割されて直線で結んで形成される波形成分が連続し
たものとなるため、上記一のデジタル／アナログ変換器
と比べ、さらに滑らかなアナログ出力波形を得ることが
できる。このため、後段のＬＰＦの負担軽減がより一層
図れ、聴覚上の音質のより一層向上を図ることができ
る。
【００１１】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１２】 第１実施例 （図１、図２） この実施例は本発明に係わる一のデジタル／アナログ変
換器に関するものである。
換器に関するものである。
【００１３】この実施例のデジタル／アナログ変換器
は、２値デジタル／アナログ変換回路ＤＡと演算処理回
路ＣＡからなっている。
は、２値デジタル／アナログ変換回路ＤＡと演算処理回
路ＣＡからなっている。
【００１４】そして、２値デジタル／アナログ変換回路
ＤＡは、つぎの構成からなっている。デジタル／アナロ
グ変換回路ＤＡＣは、デジタル信号処理回路（図示せ
ず）の各サンプリング点に対応する出力デジタル値を各
サンプリング周期間で一定の階段波であるアナログ値に
変換するラダー抵抗型のデジタル／アナログ変換回路で
ある。
ＤＡは、つぎの構成からなっている。デジタル／アナロ
グ変換回路ＤＡＣは、デジタル信号処理回路（図示せ
ず）の各サンプリング点に対応する出力デジタル値を各
サンプリング周期間で一定の階段波であるアナログ値に
変換するラダー抵抗型のデジタル／アナログ変換回路で
ある。
【００１５】サンプルホールド回路ＳＨは、デジタル／
アナログ変換回路ＤＡＣのアナログ出力値を１サンプリ
ング周期だけ遅延させるアナログ遅延回路である。デジ
タル信号処理回路からのデジタル信号は、デジタル／ア
ナログ変換回路ＤＡＣに入力され、第１アナログ信号で
あるアナログ電圧Ｖａを発生させる。また、アナログ電
圧Ｖａ信号は、サンプルホールド回路ＳＨにより１サン
プリング周期だけ遅延されて、第２アナログ信号である
アナログ電圧Ｖｂを発生させる。以上の構成から２値デ
ジタル／アナログ変換回路ＤＡは、構成されている。
アナログ変換回路ＤＡＣのアナログ出力値を１サンプリ
ング周期だけ遅延させるアナログ遅延回路である。デジ
タル信号処理回路からのデジタル信号は、デジタル／ア
ナログ変換回路ＤＡＣに入力され、第１アナログ信号で
あるアナログ電圧Ｖａを発生させる。また、アナログ電
圧Ｖａ信号は、サンプルホールド回路ＳＨにより１サン
プリング周期だけ遅延されて、第２アナログ信号である
アナログ電圧Ｖｂを発生させる。以上の構成から２値デ
ジタル／アナログ変換回路ＤＡは、構成されている。
【００１６】つぎに演算処理回路ＣＡは、つぎの構成か
らなっている。第１アナログ信号Ｖａと第２アナログ信
号Ｖｂとの差分値を演算する差分演算部とこの差分演算
部の出力差分値を積分する積分部とからなる差分積分回
路ＩＴと、この出力積分値と第２アナログ値とを加算す
る加算回路ＡＤからなり、加算回路ＡＤの出力アナログ
値を演算処理回路ＣＡの出力アナログ値としている。以
上の構成から演算処理回路ＣＡは、構成されている。
らなっている。第１アナログ信号Ｖａと第２アナログ信
号Ｖｂとの差分値を演算する差分演算部とこの差分演算
部の出力差分値を積分する積分部とからなる差分積分回
路ＩＴと、この出力積分値と第２アナログ値とを加算す
る加算回路ＡＤからなり、加算回路ＡＤの出力アナログ
値を演算処理回路ＣＡの出力アナログ値としている。以
上の構成から演算処理回路ＣＡは、構成されている。
【００１７】図２は、上記の演算処理回路ＣＡの具体例
の一つの実施例である。演算増幅器ＯＰ１の出力側と同
相である演算増幅器ＯＰ１のプラス入力側には、第１ア
ナログ信号Ｖａが接続され、演算増幅器ＯＰ１の出力側
と逆相である演算増幅器ＯＰ１のマイナス入力側には、
抵抗Ｒ１を介して第２アナログ信号Ｖｂが接続される。
演算増幅器ＯＰ１のマイナス入力側はまた、抵抗Ｒ２を
介して演算増幅器ＯＰ１の出力側に接続される。この出
力側は、抵抗Ｒ３を介してスイッチ回路ＳＷの第１端子
Ｓ１に接続され、スイッチ回路ＳＷのコモン端子Ｓ３は
演算処理回路ＣＡの出力端子であるとともに、コンデン
サＣの一端に接続される。また、第２アナログ信号Ｖｂ
は、バッファ回路ＯＰ２（第２アナログ信号Ｖｂの駆動
能力が大きい場合、バッファ回路ＯＰ２は省略可能であ
る。）を介して、前記コンデンサＣの他端に接続される
とともに、スイッチ回路ＳＷの第２端子Ｓ２にも接続さ
れる。抵抗Ｒ３とコンデンサＣとで直列型積分回路を構
成している。
の一つの実施例である。演算増幅器ＯＰ１の出力側と同
相である演算増幅器ＯＰ１のプラス入力側には、第１ア
ナログ信号Ｖａが接続され、演算増幅器ＯＰ１の出力側
と逆相である演算増幅器ＯＰ１のマイナス入力側には、
抵抗Ｒ１を介して第２アナログ信号Ｖｂが接続される。
演算増幅器ＯＰ１のマイナス入力側はまた、抵抗Ｒ２を
介して演算増幅器ＯＰ１の出力側に接続される。この出
力側は、抵抗Ｒ３を介してスイッチ回路ＳＷの第１端子
Ｓ１に接続され、スイッチ回路ＳＷのコモン端子Ｓ３は
演算処理回路ＣＡの出力端子であるとともに、コンデン
サＣの一端に接続される。また、第２アナログ信号Ｖｂ
は、バッファ回路ＯＰ２（第２アナログ信号Ｖｂの駆動
能力が大きい場合、バッファ回路ＯＰ２は省略可能であ
る。）を介して、前記コンデンサＣの他端に接続される
とともに、スイッチ回路ＳＷの第２端子Ｓ２にも接続さ
れる。抵抗Ｒ３とコンデンサＣとで直列型積分回路を構
成している。
【００１８】以上の回路構成によって発生する電圧波形
は、（説明は後記する）図３（Ａ）、（Ｂ）、（Ｃ）ご
とくになる。図３（Ａ）の実線で表されている階段波形
は、第１アナログ信号であるアナログ電圧Ｖａであり、
点線で表されている階段波形は、第２アナログ信号であ
るアナログ電圧Ｖｂである。図３（Ｂ）の実線で表され
ている波形は、差分積分回路ＩＴの出力であり、各サン
プル点間の差分をピークに持つ積分波形である。更に、
図３（Ｃ）の実線で表されている波形は、図３（Ａ）の
点線と図３（Ｂ）との加算即ち合成の波形であり、演算
処理回路ＣＡの出力端子（スイッチ回路ＳＷのコモン端
子Ｓ３）における出力電圧Ｖｏである。
は、（説明は後記する）図３（Ａ）、（Ｂ）、（Ｃ）ご
とくになる。図３（Ａ）の実線で表されている階段波形
は、第１アナログ信号であるアナログ電圧Ｖａであり、
点線で表されている階段波形は、第２アナログ信号であ
るアナログ電圧Ｖｂである。図３（Ｂ）の実線で表され
ている波形は、差分積分回路ＩＴの出力であり、各サン
プル点間の差分をピークに持つ積分波形である。更に、
図３（Ｃ）の実線で表されている波形は、図３（Ａ）の
点線と図３（Ｂ）との加算即ち合成の波形であり、演算
処理回路ＣＡの出力端子（スイッチ回路ＳＷのコモン端
子Ｓ３）における出力電圧Ｖｏである。
【００１９】つぎに図２に基づいて回路の動作を説明す
る。
る。
【００２０】今、スイッチ回路ＳＷの第１端子Ｓ１とコ
モン端子Ｓ３が、接続状態であるとする。この状態での
回路の動作は、以下のようになる。演算増幅器ＯＰ１の
出力電圧をＶｃとすると、Ｖｃは、第１アナログ信号で
あるアナログ電圧Ｖａと第２アナログ信号であるアナロ
グ電圧Ｖｂの関数となり、次式となる。 Ｖｃ＝Ｖａ＋Ｒ２／Ｒ１（Ｖａ−Ｖｂ）
モン端子Ｓ３が、接続状態であるとする。この状態での
回路の動作は、以下のようになる。演算増幅器ＯＰ１の
出力電圧をＶｃとすると、Ｖｃは、第１アナログ信号で
あるアナログ電圧Ｖａと第２アナログ信号であるアナロ
グ電圧Ｖｂの関数となり、次式となる。 Ｖｃ＝Ｖａ＋Ｒ２／Ｒ１（Ｖａ−Ｖｂ）
【００２１】演算処理回路ＣＡの出力端子（スイッチ回
路ＳＷのコモン端子Ｓ３）における出力電圧をＶｏとす
ると、出力電圧Ｖｏの変化は、次式で求められる。 Ｖｏ＝（１＋Ｒ２／Ｒ１）（Ｖａ−Ｖｂ）（１−ＥＸＰ（−Ｔ／τ））＋Ｖｂ ここで、τはコンデンサＣと抵抗Ｒ３による時定数であ
り、τ＝Ｃ×Ｒ３である。
路ＳＷのコモン端子Ｓ３）における出力電圧をＶｏとす
ると、出力電圧Ｖｏの変化は、次式で求められる。 Ｖｏ＝（１＋Ｒ２／Ｒ１）（Ｖａ−Ｖｂ）（１−ＥＸＰ（−Ｔ／τ））＋Ｖｂ ここで、τはコンデンサＣと抵抗Ｒ３による時定数であ
り、τ＝Ｃ×Ｒ３である。
【００２２】即ち、出力電圧Ｖｏは、第２アナログ信号
であるアナログ電圧Ｖｂを基準に最終値が（１＋Ｒ２／
Ｒ１）（Ｖａ−Ｖｂ）となるように指数関数的に積分さ
れることが、明かである。ここで、τ及びＲ２／Ｒ１の
比を大きくすることで指数関数に於ける直線性の良い領
域で出力電圧Ｖｏを変化させることができる。
であるアナログ電圧Ｖｂを基準に最終値が（１＋Ｒ２／
Ｒ１）（Ｖａ−Ｖｂ）となるように指数関数的に積分さ
れることが、明かである。ここで、τ及びＲ２／Ｒ１の
比を大きくすることで指数関数に於ける直線性の良い領
域で出力電圧Ｖｏを変化させることができる。
【００２３】コンデンサＣにチャ―ジされた電荷は、各
サンプリング開始時点の微小時間スイッチ回路の第２端
子Ｓ２とコモン端子Ｓ３を接続させることで放電させ
る。
サンプリング開始時点の微小時間スイッチ回路の第２端
子Ｓ２とコモン端子Ｓ３を接続させることで放電させ
る。
【００２４】以上より、図３（Ｃ）で示される滑らかな
アナログ波形を本回路にて実現することができる。
アナログ波形を本回路にて実現することができる。
【００２５】以上、本発明によれば、非常に滑らかなア
ナログ波形を再生することが可能となり、後段のＬＰＦ
（図示せず）の次数を大幅に削減することが可能とな
る。さらに、信号周波数の変化に伴う位相の変化も原理
上発生せず、デジタル入力からアナログ出力までのデジ
タル／アナログ変換時間も最小となる。このため、聴感
上の品質を極限にまで向上させることが可能となる。
ナログ波形を再生することが可能となり、後段のＬＰＦ
（図示せず）の次数を大幅に削減することが可能とな
る。さらに、信号周波数の変化に伴う位相の変化も原理
上発生せず、デジタル入力からアナログ出力までのデジ
タル／アナログ変換時間も最小となる。このため、聴感
上の品質を極限にまで向上させることが可能となる。
【００２６】 第２実施例 （図４、図５） この実施例は本発明に係わる他のデジタル／アナログ変
換器に関するものである。
換器に関するものである。
【００２７】図４は、図２の構成を複数個組み合わせて
構成するようにした実施例である。尚、簡略化のため、
図４に於いては、図２の回路構成要素を２組とした例で
ある。
構成するようにした実施例である。尚、簡略化のため、
図４に於いては、図２の回路構成要素を２組とした例で
ある。
【００２８】第２実施例の図４に於いて、図示のよう
に、デジタル／アナログ変換回路ＤＡＣにデジタル／ア
ナログ変換回路ＤＡＣのアナログ出力値を１／２サンプ
リング周期だけ遅延させる第１、第２、第３サンプルホ
ールド回路ＳＨ１、ＳＨ２、ＳＨ３を直列接続する。第
１演算処理回路ＣＡ１には、デジタル／アナログ変換回
路ＤＡＣと第２サンプルホールド回路ＳＨ２を接続し、
第２演算処理回路ＣＡ２には、第１サンプルホールド回
路ＳＨ１と第３サンプルホールド回路ＳＨ３を接続し、
第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の後
段に第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２
の出力値を加算して平均化する加算平均回路ＡＶを接続
して構成される。
に、デジタル／アナログ変換回路ＤＡＣにデジタル／ア
ナログ変換回路ＤＡＣのアナログ出力値を１／２サンプ
リング周期だけ遅延させる第１、第２、第３サンプルホ
ールド回路ＳＨ１、ＳＨ２、ＳＨ３を直列接続する。第
１演算処理回路ＣＡ１には、デジタル／アナログ変換回
路ＤＡＣと第２サンプルホールド回路ＳＨ２を接続し、
第２演算処理回路ＣＡ２には、第１サンプルホールド回
路ＳＨ１と第３サンプルホールド回路ＳＨ３を接続し、
第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２の後
段に第１演算処理回路ＣＡ１と第２演算処理回路ＣＡ２
の出力値を加算して平均化する加算平均回路ＡＶを接続
して構成される。
【００２９】そして、第１演算処理回路ＣＡ１の出力波
形が図５（Ａ）図示実線で示すようなものであると、第
２演算処理回路ＣＡ２の出力波形が図５（Ｂ）図示実線
で示すように１／２サンプリング周期だけ遅延された出
力波形となり、加算平均回路ＡＤの出力波形は両出力波
形を平均化した図５（Ｃ）に示すような、図５（Ａ）図
示の出力波形をより一層滑らかにしたような波形とな
る。従って、後段のＬＰＦ（図示せず。）の負担軽減が
一層図れ、聴覚上の音質の一層の向上を図ることができ
る。
形が図５（Ａ）図示実線で示すようなものであると、第
２演算処理回路ＣＡ２の出力波形が図５（Ｂ）図示実線
で示すように１／２サンプリング周期だけ遅延された出
力波形となり、加算平均回路ＡＤの出力波形は両出力波
形を平均化した図５（Ｃ）に示すような、図５（Ａ）図
示の出力波形をより一層滑らかにしたような波形とな
る。従って、後段のＬＰＦ（図示せず。）の負担軽減が
一層図れ、聴覚上の音質の一層の向上を図ることができ
る。
【００３０】なお、加算平均回路ＡＶは後段の増幅回路
（図示せず。）の省略を意図して、第１、第２演算処理
回路の各出力値を単に加算する回路であってもよい。
（図示せず。）の省略を意図して、第１、第２演算処理
回路の各出力値を単に加算する回路であってもよい。
【００３１】なお、図４では、演算処理回路を２個用い
た構成で説明したが、演算処理回路をＮ個（Ｎは２以上
の整数）用い、第１演算処理回路を除き他の第２、第
３、・・・・、第Ｎ演算処理回路に、１／Ｎサンプリン
グ周期づつ遅延させたアナログ値を入力すれば、演算処
理回路の出力波形が１／Ｎサンプリング周期づつ遅延さ
れた出力波形となり、加算平均回路の出力波形はＮ個の
出力波形を平均化した波形になり、出力波形を更により
一層滑らかにしたような波形となる。従って、後段のＬ
ＰＦ（図示せず。）の負担軽減が更により一層図れ、聴
覚上の音質の更により一層の向上を図ることができる。
た構成で説明したが、演算処理回路をＮ個（Ｎは２以上
の整数）用い、第１演算処理回路を除き他の第２、第
３、・・・・、第Ｎ演算処理回路に、１／Ｎサンプリン
グ周期づつ遅延させたアナログ値を入力すれば、演算処
理回路の出力波形が１／Ｎサンプリング周期づつ遅延さ
れた出力波形となり、加算平均回路の出力波形はＮ個の
出力波形を平均化した波形になり、出力波形を更により
一層滑らかにしたような波形となる。従って、後段のＬ
ＰＦ（図示せず。）の負担軽減が更により一層図れ、聴
覚上の音質の更により一層の向上を図ることができる。
【図１】第１実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図２】第１実施例に係わる演算処理回路の構成図
【図３】第１実施例に係わるデジタル／アナログ変換器
の動作を説明するための波形図
の動作を説明するための波形図
【図４】第２実施例に係わるデジタル／アナログ変換器
の構成図
の構成図
【図５】第２実施例に係わるデジタル／アナログ変換器
の動作を説明するための波形図
の動作を説明するための波形図
ＡＤ 加算回路 ＡＶ 加算平均回路 ＣＡ 演算処理回路 ＣＡ１ 第１演算処理回路 ＣＡ２ 第２演算処理回路 ＤＡ ２値デジタル／アナログ変換回路 ＤＡＣ デジタル／アナログ変換回路 ＩＴ 差分積分回路 ＯＰ１ 演算増幅器 ＯＰ２ バッファ回路 ＳＨ サンプルホールド回路 ＳＨ１ 第１サンプルホールド回路 ＳＨ２ 第２サンプルホールド回路 ＳＨ３ 第３サンプルホールド回路 ＳＷ スイッチ回路
Claims (2)
- 【請求項１】 デジタル信号の各サンプリング点に対応
する第１アナログ値と、前記デジタル信号の各サンプリ
ング点に対応し、かつ、１サンプリング周期だけ遅延さ
せた第２アナログ値との両アナログ値を入力信号として
アナログ出力値を発生させるデジタル／アナログ変換器
の演算処理回路において、 前記第１アナログ値と前記第２アナログ値との差分値を
演算する差分演算部と、 該差分演算部の差分値を積分する積分部と、 該積分値と前記第２アナログ値とを加算する加算部から
なり、 該加算部の出力を前記アナログ出力値とすることを特徴
とする演算処理回路。 - 【請求項２】 デジタル信号の各サンプリング点に対応
する第１アナログ値と、前記デジタル信号の各サンプリ
ング点に対応し、かつ、１サンプリング周期だけ遅延さ
せた第２アナログ値との両アナログ値を入力信号として
アナログ出力値を発生させるデジタル／アナログ変換器
の演算処理回路において、 前記第１アナログ値入力を演算増幅器のプラス入力側に
接続し、 前記第２アナログ値入力を第１抵抗を介して前記演算増
幅器のマイナス入力側に接続し、 前記演算増幅器のマイナス入力側と前記演算増幅器の出
力側とを第２抵抗で接続し、 前記第２アナログ値入力をバッファ回路とコンデンサと
第３抵抗を介して前記演算増幅器の出力側に接続し、 前記コンデンサの蓄積電荷を放電させるスイッチ回路か
らなることを特徴とする演算処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26912191A JPH0583138A (ja) | 1991-09-19 | 1991-09-19 | デジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26912191A JPH0583138A (ja) | 1991-09-19 | 1991-09-19 | デジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583138A true JPH0583138A (ja) | 1993-04-02 |
Family
ID=17467976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26912191A Pending JPH0583138A (ja) | 1991-09-19 | 1991-09-19 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869037B2 (en) | 2007-07-17 | 2011-01-11 | Horiba, Ltd. | Particle size distribution measuring device |
-
1991
- 1991-09-19 JP JP26912191A patent/JPH0583138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869037B2 (en) | 2007-07-17 | 2011-01-11 | Horiba, Ltd. | Particle size distribution measuring device |
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