JPH0583096A - Integrated circuit for generating timing signal - Google Patents

Abstract

PURPOSE:To obtain the integrated circuit for generating a timing signal in which the phase adjustment of a timing signal is implemented easily with high accuracy able to offer high circuit integration with free programming. CONSTITUTION:Different delay outputs A1-A3 are obtained by the connection mode of delay gate groups G1-G6. Moreover, each parallel connection input number of parallel connection gate groups G10-G16 is made different to obtain plural parallel connection inputs B1-B3. A connection element interruptible electrically (F11-F34) is provided to each cross point between the output lines A1-A3 and the input lines B1-B3 and only a desired connection element remains to be uncontrolled and the others are subject to interrupt control by write circuits 1, 2. Thus, one delay output and at least one parallel connection input are connected and an input timing signal is delayed by the delay function of each gate and the result is outputted.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【技術分野】本発明はタイミング信号発生用集積回路に
関し、特に多相のタイミング信号を必要とする情報処理
装置を用いて好適なプムグラム可能なタイミング信号発
生用の集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit for generating a timing signal, and more particularly to an integrated circuit for generating a timing signal which is suitable for use in an information processing device which requires multi-phase timing signals.

【０００２】[0002]

【従来技術】一般に、情報処理装置においては、複数の
位相の異なるタイミング信号が必要となる。そのため
に、従来のタイミング信号発生回路は複数の縦続接続ゲ
ート群を設け、これ等縦続接続のゲート段数を、印刷配
線等の導線を用いて種々変化させることにより、多種の
遅延時間を有するタイミング信号を得るようになってい
る。2. Description of the Related Art Generally, an information processing apparatus requires a plurality of timing signals having different phases. Therefore, a conventional timing signal generating circuit is provided with a plurality of cascade connection gate groups, and the number of gate stages of these cascade connections is variously changed by using a conductive wire such as a printed wiring to obtain a timing signal having various delay times. To get.

【０００３】縦続接続されるゲートの段数を変更するの
に、印刷配線を変化させる方法を用いるため、タイミン
グ信号のタイミング設定変更は容易ではなく、また汎用
性に欠け、更には外部端子数が多くなって高集積化が困
難であるという欠点がある。Since the method of changing the printed wiring is used to change the number of cascaded gates, it is not easy to change the timing setting of the timing signal, the versatility is lacking, and the number of external terminals is large. Therefore, there is a drawback that it is difficult to achieve high integration.

【０００４】[0004]

【発明の目的】本発明の目的は、タイミング信号の遅延
時間調整を高精度にかつ容易に行え、高集積化に適した
プログラム可能なタイミング信号発生用集積回路を提供
することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a programmable timing signal generating integrated circuit which can adjust the delay time of a timing signal with high accuracy and easily and which is suitable for high integration.

【０００５】[0005]

【発明の構成】本発明によるタイミング信号発生用集積
回路は、外部からの入力タイミング信号を受ける入力端
子と、複数のゲートからなりこれ等ゲートの接続態様に
より前記タイミング信号に対して夫々異なる遅延時間を
有する複数の遅延出力を生成する遅延ゲート群と、複数
のゲートからなり複数の並列接続入力点においてこれ等
ゲートの入力の並列接続の個数が夫々異なるように接続
された並列接続ゲート群と、前記複数の遅延出力の１つ
と前記複数の並列接続入力点の少くとも１つとをプログ
ラムに従って選択的に接続する接続手段と、前記接続手
段による選択的接続によって得られた遅延タイミング信
号を外部へ導出するための出力端子とを含むことを特徴
とする。An integrated circuit for generating a timing signal according to the present invention comprises an input terminal for receiving an input timing signal from the outside and a plurality of gates, each of which has a different delay time with respect to the timing signal depending on the connection mode of these gates. A group of delay gates for generating a plurality of delay outputs, and a group of parallel-connected gates composed of a plurality of gates and connected in such a manner that the number of parallel connections of the inputs of these gates are different from each other. Connection means for selectively connecting one of the plurality of delay outputs and at least one of the plurality of parallel connection input points according to a program, and a delay timing signal obtained by the selective connection by the connection means to the outside. And an output terminal for

【０００６】[0006]

【実施例】次に、本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【０００７】図１は本発明の一実施例の回路図である。
Ｇ1 〜Ｇ6 は遅延ゲート群であり、入力端子ＩＮから入
力されるタイミング信号に対して夫々異なる遅延時間を
有するようにこれらゲートＧ1 〜Ｇ6 の接続態様が決定
される。FIG. 1 is a circuit diagram of an embodiment of the present invention.
G1 to G6 are delay gate groups, and the connection modes of the gates G1 to G6 are determined so that they have different delay times with respect to the timing signal input from the input terminal IN.

【０００８】本例では、ゲートの縦続接続の個数（段
数）を異なるように接続しており、ゲートＧ1 の１段構
成と、ゲートＧ2 ，Ｇ3 の２段構成と、ゲートＧ4 〜Ｇ
6 の３段構成とを有している。In this example, the number of cascade connections of gates (the number of stages) is different, and the one-stage configuration of the gate G1, the two-stage configuration of the gates G2 and G3, and the gates G4 to G4.
It has 6 three-stage configurations.

【０００９】これ等縦続接続ゲート群の最終段出力Ａ１
〜Ａ３に夫々異なる遅延時間を有する３種のタイミング
信号が生成されることになる。The final stage output A1 of these cascaded gate groups
Three kinds of timing signals having different delay times from to A3 are generated.

【００１０】一方、別のゲート群が設けられており、こ
のゲート群はゲートＧ10〜Ｇ16を有し、これ等ゲートの
各入力は並列接続入力点Ｂ１〜Ｂ３において夫々並列接
続されており、並列接続ゲート群を構成している。On the other hand, another group of gates is provided, this group of gates having gates G10 to G16, the respective inputs of which are connected in parallel at parallel connection input points B1 to B3, respectively. It constitutes a connection gate group.

【００１１】各並列接続入力点Ｂ１〜Ｂ３において入力
が並列接続されるゲートの個数は夫々個異なるように設
定されている。本例では、点Ｂ１にゲートＧ10の入力
が、点Ｂ２にゲートＧ11，Ｇ12の２個の入力が、点Ｂ３
にゲートＧ13〜Ｇ16の４個の入力が夫々並列に接続され
ている。The number of gates whose inputs are connected in parallel at each of the parallel connection input points B1 to B3 is set to be different from each other. In this example, the gate G10 is input to the point B1, the two inputs G11 and G12 are input to the point B2, and the point B3 is input.
The four inputs of the gates G13 to G16 are connected in parallel.

【００１２】遅延出力Ａ１〜Ａ３の各延長線と並列接続
入力Ｂ１〜Ｂ３の各延長線とは互いに交差するように配
線されており、各交差点には対応交差線を互いに接続す
る電気的切断可能な接続素子Ｆ11〜Ｆ34が予め設けられ
ている。この接続素子としては、例えば溶断可能なヒュ
ーズを用いる。The extension lines of the delay outputs A1 to A3 and the extension lines of the parallel connection inputs B1 to B3 are wired so as to intersect with each other, and at each intersection, the corresponding intersection lines can be electrically disconnected from each other. Various connecting elements F11 to F34 are provided in advance. A fuse that can be blown is used as the connecting element, for example.

【００１３】そして、各線の端部には、これ等ヒューズ
を選択的に溶断するための書込み回路１，２が設けられ
ており、書込み回路１，２により選択的に所定電圧を交
差線間に印加することで、対応交差部分のヒューズが溶
断自在となっている。Write circuits 1 and 2 for selectively blowing the fuses are provided at the ends of the lines, and the write circuits 1 and 2 selectively apply a predetermined voltage between the intersecting lines. By applying the voltage, the fuse at the corresponding intersection can be fused.

【００１４】従って、必要なヒューズのみを残して他を
溶断すれば、遅延出力Ａ１〜Ａ３の１つと並列接続入力
の少くとも１つとが選択的に接続可能となり、この接続
出力が出力ゲートＧ20を介して出力端子OUT へ導出され
ることになる。Therefore, if only the necessary fuses are left and the other fuses are blown out, one of the delay outputs A1 to A3 and at least one of the parallel connection inputs can be selectively connected, and this connection output connects the output gate G20. Via the output terminal OUT.

【００１５】ここで、例えば、ヒューズＦ31を切断する
場合について述べる。ヒューズＦ31に接続されている遅
延出力線（Ａ３）は書込み回路２により低電位になり、
書込み回路２の他の線は高電位インピーダンスとなる。
また、ヒューズＦ31に接続されている並列接続入力線
（Ｂ１）は書込み回路１により高電位となり、書込み回
路１の他の線は高出力インピーダンスになる。Here, for example, the case of cutting the fuse F31 will be described. The delay output line (A3) connected to the fuse F31 becomes low potential by the write circuit 2,
The other lines of the writing circuit 2 have high potential impedance.
Further, the parallel connection input line (B1) connected to the fuse F31 becomes high potential by the write circuit 1, and the other lines of the write circuit 1 have high output impedance.

【００１６】よって、書込み回路１からヒューズＦ31を
介して書込み回路２へ電流が流れ、ヒューズＦ31の溶断
が可能となる。このとき、遅延ゲートＧ1 ，Ｇ3 ，Ｇ6
の各出力は高インピーダンスとなっているものとする。Therefore, a current flows from the writing circuit 1 to the writing circuit 2 via the fuse F31, and the fuse F31 can be blown. At this time, the delay gates G1, G3, G6
It is assumed that each output of has a high impedance.

【００１７】次に、実際に所望の遅延時間を有するタイ
ミング信号を出力OUT に得る場合について説明する。書
込み回路１，２によって前述の方法でヒューズＦ24，Ｆ
21，Ｆ23以外は切断されたもとする。この時出力ゲート
Ｇ20の入力にはゲートＧ3 の出力およびゲートＧ10，Ｇ
13〜Ｇ16の入力が接続される。つまり入力端子ＩＮに印
加されたタイミング信号はゲート２段の遅延とゲートＧ
10，Ｇ13〜Ｇ16の５ケの負荷効果による遅延だけ遅れて
出力ゲートＧ20に入力される。Next, the case where a timing signal having a desired delay time is actually obtained at the output OUT will be described. The fuses F24, F are formed by the above-mentioned method by the write circuits 1, 2.
It is assumed that all except 21 and F23 have been cut. At this time, the output of the gate G3 and the gates G10 and G are connected to the input of the output gate G20.
Inputs 13 to G16 are connected. That is, the timing signal applied to the input terminal IN is delayed by two stages of gates and the gate G.
It is input to the output gate G20 with a delay by the delay due to the five load effects of 10, G13 to G16.

【００１８】この様に、ヒューズを選択的に切断するこ
とにより任意の位相を有するタイミング信号を得ること
ができる。本実施例では、ゲート３段の遅延時間及び接
続するゲート数０〜７ケまでの負荷効果による遅延時間
だけタイミング信号を可変することができるが、更に遅
延出力線及び並列接続入力線を増やすことにより、大き
な遅延時間つまり可変範囲を大きくすることができる。
また負荷効果による遅延をゲート１段の遅延時間と等し
くすることによりタイミング信号を連続に可変すること
もできる。As described above, a timing signal having an arbitrary phase can be obtained by selectively blowing the fuse. In this embodiment, the timing signal can be varied by the delay time of three stages of gates and the delay time due to the load effect of the number of gates connected to 0 to 7, but the delay output line and the parallel connection input line can be further increased. Thus, a large delay time, that is, a variable range can be increased.
Further, the timing signal can be continuously varied by making the delay due to the load effect equal to the delay time of one gate stage.

【００１９】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。本例
の遅延ゲート群Ｇ1 〜Ｇ3 は３段の縦続接続回路を構成
しており、各縦続接続点が遅延出力Ａ１〜Ａ３となって
いる。他の構成は図１のそれと同じである。FIG. 2 is a circuit diagram of another embodiment of the present invention, and the same parts as those in FIG. 1 are designated by the same reference numerals. The delay gate groups G1 to G3 of this example constitute a cascade connection circuit of three stages, and each cascade connection point has a delay output A1 to A3. The other structure is the same as that of FIG.

【００２０】尚、ヒューズの代りに、電気的に切断可能
な素子を用いることができることは明らかである。It is obvious that an electrically disconnectable element can be used instead of the fuse.

【００２１】[0021]

【発明の効果】以上説明した様に本発明によれば、多種
のタイミング信号を自由にかつ精度よくプロクグラムで
きるので、回路に汎用性をもたせることができ、また少
ない外部端子数によりプログラム可能であるため、高集
積化に適したプログラム可能なタイミング発生用集積回
路を提供できるという効果がある。As described above, according to the present invention, since various timing signals can be freely and accurately programmed, the circuit can be made versatile and can be programmed with a small number of external terminals. Therefore, it is possible to provide a programmable timing generation integrated circuit suitable for high integration.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.

【図２】本発明の他の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１，２ 書込み回路 Ｇ1 〜Ｇ6 遅延ゲート群 Ｇ10〜Ｇ16 並列接続ゲート群 Ｆ11〜Ｆ34 ヒューズ 1, 2 Write circuit G1 to G6 Delay gate group G10 to G16 Parallel connection gate group F11 to F34 Fuse

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 外部からの入力タイミング信号を受ける
入力端子と、複数のゲートからなりこれ等ゲートの接続
態様により前記タイミング信号に対して夫々異なる遅延
時間を有する複数の遅延出力を生成する遅延ゲート群
と、複数のゲートからなり複数の並列接続入力点におい
てこれ等ゲートの入力の並列接続の個数が夫々異なるよ
うに接続された並列接続ゲート群と、前記複数の遅延出
力の１つと前記複数の並列接続入力点の少くとも１つと
をプログラムに従って選択的に接続する接続手段と、前
記接続手段による選択的接続によって得られた遅延タイ
ミング信号を外部へ導出するための出力端子とを含むこ
とを特徴とするタイミング信号発生用集積回路。1. A delay gate comprising an input terminal for receiving an input timing signal from the outside, and a plurality of gates for generating a plurality of delay outputs each having a different delay time with respect to the timing signal according to a connection mode of these gates. Group, a group of parallel-connected gates made up of a plurality of gates connected so that the numbers of parallel connections of the inputs of these gates are different from each other, and one of the plurality of delay outputs and a plurality of the plurality of delayed outputs. A connection means for selectively connecting at least one of the parallel connection input points according to a program; and an output terminal for deriving a delay timing signal obtained by the selective connection by the connection means to the outside. And an integrated circuit for generating a timing signal. 【請求項２】 前記遅延ゲート群は、互いに異なる数の
ゲートを夫々縦続接続した構成であり、これ等縦続接続
回路の各入力が前記入力端子に共通接続され、これ等縦
続接続回路の各出力が前記複数の遅延出力となっている
ことを特徴とする請求項１記載のタイミング信号発生用
集積回路。2. The delay gate group has a configuration in which different numbers of gates are connected in cascade, and each input of these cascade connection circuits is commonly connected to the input terminal, and each output of these cascade connection circuits. 2. The timing signal generating integrated circuit according to claim 1, wherein is the plurality of delayed outputs. 【請求項３】 前記遅延ゲート群は、前記ゲートを全て
縦続接続した構成であり、その縦続接続点が前記複数の
遅延出力となっていることを特徴とする請求項１記載の
タイミング信号発生用集積回路。3. The timing signal generating device according to claim 1, wherein the delay gate group has a configuration in which all the gates are cascade-connected, and the cascade connection points are the plurality of delay outputs. Integrated circuit. 【請求項４】 前記接続手段は、前記複数の遅延出力の
各線と前記並列接続入力の各線との交差点に夫々設けら
れて対応交差点を互いに接続した切断可能な接続素子
と、前記接続素子を前記プログラムに従って選択的に切
断制御する手段とを含むことを特徴とする請求項１，２
または３記載のタイミング信号発生用集積回路。4. The disconnecting connection element, which is provided at an intersection of each line of the plurality of delay outputs and each line of the parallel connection input, connects the corresponding intersections to each other, and the connection element is connected to the connection element. 3. A means for selectively cutting control according to a program.
Alternatively, the integrated circuit for generating a timing signal described in 3 above.