JPH0581222A - ２ｃｐｕの動作監視方法 - Google Patents
２ｃｐｕの動作監視方法Info
- Publication number
- JPH0581222A JPH0581222A JP3241672A JP24167291A JPH0581222A JP H0581222 A JPH0581222 A JP H0581222A JP 3241672 A JP3241672 A JP 3241672A JP 24167291 A JP24167291 A JP 24167291A JP H0581222 A JPH0581222 A JP H0581222A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- sub cpu
- main cpu
- cpus
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Combined Controls Of Internal Combustion Engines (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【構成】ハード構成はメインＣＰＵ１，サブＣＰＵ２，
メインＣＰＵとサブＣＰＵ間のデータ通信を行うための
バスライン，メインＣＰＵの動作を監視するウオッチド
ッグタイマ回路３及びＡＮＤゲートで主に構成される。
制御上の構成は、データのポインタ及び、送信モードフ
ラグ，受信モードフラグで主に構成される。 【効果】メインＣＰＵとサブＣＰＵの通信に使用してい
るバスラインを用いてサブCPUの動作を監視するため、
ウオッチドッグタイマ（ＷＤＴ）回路はメインＣＰＵ側
のみに設けるだけで良く、回路が容易になり安価に構成
できる。また、サブCPUが故障した場合でも、メインＣ
ＰＵ側で制御している機能はそのまま動作させることが
出来るので、安全性を向上できる。
メインＣＰＵとサブＣＰＵ間のデータ通信を行うための
バスライン，メインＣＰＵの動作を監視するウオッチド
ッグタイマ回路３及びＡＮＤゲートで主に構成される。
制御上の構成は、データのポインタ及び、送信モードフ
ラグ，受信モードフラグで主に構成される。 【効果】メインＣＰＵとサブＣＰＵの通信に使用してい
るバスラインを用いてサブCPUの動作を監視するため、
ウオッチドッグタイマ（ＷＤＴ）回路はメインＣＰＵ側
のみに設けるだけで良く、回路が容易になり安価に構成
できる。また、サブCPUが故障した場合でも、メインＣ
ＰＵ側で制御している機能はそのまま動作させることが
出来るので、安全性を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は２つのＣＰＵで構成され
るシステムに於いて、ＣＰＵ相互間のデータバスを用い
てデータの通信を行っている場合のＣＰＵ動作監視方法
に関する。例えば、内燃機関等の制御用コントロールユ
ニットに利用できる。
るシステムに於いて、ＣＰＵ相互間のデータバスを用い
てデータの通信を行っている場合のＣＰＵ動作監視方法
に関する。例えば、内燃機関等の制御用コントロールユ
ニットに利用できる。
【０００２】
【従来の技術】従来の技術としては、ARRANGMENT FOR M
ONITORING A COMPUTOR SYSTEM HAVINGTWO PROCESSORS I
N A MOTOR VEHICLE(USP4881227）で記載されている様
に、2CPUの動作監視方法は２つのＣＰＵ同士で監視し、
故障したＣＰＵに対して正常なＣＰＵからリセット信号
を出力して初期化から再起動させる方法があった。
ONITORING A COMPUTOR SYSTEM HAVINGTWO PROCESSORS I
N A MOTOR VEHICLE(USP4881227）で記載されている様
に、2CPUの動作監視方法は２つのＣＰＵ同士で監視し、
故障したＣＰＵに対して正常なＣＰＵからリセット信号
を出力して初期化から再起動させる方法があった。
【０００３】
【発明が解決しようとする課題】このような従来の技術
では、ＣＰＵの動作を監視するための回路の構成が複雑
になり安価に製作することが出来ないと言う課題があっ
た。
では、ＣＰＵの動作を監視するための回路の構成が複雑
になり安価に製作することが出来ないと言う課題があっ
た。
【０００４】また、２つのＣＰＵのうち一方をメインＣ
ＰＵ、一方をサブＣＰＵとして使用する場合、仮にメイ
ンＣＰＵが故障したとすればサブＣＰＵからメインＣＰ
Ｕがリセットされるため、システムとしては機能する事
が出来ないと言う課題があった。
ＰＵ、一方をサブＣＰＵとして使用する場合、仮にメイ
ンＣＰＵが故障したとすればサブＣＰＵからメインＣＰ
Ｕがリセットされるため、システムとしては機能する事
が出来ないと言う課題があった。
【０００５】
【課題を解決するための手段】これらの課題を解決する
ために本発明では、２ＣＰＵ間でデータバスを用いたデ
ータの通信を行っている場合、サブ側ＣＰＵの動作をメ
インＣＰＵで監視し、サブＣＰＵが故障した場合はメイ
ンＣＰＵからサブＣＰＵをリセットする方式とした。
ために本発明では、２ＣＰＵ間でデータバスを用いたデ
ータの通信を行っている場合、サブ側ＣＰＵの動作をメ
インＣＰＵで監視し、サブＣＰＵが故障した場合はメイ
ンＣＰＵからサブＣＰＵをリセットする方式とした。
【０００６】
【作用】ウオッチドッグタイマ回路は、メインＣＰＵか
ら出力されるプログラムラン信号（例えば、１０ｍｓ毎
に反転する矩形波）を監視して、メインＣＰＵが故障し
た場合、プログラムラン信号が規定時間内に反転しなく
なる。メイン，サブ両方のＣＰＵにリセット信号（ＲＥ
Ｓ）を出力する。このＲＥＳ信号によりメイン，サブ両
方のＣＰＵは初期化から再起動される。
ら出力されるプログラムラン信号（例えば、１０ｍｓ毎
に反転する矩形波）を監視して、メインＣＰＵが故障し
た場合、プログラムラン信号が規定時間内に反転しなく
なる。メイン，サブ両方のＣＰＵにリセット信号（ＲＥ
Ｓ）を出力する。このＲＥＳ信号によりメイン，サブ両
方のＣＰＵは初期化から再起動される。
【０００７】サブＣＰＵが故障した場合は、メインＣＰ
Ｕとのデータ通信が不能となるため、メインＣＰＵ内で
あらかじめ設定したサブＣＰＵの動作監視用フラグ（送
信モードフラグ，受信モードフラグ）が動作せず、サブ
ＣＰＵ故障と判断し、メインＣＰＵの出力ポートよりサ
ブＣＰＵ側へリセット信号（ＲＥＳ）を出力して、サブ
ＣＰＵをリセットさせ初期化から再起動させる。
Ｕとのデータ通信が不能となるため、メインＣＰＵ内で
あらかじめ設定したサブＣＰＵの動作監視用フラグ（送
信モードフラグ，受信モードフラグ）が動作せず、サブ
ＣＰＵ故障と判断し、メインＣＰＵの出力ポートよりサ
ブＣＰＵ側へリセット信号（ＲＥＳ）を出力して、サブ
ＣＰＵをリセットさせ初期化から再起動させる。
【０００８】ＡＮＤゲートは前記したように、メインＣ
ＰＵ故障時、またはサブＣＰＵ故障時の両方の場合に、
サブＣＰＵにリセット信号を入力して、サブＣＰＵを初
期化から再起動させる為に設けたものである。
ＰＵ故障時、またはサブＣＰＵ故障時の両方の場合に、
サブＣＰＵにリセット信号を入力して、サブＣＰＵを初
期化から再起動させる為に設けたものである。
【０００９】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。
する。
【００１０】図１に於いてメインＣＰＵ，サブＣＰＵ間
でデータバスを用いて定期的にデータの通信を行ってい
る場合、この通信を利用してメインＣＰＵ側からサブＣ
ＰＵの動作を監視し、サブＣＰＵの異常を検知した場合
は、サブＣＰＵにリセットをかける。
でデータバスを用いて定期的にデータの通信を行ってい
る場合、この通信を利用してメインＣＰＵ側からサブＣ
ＰＵの動作を監視し、サブＣＰＵの異常を検知した場合
は、サブＣＰＵにリセットをかける。
【００１１】メインＣＰＵは、メインＣＰＵ内に設定し
たプログラムラン（Ｐ−ＲＵＮ）信号（１０ｍｓ毎に反
転する矩形波）をＣＰＵ外部のウオッチドッグタイマ回
路に入力することにより、動作の監視を行うものとし、
逆方向（サブＣＰＵ側からメインＣＰＵへ）のリセット
は行わない。
たプログラムラン（Ｐ−ＲＵＮ）信号（１０ｍｓ毎に反
転する矩形波）をＣＰＵ外部のウオッチドッグタイマ回
路に入力することにより、動作の監視を行うものとし、
逆方向（サブＣＰＵ側からメインＣＰＵへ）のリセット
は行わない。
【００１２】次に、図２の概略フローチャートにより動
作の詳細を説明する。
作の詳細を説明する。
【００１３】(１) メインＣＰＵのデータバス，サブＣ
ＰＵのデュアルポートＲＡＭ（ＤＰＲＡＭ）間で定期的
にデータの通信を行う。
ＰＵのデュアルポートＲＡＭ（ＤＰＲＡＭ）間で定期的
にデータの通信を行う。
【００１４】データ通信の量は１０ｍｓ間にメインＣＰ
ＵからサブＣＰＵへ４８Ｂｙｔｅ、サブＣＰＵからメイ
ンＣＰＵへ１６Ｂｙｔｅとする。
ＵからサブＣＰＵへ４８Ｂｙｔｅ、サブＣＰＵからメイ
ンＣＰＵへ１６Ｂｙｔｅとする。
【００１５】(２) １回の通信で送れるデータ量は１５
Ｂｙｔｅとすると、１０ｍｓ間に複数回の書き込み／読
みだしを行う。
Ｂｙｔｅとすると、１０ｍｓ間に複数回の書き込み／読
みだしを行う。
【００１６】(３) データ通信の起動は、メイン側ＣＰ
Ｕの１０ｍｓＪＯＢで行う。その後、双方向に「書き込
み終了／読みだし終了」の割り込みを掛け合って全デー
タの通信を行う。
Ｕの１０ｍｓＪＯＢで行う。その後、双方向に「書き込
み終了／読みだし終了」の割り込みを掛け合って全デー
タの通信を行う。
【００１７】(４) １回分，１５Ｂｙｔｅの内、１Ｂｙ
ｔｅはその回に送るデータのポインタ（データバッファ
の先頭からのオフセット値）を送り、受信側でポインタ
の値をチェックする。値が正しい時だけ受信を行い、正
しくない時はなにもしない。 (５) メインＣＰＵ側では、送信開始時に「送信モード
フラグ」をセットし、全データ送信終了時にリセットす
る。その後「受信モードフラグ」をセットし全データ受
信終了時にリセットする。
ｔｅはその回に送るデータのポインタ（データバッファ
の先頭からのオフセット値）を送り、受信側でポインタ
の値をチェックする。値が正しい時だけ受信を行い、正
しくない時はなにもしない。 (５) メインＣＰＵ側では、送信開始時に「送信モード
フラグ」をセットし、全データ送信終了時にリセットす
る。その後「受信モードフラグ」をセットし全データ受
信終了時にリセットする。
【００１８】正常にデータ通信が終了すれば、次の１０
ｍｓＪＯＢのタイミングでは両フラグともリセットされ
ているはずである。
ｍｓＪＯＢのタイミングでは両フラグともリセットされ
ているはずである。
【００１９】(６) メインＣＰＵ側またはサブＣＰＵ側
でポインタの不一致が発生した時は(４)により通信が終
了しないことになるので「送信モードフラグ」または
「受信モードフラグ」のいずれかがセットされたままに
なる。サブＣＰＵ側が暴走したような場合も同様であ
る。
でポインタの不一致が発生した時は(４)により通信が終
了しないことになるので「送信モードフラグ」または
「受信モードフラグ」のいずれかがセットされたままに
なる。サブＣＰＵ側が暴走したような場合も同様であ
る。
【００２０】(７) メインＣＰＵ側１０ｍｓＪＯＢで通
信起動前に「送信モードフラグ」，「受信モードフラ
グ」をチェックして、もしいずれかがセットされていた
ら前回の１０ｍｓＪＯＢの通信においてサブＣＰＵ側で
異常が発生したと判断する。
信起動前に「送信モードフラグ」，「受信モードフラ
グ」をチェックして、もしいずれかがセットされていた
ら前回の１０ｍｓＪＯＢの通信においてサブＣＰＵ側で
異常が発生したと判断する。
【００２１】(８) (７)の状態が所定回（例えば、１０
回）連続したら、一過性でない異常がサブＣＰＵ側に発
生したと判断し、メインＣＰＵの出力ポートからリセッ
ト信号を出力してサブＣＰＵを初期化から再起動する。
回）連続したら、一過性でない異常がサブＣＰＵ側に発
生したと判断し、メインＣＰＵの出力ポートからリセッ
ト信号を出力してサブＣＰＵを初期化から再起動する。
【００２２】
【発明の効果】本発明によれば、２つのＣＰＵから構成
されるシステムの場合、ＣＰＵ相互間で通信を行ってい
れば、ＣＰＵの動作を監視するウオッチドッグタイマ回
路はメインＣＰＵ側一個のみで成立し、従って回路構成
が簡単になり安価にシステムを構成することができる。
また、サブＣＰＵが暴走または故障により動作しない場
合でも、メインＣＰＵ側の制御内容はそのまま動作させ
ることが出来るため、安全性の面で従来技術よりも向上
させることができる。
されるシステムの場合、ＣＰＵ相互間で通信を行ってい
れば、ＣＰＵの動作を監視するウオッチドッグタイマ回
路はメインＣＰＵ側一個のみで成立し、従って回路構成
が簡単になり安価にシステムを構成することができる。
また、サブＣＰＵが暴走または故障により動作しない場
合でも、メインＣＰＵ側の制御内容はそのまま動作させ
ることが出来るため、安全性の面で従来技術よりも向上
させることができる。
【図１】本発明の２ＣＰＵ構成の動作監視方法構成図で
ある。
ある。
【図２】本発明の概略フローチャートである。
１…メインＣＰＵ、２…サブＣＰＵ、３…ウオッチドッ
グタイマ回路、４…ＡＮＤゲート。
グタイマ回路、４…ＡＮＤゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤沢 正明 茨城県勝田市大字高場2520番地 株式会社 日立製作所自動車機器事業部内
Claims (3)
- 【請求項１】メインＣＰＵ，サブＣＰＵの２つのＣＰＵ
で構成されるシステムにおいて、メインＣＰＵとサブＣ
ＰＵの間でデータバスを用いてデータ通信を行っている
場合のＣＰＵ動作監視方法で、メインＣＰＵの動作は外
部に設けたウオッチドッグタイマ回路により監視され、
サブＣＰＵの動作はメインＣＰＵにより監視される事を
特徴とする２ＣＰＵの動作監視方法。 - 【請求項２】請求項１記載の２ＣＰＵの動作監視方法
で、サブＣＰＵとのデータ通信時、データの先頭または
末尾にあらかじめ設定したサブＣＰＵの動作判定用フラ
グ（送信モードフラグ，受信モードフラグ）の有無によ
り、メインＣＰＵでサブＣＰＵの動作を監視する事を特
徴とする２ＣＰＵの動作監視方法。 - 【請求項３】請求項１記載の２ＣＰＵの動作監視方法
で、メインＣＰＵが暴走または故障した場合は、外部に
設けたウオッチドッグタイマ回路より出力されるリセッ
ト信号によって、メインＣＰＵ，サブＣＰＵとも初期化
から再起動し、また、サブCPUが暴走または故障した場
合は、メインＣＰＵの出力ポートよりサブＣＰＵへリセ
ット信号を出力して、サブＣＰＵを初期化から再起動さ
せる事を特徴とする2CPUの動作監視方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241672A JPH0581222A (ja) | 1991-09-20 | 1991-09-20 | ２ｃｐｕの動作監視方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241672A JPH0581222A (ja) | 1991-09-20 | 1991-09-20 | ２ｃｐｕの動作監視方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581222A true JPH0581222A (ja) | 1993-04-02 |
Family
ID=17077807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241672A Pending JPH0581222A (ja) | 1991-09-20 | 1991-09-20 | ２ｃｐｕの動作監視方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581222A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230094B1 (en) | 1998-04-13 | 2001-05-08 | Denso Corporation | Electronic control system and method having monitor program |
| US6411872B1 (en) | 2001-02-06 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Vehicle controlling apparatus |
| US6678586B2 (en) | 2000-09-29 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Vehicle built-in electronic control apparatus |
| US6732044B2 (en) | 2002-02-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Vehicular electronic control apparatus |
| US6805094B2 (en) | 2002-05-30 | 2004-10-19 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle engine control apparatus |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| US7107488B2 (en) | 2003-07-09 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | Electronic control unit including monitoring control circuit |
| US7251551B2 (en) | 2003-09-24 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle electronic control device |
| JP2008014274A (ja) * | 2006-07-07 | 2008-01-24 | Toyota Motor Corp | 過給システムの保護装置 |
| CN102591237A (zh) * | 2012-02-29 | 2012-07-18 | 四川航天***工程研究所 | 井下避险装置的电气双核控制***及其控制方法 |
| US9007385B2 (en) | 2011-08-05 | 2015-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Image processing apparatus |
-
1991
- 1991-09-20 JP JP3241672A patent/JPH0581222A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6230094B1 (en) | 1998-04-13 | 2001-05-08 | Denso Corporation | Electronic control system and method having monitor program |
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| DE10143454B4 (de) * | 2001-02-06 | 2006-05-11 | Mitsubishi Denki K.K. | Einrichtung zur Steuerung eines Fahrzeuges |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| US6732044B2 (en) | 2002-02-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Vehicular electronic control apparatus |
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| US9007385B2 (en) | 2011-08-05 | 2015-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Image processing apparatus |
| CN102591237A (zh) * | 2012-02-29 | 2012-07-18 | 四川航天***工程研究所 | 井下避险装置的电气双核控制***及其控制方法 |
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