JPH0578864B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数種類のコプロセツサを備えた計算
機システムにおけるコプロセツサ制御方式に関
し、特にプロセツサとコプロセツサとのインター
フエースを少ない命令コードで実現するようにし
たコプロセツサ制御方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a coprocessor control method in a computer system equipped with a plurality of types of coprocessors, and in particular, to an interface between processors and coprocessors that is realized with a small number of instruction codes. Concerning coprocessor control method.

［従来の技術］ 従来、１つのマイクプロセツサ（以下、CPU
と略す）に、複数のコプロセツサを接続してなる
計算機システムでは、夫々のコプロセツサに対
し、専用の命令コードを割り当てる必要があつ
た。[Conventional technology] Conventionally, one microphone processor (hereinafter referred to as CPU)
In a computer system in which multiple coprocessors are connected, it is necessary to assign a dedicated instruction code to each coprocessor.

第１２図乃至第１５図を参照して、従来のシス
テムにおけるコプロセツサ制御方式について説明
する。第１２図はCPU１２００とコプロセツサ
１２０１との接続図である。CPU１２００は外
部バス１２０２から、命令バイトを入力する。第
１３図は第１２図のCPU１２００のブロツク図
である。外部バス１２０２より入力された命令バ
イトは、一旦命令バツフア１３０２に蓄えられ、
更に、命令デコーダ１３０３に出力される。命令
デコーダ１３０３は入力された命令バイトをデコ
ードし、シーケンサ１３０４に対し、シーケンス
指定信号線群１３０５によつてデコードされた命
令のシーケンスを指定する。シーケンサ１３０４
はシーケンス指定信号線群１３０５の指定に従
い、実行制御部（以下、EXUと略す）１３０６、
バスサイクル制御部（以下、BIUを略す）１３０
７に対し制御信号線１３０８によつて実行制御を
行う。 A coprocessor control method in a conventional system will be described with reference to FIGS. 12 to 15. FIG. 12 is a connection diagram between the CPU 1200 and the coprocessor 1201. CPU 1200 receives instruction bytes from external bus 1202 . FIG. 13 is a block diagram of CPU 1200 of FIG. 12. The instruction byte input from the external bus 1202 is temporarily stored in the instruction buffer 1302.
Furthermore, it is output to the instruction decoder 1303. The instruction decoder 1303 decodes the input instruction byte and specifies the decoded instruction sequence to the sequencer 1304 via a sequence designation signal line group 1305. Sequencer 1304
In accordance with the specification of the sequence specification signal line group 1305, the execution control unit (hereinafter abbreviated as EXU) 1306,
Bus cycle control unit (hereinafter abbreviated as BIU) 130
Execution control is performed for 7 through a control signal line 1308.

第１４図はCPU１２００の命令マツプを示す。
命令マツプ中のＤ０，Ｄ１，Ｄ２，Ｄ３はCPU
１２００のコプロセツサに対する命令バイトとし
て割り当てられており、その他のコードはCPU
１２００自身の命令バイトである。更に、CPU
１２００は４種類の種類が異なるコプロセツサを
接続可能であり、命令バイトＤ０は第１のコプロ
セツサに対する命令バイト、Ｄ１は第２のコプロ
セツサに対する命令バイト、Ｄ２は第３のコプロ
セツサに対する命令バイト、Ｄ３は第４のコプロ
セツサに対する命令バイトである。 FIG. 14 shows an instruction map of the CPU 1200.
D0, D1, D2, D3 in the instruction map are CPU
1200 as instruction bytes for the coprocessor, and other code is allocated to the CPU.
1200 is its own instruction byte. Furthermore, the CPU
The 1200 can connect four different types of coprocessors, and the instruction byte D0 is the instruction byte for the first coprocessor, D1 is the instruction byte for the second coprocessor, D2 is the instruction byte for the third coprocessor, and D3 is the instruction byte for the third coprocessor. This is an instruction byte for coprocessor 4.

CPU１２００の第１から第４のコプロセツサ
に対する制御は夫々異なり、命令デコーダ１３０
３はＤ０〜Ｄ３の命令バイトの入力に対し、シー
ケンサ１３０４に異なるシーケンス指定を行う。 The first to fourth coprocessors of the CPU 1200 are controlled differently, and the instruction decoder 130
3 specifies a different sequence to the sequencer 1304 for inputting instruction bytes D0 to D3.

第１５図ａ乃至ｄは命令バイトＤ０〜Ｄ３に対
するCPU１２００の実行シーケンスを示す。 FIGS. 15a to 15d show the execution sequence of CPU 1200 for instruction bytes D0 to D3.

第１５図ａは命令バイトＤ０に対するCPU１
２００の実行シーケンスである。CPU１２００
は命令デコーダ１３０３により命令バイトＤ０を
デコードすると、シーケンサ１３０４に対し
SEQ１の指定を行う。シーケンサ１３０４は
SEQ１のシーケンス指定を受けると、実行を開
始し、制御信号線群１３０８によつてBIU１３０
７に対し、１回のリードサイクルの発行を指令す
る。次に、シーケンサ１３０４はリードサイクル
が完了すると、BUSY信号１３０９を調べ、
BUSY＝１ならばコプロセツサ１２０１の実行
が完了していないとしてBUSY＝０になるまで
待ち状態に入る。BUSY＝０を検出すると、シ
ーケンサ１３０４は命令の実行を完了する。 Figure 15a shows CPU1 for instruction byte D0.
200 execution sequences. CPU1200
When the instruction byte D0 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ1. The sequencer 1304
When the sequence designation of SEQ1 is received, execution starts and the BIU 130
7 to issue one read cycle. Next, when the read cycle is completed, the sequencer 1304 checks the BUSY signal 1309 and
If BUSY=1, it is assumed that the execution of the coprocessor 1201 has not been completed and the program enters a wait state until BUSY=0. Upon detecting BUSY=0, sequencer 1304 completes execution of the instruction.

第１５図ｂは命令バイトＤ１に対するCPU１
２００の実行シーケンスである。CPU１２００
は命令デコーダ１３０３により命令バイトＤ１を
デコードすると、シーケンサ１３０４に対し
SEQ２の指定を行う。シーケンサ１３０４は
SEQ２のシーケンス指定を受けると、実行を開
始し、BUSY信号１３０９を調べ、BUSY＝１
ならばコプロセツサ１２０１の実行が完了してい
ないとして、BUSY＝０になるまで待ち状態に
入る。BUSY＝０を検出すると、制御信号線群
１３０８によつてBIU１３０７に対し、１回のラ
イトサイクルの発行を指令する。次に、シーケン
サ１３０４はライトサイクルが完了すると、命令
の実行を完了する。 Figure 15b shows CPU1 for instruction byte D1.
200 execution sequences. CPU1200
When the instruction byte D1 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ2. The sequencer 1304
When the sequence specification of SEQ2 is received, execution starts, checks the BUSY signal 1309, and BUSY=1
If so, it is assumed that the execution of the coprocessor 1201 is not completed, and the process enters a waiting state until BUSY=0. When BUSY=0 is detected, the control signal line group 1308 instructs the BIU 1307 to issue one write cycle. Sequencer 1304 then completes execution of the instruction upon completion of the write cycle.

第１５図ｃは命令バイトＤ２に対するCPU１
２００の実行シーケンスである。CPU１２００
は命令デコーダ１３０３により命令バイトＤ２を
デコードすると、シーケンサ１３０４に対し
SEQ３の指定を行う。シーケンサ１３０４は
SEQ３のシーケンス指定を受けると、実行を開
始し、制御信号線群１３０８によつてBIU１３０
７に対し、２回のリードサイクルの発行を指令す
る。次に、シーケンサ１３０４は２回目のリード
サイクルが完了すると、BUSY信号１３０９を
調べ、BUSY＝１ならばコプロセツサ１２０１
の実行が完了していないとしてBUSY＝０にな
るまで待ち状態に入る。BUSY＝０を検出する
と、シーケンサ１３０４は命令の実行を完了す
る。 Figure 15c shows CPU1 for instruction byte D2.
200 execution sequences. CPU1200
When the instruction byte D2 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ3. The sequencer 1304
When the sequence designation of SEQ3 is received, execution starts and the BIU 130
7 to issue two read cycles. Next, when the second read cycle is completed, the sequencer 1304 checks the BUSY signal 1309, and if BUSY=1, the coprocessor 1201
Assuming that the execution of has not been completed, it enters a waiting state until BUSY=0. Upon detecting BUSY=0, sequencer 1304 completes execution of the instruction.

第１５図ｄは命令バイトＤ３に対するCPU１
２００の実行シーケンスである。CPU１２００
は命令デコーダ１３０３により命令バイトＤ３を
デコードすると、シーケンサ１３０４に対し
SEQ４の指定を行う。シーケンサ１３０４は
SEQ４のシーケンス指定を受けると、実行を開
始し、BUSY信号１３０９を調べ、BUSY＝１
ならばコプロセツサ１２０１の実行が完了してい
ないとしてBUSY＝０になるまで待ち状態に入
る。BUSY＝０を検出すると、制御信号線群１
３０８によつてBIU１３０７に対し、２回のライ
トサイクルの発行を指令する。次に、シーケンサ
１３０４は２回目のライトサイクルが完了する
と、命令の実行を完了する。 Figure 15d shows CPU1 for instruction byte D3.
200 execution sequences. CPU1200
When the instruction decoder 1303 decodes the instruction byte D3, it is sent to the sequencer 1304.
Specify SEQ4. The sequencer 1304
When the sequence specification of SEQ4 is received, execution starts, checks the BUSY signal 1309, and BUSY=1
If so, it is assumed that the coprocessor 1201 has not completed its execution and enters a waiting state until BUSY=0. When BUSY=0 is detected, control signal line group 1
308 instructs the BIU 1307 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 1304 completes execution of the instruction.

このように、種類が異なる複数のコプロセツサ
を接続可能なCPUは夫々のコプロセツサに対し
コードが異なる複数の命令バイトを割り当てる必
要があつた。 In this way, a CPU that can connect multiple coprocessors of different types has had to allocate multiple instruction bytes with different codes to each coprocessor.

［発明が解決しようとする問題点］ しかしながら、上述した従来のシステムにおけ
るコプロセツサ接続方式では、種類が異なる複数
のコプロセツサを接続する場合、夫々のコプロセ
ツサに対し専用の命令コードを割り当てる必要が
あり、このためプロセツサ自身の命令コードが削
減されるという問題点がある。[Problems to be Solved by the Invention] However, in the coprocessor connection method in the conventional system described above, when connecting multiple coprocessors of different types, it is necessary to assign a dedicated instruction code to each coprocessor. Therefore, there is a problem that the instruction code of the processor itself is reduced.

本発明はかかる問題点に鑑みてなされたもので
あつて、複数種類のコプロセツサに共通の唯一の
命令コードで異なる制御を行うことができ、プロ
セツサ自身の命令コードを削減することがないコ
プロセツサ制御方式を提供することを目的とす
る。 The present invention has been made in view of such problems, and is a coprocessor control method that allows different controls to be performed using a single common instruction code for multiple types of coprocessors, without reducing the processor's own instruction code. The purpose is to provide

［問題点を解決するための手段］ 本発明に係るコプロセツサ制御方式は、プロセ
ツサの命令セツト中にコプロセツサに対する命令
として複数種類のコプロセツサに共通の単一の命
令コードを備え、前記プロセツサは、前記共通の
命令コードとコプロセツサの識別信号とをデコー
ドして、前記複数種類のコプロセツサのうちの１
つを選択的に制御することを特徴とする。[Means for Solving the Problems] A coprocessor control system according to the present invention includes a single instruction code common to a plurality of types of coprocessors as an instruction for the coprocessor in an instruction set of the processor, and the processor decodes the instruction code and coprocessor identification signal, and selects one of the plurality of types of coprocessors.
It is characterized by selectively controlling one of the two.

［作用］ 本発明によれば、コプロセツサの特定はコプロ
セツサの識別信号により行い、複数のコプロセツ
サに対する命令としては一つの命令コードしか用
いていない。このため、プロセツサ自身の命令コ
ードがコプロセツサ制御のために大幅に削減され
るようなことがない。[Operation] According to the present invention, a coprocessor is identified using a coprocessor identification signal, and only one instruction code is used as an instruction for a plurality of coprocessors. Therefore, the instruction code of the processor itself is not significantly reduced for coprocessor control.

［実施例］ 次に、本発明の実施例に係るコプロセツサ制御
方式ついて添付の図面を参照して説明する。[Embodiment] Next, a coprocessor control system according to an embodiment of the present invention will be described with reference to the accompanying drawings.

第１図乃至第３図は本発明の第１の実施例を示
す図である。 1 to 3 are diagrams showing a first embodiment of the present invention.

第１図において、CPU１００は処理が異なる
２種類のコプロセツサ１０１を外部バス１０２を
介して接続可能であり、且つ、２種頼のコプロセ
ツサ１０１は同時には接続されない。更に、
CPU１００には第３図の命令マツプに示すよう
に２種類のコプロセツサ１０１に対し、命令バイ
トＤ０のみが割り当てられており、その他の命令
バイトは全てCPU１００自身の命令バイトであ
る。CPU１００に第１のコプロセツサが接続さ
れた場合、CPU１００は命令バイトＤ０をデコ
ードして前述した第１５図ａに示すSEQ１の処
理を行う。一方、CPU１００に第２のコプロセ
ツサが接続された場合、CPU１００は命令バイ
トＤ０をデコードして第１５図ｂに示すSEQ２
の処理を行う。 In FIG. 1, a CPU 100 can connect two types of coprocessors 101 that perform different processing via an external bus 102, and the two types of coprocessors 101 are not connected at the same time. Furthermore,
As shown in the instruction map of FIG. 3, in the CPU 100, only the instruction byte D0 is allocated to two types of coprocessors 101, and all other instruction bytes are the instruction bytes of the CPU 100 itself. When the first coprocessor is connected to the CPU 100, the CPU 100 decodes the instruction byte D0 and performs the processing of SEQ1 shown in FIG. 15a described above. On the other hand, when a second coprocessor is connected to the CPU 100, the CPU 100 decodes the instruction byte D0 and executes SEQ2 as shown in FIG. 15b.
Process.

先ず、CPU１００と第１のコプロセツサ１０
１とを接続する場合、コプロセツサ識別信号線１
０３を“１”に固定する。次に、CPU１００が
第１のコプロセツサに対する命令バイトＤ０を外
部バス１０２より入力すると、入力された命令バ
イトＤ０は一旦命令バツフア２０２に蓄えられ、
更に命令デコーダ２０３に出力される。命令デコ
ーダ２０３は入力された命令バイトＤ０と、コプ
ロセツサ識別信号線１０３（＝“１”）とをデコー
ドし、シーケンサ２０４に対しシーケンス指定信
号線群２０５によつてSEQ１のシーケンス指定
を行う。シーケンサ２０４はシーケンス指定信号
線群２０５の指定に従い、第１５図ａに示す処理
を行う。つまり、制御信号線群２０８によつて
BIU２０７に対し、１回のリードサイクルの発行
を指令する。次に、シーケンサ２０４はリードサ
イクルが完了すると、BUSY信号２０９を調べ、
BUSY＝１ならばコプロセツサ１０１の実行が
完了していないとしてBUSY＝０になるまで待
ち状態に入る。BUSY＝０を検出すると、シー
ケンサ２０４は命令の実行を完了する。 First, the CPU 100 and the first coprocessor 10
1, coprocessor identification signal line 1
03 is fixed to "1". Next, when the CPU 100 inputs an instruction byte D0 for the first coprocessor from the external bus 102, the input instruction byte D0 is temporarily stored in the instruction buffer 202.
Furthermore, it is output to the instruction decoder 203. The instruction decoder 203 decodes the input instruction byte D0 and the coprocessor identification signal line 103 (="1"), and specifies the sequence SEQ1 to the sequencer 204 via the sequence specifying signal line group 205. The sequencer 204 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 205. In other words, the control signal line group 208
Commands the BIU 207 to issue one read cycle. Next, when the read cycle is completed, the sequencer 204 checks the BUSY signal 209 and
If BUSY=1, it is assumed that the execution of the coprocessor 101 has not been completed and the program enters a wait state until BUSY=0. Upon detecting BUSY=0, sequencer 204 completes execution of the instruction.

次に、CPU１００と第２のコプロセツサ１０
１とを接続する場合、コプロセツサ識別信号線１
０３を“０”に固定する。次に、CPU１００が
第２のコプロセツサに対する命令バイトＤ０を外
部バス１０２より入力すると、入力された命令バ
イトＤ０は一旦命令バツフア２０２に蓄えられ、
更に、命令デコーダ２０３に出力される。命令デ
コーダ２０３は入力された命令バイトＤ０と、コ
プロセツサ識別信号線１０３（＝“０”）とをデコ
ードし、シーケンサ２０４に対しシーケンス指定
信号線群２０５によつてSEQ２のシーケンス指
定を行う。シーケンサ２０４はシーケンス指定信
号線群２０５の指定に従い、第１５図ｂに示す処
理を行う。つまり、BUSY信号２０９を調べ、
BUSY＝１ならばコプロセツサ１０１の実行が
完了していないとしてBUSY＝０になるまで待
ち状態に入る。BUSY＝０を検出すると、制御
信号線群２０８によつてBIU２０７に対し、１回
のライトサイクルの発行を指令する。次に、シー
ケンサ２０４はライトサイクルが完了すると、命
令の実行を完了する。 Next, the CPU 100 and the second coprocessor 10
1, coprocessor identification signal line 1
03 is fixed to "0". Next, when the CPU 100 inputs an instruction byte D0 for the second coprocessor from the external bus 102, the input instruction byte D0 is temporarily stored in the instruction buffer 202.
Furthermore, it is output to the instruction decoder 203. The instruction decoder 203 decodes the input instruction byte D0 and the coprocessor identification signal line 103 (="0"), and specifies the sequence SEQ2 to the sequencer 204 via the sequence specifying signal line group 205. The sequencer 204 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 205. In other words, check the BUSY signal 209,
If BUSY=1, it is assumed that the execution of the coprocessor 101 has not been completed and the program enters a waiting state until BUSY=0. When BUSY=0 is detected, the control signal line group 208 instructs the BIU 207 to issue one write cycle. Sequencer 204 then completes execution of the instruction upon completion of the write cycle.

上述したように、第１の実施例では命令デコー
ダ２０３で単一の命令バイトＤ０と、コプロセツ
サ識別信号線１０３とを同時にデコードすること
により、単一の命令バイトで２種類のコプロセツ
サに対する制御を変えることができる。 As described above, in the first embodiment, the single instruction byte D0 and the coprocessor identification signal line 103 are simultaneously decoded by the instruction decoder 203, thereby changing control over two types of coprocessors with a single instruction byte. be able to.

第４図及び第５図は本発明の第２の実施例を示
す図である。 FIGS. 4 and 5 are diagrams showing a second embodiment of the present invention.

第４図において、CPU４００は処理が異なる
４種類のコプロセツサ４０１を接続可能であり、
且つ、４種類のコプロセツサ４０１は同時には接
続されない。更に、CPU４００は第３図の命令
マツプに示したように４種類のコプロセツサ４０
１に対し、命令バイトＤ０のみが割り当てられて
おり、その他の命令バイトは全てCPU４００自
身の命令バイトである。CPU４００に第１のコ
プロセツサが接続された場合、CPU４００は命
令バイトＤ０をデコードして第１５図ａに示す
SEQ１の処理を行う。CPU２００に第２のコプ
ロセツサが接続された場合、CPU４００は命令
バイトＤ０をデコードして第１５図ｃに示す
SEQ２の処理を行う。CPU４００に第３のコプ
ロセツサが接続された場合、CPU４００は命令
バイトＤ０をデコードして第１５図ｃに示す
SEQ３の処理を行う。CPU４００に第４のコプ
ロセツサが接続された場合、CPU４００は命令
バイトＤ０をデコードして第１５図ｄに示す
SEQ４の処理を行う。 In FIG. 4, a CPU 400 can connect four types of coprocessors 401 with different processing,
Moreover, the four types of coprocessors 401 are not connected at the same time. Furthermore, the CPU 400 has four types of coprocessors 40 as shown in the instruction map in FIG.
1, only instruction byte D0 is allocated, and all other instruction bytes are instruction bytes of the CPU 400 itself. When the first coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15a.
Process SEQ1. When a second coprocessor is connected to CPU 200, CPU 400 decodes the instruction byte D0 as shown in FIG. 15c.
Process SEQ2. When a third coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15c.
Process SEQ3. When a fourth coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15d.
Process SEQ4.

先ず、CPU４００と第１のコプロセツサ４０
１とを接続する場合、コプロセツサ識別信号線４
０３を“１”に、コプロセツサ識別信号線４０４
を“１”に固定する。次に、CPU４００が第１
のコプロセツサに対する命令バイトＤ０を外部バ
ス４０２より入力すると、入力された命令バイト
Ｄ０は一旦命令バツフア５０２に蓄えられ、更
に、命令デコーダ５０３に出力される。命令デコ
ーダ５０３は入力された命令バイトＤ０と、コプ
ロセツサ識別信号線４０３，４０４（＝“１”、
“１”）とをデコードし、シーケンサ５０４に対し
シーケンス指定信号線群５０５によつてSEQ１
のシーケンス指定を行う。シーケンサ５０４はシ
ーケンス指定信号線群５０５の指定に従い、第１
５図ａに示す処理を行う。つまり、制御信号線群
５０８によつてBIU５０７に対し、１回のリード
サイクルの発行を指令する。次に、シーケンサ５
０４はリードサイクルが完了すると、BUSY信
号５０９を調べ、BUSY＝１ならばコプロセツ
サ４０１の実行が完了していないとしてBUSY
＝０になるまで待ち状態に入る。BUSY＝０を
検出すると、シーケンサ５０４は命令の実行を完
了する。 First, the CPU 400 and the first coprocessor 40
1, coprocessor identification signal line 4
03 to “1”, coprocessor identification signal line 404
is fixed to “1”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="1",
“1”) is decoded and sent to the sequencer 504 by the sequence designation signal line group 505.
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
The process shown in Figure 5a is performed. That is, the control signal line group 508 instructs the BIU 507 to issue one read cycle. Next, sequencer 5
04 checks the BUSY signal 509 when the read cycle is completed, and if BUSY = 1, it assumes that the execution of the coprocessor 401 has not been completed and outputs BUSY.
It enters a waiting state until =0. Upon detecting BUSY=0, sequencer 504 completes execution of the instruction.

次に、CPU４００と第２のコプロセツサ４０
１とを接続する場合、コプロセツサ識別信号線４
０３は“０”に、コプロセツサ識別信号線４０４
は“１”に固定する。次に、CPU４００が第２
のコプロセツサに対する命令バイトＤ０を外部バ
ス４０２より入力すると、入力された命令バイト
Ｄ０は一旦命令バツフア５０２に蓄えられ、更
に、命令デコーダ５０３に出力される。命令デコ
ーダ５０３は入力された命令バイトＤ０と、コプ
ロセツサ識別信号線４０３，４０４（＝“０”、
“１”）とをデコードし、シーケンサ５０４に対し
シーケンス指定信号線群５０５によつてSEQ２
のシーケンス指定を行う。シーケンサ５０４はシ
ーケンス指定信号線群５０５の指定に従い、第１
５図ｂに示す処理を行う。つまり、BUSY信号
５０９を調べ、BUSY＝１ならばコプロセツサ
４０１の実行が完了していないとしてBUSY＝
０になるまで待ち状態に入る。BUSY＝０を検
出すると、制御信号線群５０８によつてBIU５０
７に対し、１回のライトサイクルの発行を指令す
る。次に、シーケンサ５０４はライトサイクルが
完了すると、命令の実行を完了する。 Next, the CPU 400 and the second coprocessor 40
1, coprocessor identification signal line 4
03 is “0”, coprocessor identification signal line 404
is fixed to “1”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="0",
“1”) is decoded, and the SEQ2
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
5. Perform the process shown in Figure b. In other words, check the BUSY signal 509, and if BUSY=1, it is assumed that the execution of the coprocessor 401 has not been completed, and BUSY=1.
It enters a wait state until it reaches 0. When BUSY=0 is detected, the control signal line group 508 controls the BIU50.
7 to issue one write cycle. Sequencer 504 then completes execution of the instruction upon completion of the write cycle.

次に、CPU４００と第３のコプロセツサ４０
１とを接続する場合、コプロセツサ識別信号線４
０３を“１”に、コプロセツサ識別信号線４０４
を“０”に固定する。次に、CPU４００が第３
のコプロセツサに対する命令バイトＤ０を外部バ
ス４０２より入力すると、入力された命令バイト
Ｄ０は一旦命令バツフア５０２に蓄えられ、更
に、命令デコーダ５０３に出力される。命令デコ
ーダ５０３は入力された命令バイトＤ０と、コプ
ロセツサ識別信号線４０３，４０４（＝“１”、
“０”）とをデコードし、シーケンサ５０４に対し
シーケンス指定信号線群５０５によつてSEQ３
のシーケンス指定を行う。シーケンサ５０４はシ
ーケンス指定信号線群５０５の指定に従い、第１
５図ｃに示す処理を行う。つまり、制御信号線群
５０８によつてBIU５０７に対し、２回のリード
サイクルの発行を指令する。次に、シーケンサ５
０４は２回目のリードサイクルが完了すると、
BUSY信号５０９を調べ、BUSY＝１ならばコ
プロセツサ４０１の実行が完了していないとして
BUSY＝０になるまで待ち状態に入る。BUSY
＝０を検出すると、シーケンサ５０４は命令の実
行を完了する。 Next, the CPU 400 and the third coprocessor 40
1, coprocessor identification signal line 4
03 to “1”, coprocessor identification signal line 404
is fixed to “0”. Next, CPU400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="1",
“0”) and sends SEQ3
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
The process shown in Figure 5c is performed. In other words, the control signal line group 508 instructs the BIU 507 to issue two read cycles. Next, sequencer 5
04, when the second read cycle is completed,
Check the BUSY signal 509, and if BUSY = 1, it is assumed that the execution of the coprocessor 401 has not been completed.
Enters wait state until BUSY=0. BUSY
=0, sequencer 504 completes execution of the instruction.

次に、CPU４００と第４のコプロセツサ４０
１とを接続する場合、コプロセツサ識別信号線４
０３を“０”に、コプロセツサ識別信号線４０４
を“０”に固定する。次に、CPU４００が第２
のコプロセツサに対する命令バイトＤ０を外部バ
ス４０２より入力すると、入力された命令バイト
Ｄ０は一旦命令バツフア４０２に蓄えられ、更
に、命令デコーダ５０３に出力される。命令デコ
ーダ５０３は入力された命令バイトＤ０と、コプ
ロセツサ識別信号線４０３，４０４（＝“０”、
“０”）とをデコードし、シーケンサ５０４に対し
シーケンス指定信号線群５０５によつてSEQ４
のシーケンス指定を行う。シーケンサ５０４はシ
ーケンス指定信号線群５０５の指定に従い、第１
５図ｄに示す処理を行う。つまり、BUSY信号
５０９を調べ、BUSY＝１ならばコプロセツサ
４０１の実行が完了していないとしてBUSY＝
０になるまで待ち状態に入る。BUSY＝０を検
出すると、制御信号線群５０８によつてBIU５０
７に対し、２回のライトサイクルの発行を指令す
る。次に、シーケンサ５０４は２回目のライトサ
イクルが完了すると、命令の実行を完了する。 Next, the CPU 400 and the fourth coprocessor 40
1, coprocessor identification signal line 4
03 to “0”, coprocessor identification signal line 404
is fixed to “0”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 402 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="0",
“0”) is decoded, and the SEQ4
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
5. Perform the process shown in Figure d. In other words, check the BUSY signal 509, and if BUSY=1, it is assumed that the execution of the coprocessor 401 has not been completed, and BUSY=1.
It enters a wait state until it reaches 0. When BUSY=0 is detected, the control signal line group 508 controls the BIU50.
7 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 504 completes execution of the instruction.

上述したように、第２の実施例においては、命
令デコーダ５０４で単一の命令バイトＤ０と、コ
プロセツサ識別信号線４０３，４０４とを同時に
デコードすることにより、単一の命令バイトで４
種類のコプロセツサに対する制御を変えることが
できる。 As described above, in the second embodiment, the instruction decoder 504 simultaneously decodes the single instruction byte D0 and the coprocessor identification signal lines 403 and 404, so that a single instruction byte can be used to
Control over different types of coprocessors can be varied.

第６図乃至第８図は本発明の第３の実施例を示
す図である。 6 to 8 are diagrams showing a third embodiment of the present invention.

第６図において、CPU６００は処理が異なる
２種類のコプロセツサを接続可能であり、且つ２
種類のコプロセツサは同時には接続されない。更
に、CPU６００は第３図の命令マツプに示した
ように、２種類のコプロセツサに対し、命令バイ
トＤ０のみが割り当てられており、その他の命令
バイトは全てCPU６００自身の命令バイトであ
る。CPU６００に第１のコプロセツサが接続さ
れた場合、CPU６００は命令バイトＤ０をデコ
ードして第１５図ａに示すSEQ１の処理を行う。
一方、CPU６００に第２のコプロセツサが接続
された場合、CPU６００は命令バイトＤ０をデ
コードして第１５図ｂに示すSEQ２の処理を行
う。 In FIG. 6, the CPU 600 can connect two types of coprocessors that perform different processes, and
Different types of coprocessors are not connected at the same time. Further, as shown in the instruction map of FIG. 3, the CPU 600 has only the instruction byte D0 assigned to two types of coprocessors, and all other instruction bytes are the instruction bytes of the CPU 600 itself. When the first coprocessor is connected to the CPU 600, the CPU 600 decodes the instruction byte D0 and processes SEQ1 shown in FIG. 15a.
On the other hand, when a second coprocessor is connected to the CPU 600, the CPU 600 decodes the instruction byte D0 and processes SEQ2 shown in FIG. 15b.

６０３はロウアクテイブ入力の第１のコプロセ
ツサ制御信号線であり、リセツト時はハイレベル
“１”になつている。７１１はリセツト信号であ
る。 Reference numeral 603 designates a first coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. 711 is a reset signal.

先ず、CPU６００と第１のコプロセツサ６０
１とを接続する場合、第１のコプロセツサ制御信
号線６０３を第１のコプロセツサに接続する。コ
プロセツサ識別部７１０は第１のコプロセツサ制
御信号線６０３と、リセツト信号７１１とを入力
し、第８図ａに示すようにリセツト信号７１１の
立下がりエツジでコプロセツサ制御信号６０３
（＝“１”）をラツチし、コプロセツサ識別信号線
７１２に出力する。次に、CPU６００が第１の
コプロセツサに対する命令バイトＤ０を外部バス
６０２より入力すると、入力された命令バイトＤ
０は一旦命令バツフア７０２に蓄えられ、更に、
命令デコーダ７０３に出力される。命令デコーダ
７０３は入力された命令バイトＤ０と、コプロセ
ツサ識別信号線７１２（＝“１”）とをデコード
し、シーケンサ７０４に対しシーケンス指定信号
線群７０５によつてSEQ１のシーケンス指定を
行う。シーケンサ７０４はシーケンス指定信号線
群７０５の指定に従い、第１５図ａに示す処理を
行う。つまり、制御信号線群７０８によつてBIU
７０７に対し、１回のリードサイクルの発行を指
令する。次に、シーケンサ７０４はリードサイク
ルが完了すると、BUSY信号７０９を調べ、
BUSY＝１ならばコプロセツサ６０１の実行が
完了していないとしてBUSY＝０になるまで待
ち状態に入る。BUSY＝０を検出すると、シー
ケンサ７０４は命令の実行を完了する。 First, the CPU 600 and the first coprocessor 60
1, the first coprocessor control signal line 603 is connected to the first coprocessor. The coprocessor identification section 710 inputs the first coprocessor control signal line 603 and the reset signal 711, and as shown in FIG.
(="1") and outputs it to the coprocessor identification signal line 712. Next, when the CPU 600 inputs the instruction byte D0 for the first coprocessor from the external bus 602, the input instruction byte D0 is input to the first coprocessor.
0 is temporarily stored in the command buffer 702, and
It is output to the instruction decoder 703. The instruction decoder 703 decodes the input instruction byte D0 and the coprocessor identification signal line 712 (="1"), and specifies the sequence SEQ1 to the sequencer 704 via the sequence specifying signal line group 705. The sequencer 704 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 705. In other words, the control signal line group 708 allows the BIU
707 to issue one read cycle. Next, when the read cycle is completed, the sequencer 704 checks the BUSY signal 709 and
If BUSY=1, it is assumed that the execution of the coprocessor 601 has not been completed and the program enters a waiting state until BUSY=0. Upon detecting BUSY=0, sequencer 704 completes execution of the instruction.

次に、CPU６００と第２のコプロセツサ６０
１とを接続する場合、第１のコプロセツサ制御信
号線６０３は“０”に固定しておく。コプロセツ
サ識別部７１０は第８図ｂに示すようにリセツト
信号７１１の立下がりエツジでコプロセツサ制御
信号６０３（＝“０”）をラツチし、コプロセツサ
識別信号線７１２に出力する。次に、CPU６０
０が第２のコプロセツサに対する命令バイトＤ０
を外部バス６０２より入力すると、入力された命
令バイトＤ０は一旦命令バツフア７０２に蓄えら
れ、更に、命令デコーダ７０３に出力される。命
令デコーダ７０３は入力された命令バイトＤ０
と、コプロセツサ識別信号線７１２（＝“０”）と
をデコードし、シーケンサ７０４に対しシーケン
ス指定信号線群７０５によつてSEQ２のシーケ
ンス指定を行う。シーケンサ７０４はシーケンス
指定信号線群７０５の指定に従い、第１５図ｂに
示す処理を行う。つまり、BUSY信号７０９を
調べ、BUSY＝１ならばコプロセツサ６０１の
実行が完了していないとしてBUSY＝０となる
まで待ち状態に入る。BUSY＝０を検出すると、
制御信号線群７０８によつてBIU７０７に対し、
１回のライトサイクルの発行を指令する。次に、
シーケンサ７０４はライトサイクルが完了する
と、命令の実行を完了する。 Next, the CPU 600 and the second coprocessor 60
1, the first coprocessor control signal line 603 is fixed at "0". As shown in FIG. 8B, the coprocessor identification section 710 latches the coprocessor control signal 603 (="0") at the falling edge of the reset signal 711 and outputs it to the coprocessor identification signal line 712. Next, CPU60
0 is the instruction byte D0 for the second coprocessor
When input from the external bus 602, the input instruction byte D0 is temporarily stored in the instruction buffer 702 and further output to the instruction decoder 703. The instruction decoder 703 receives the input instruction byte D0.
and a coprocessor identification signal line 712 (="0"), and specifies the sequence SEQ2 to the sequencer 704 via a sequence specifying signal line group 705. The sequencer 704 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 705. That is, the BUSY signal 709 is checked, and if BUSY=1, it is assumed that the execution of the coprocessor 601 has not been completed, and the program enters a wait state until BUSY=0. When BUSY=0 is detected,
To the BIU 707 by the control signal line group 708,
Commands the issuance of one write cycle. next,
Sequencer 704 completes instruction execution upon completion of the write cycle.

上述したように、この第３の実施例においては
コプロセツサ制御信号６０３をリセツト信号７１
１でラツチしてコプロセツサ識別信号７１２を生
成し、命令デコーダ７０４で単一の命令バイトＤ
０と、上記コプロセツサ識別信号線７１２とを同
時にデコードすることにより、単一の命令バイト
で２種類のコプロセツサに対する制御を変えると
ができる。 As mentioned above, in this third embodiment, the coprocessor control signal 603 is reset to the reset signal 71.
1 to generate a coprocessor identification signal 712, and instruction decoder 704 outputs a single instruction byte D.
By simultaneously decoding 0 and the coprocessor identification signal line 712, control over two types of coprocessors can be changed with a single instruction byte.

第９図乃至第１１図は本発明の第４の実施例を
示す図である。 FIGS. 9 to 11 are diagrams showing a fourth embodiment of the present invention.

第９図において、CPU９００は処理が異なる
４種類のコプロセツサを接続可能であり、且つ４
種類のコプロセツサは同時には接続されない。更
に、CPU９００は第３図の命令マツプに示した
ように４種類のコプロセツサに対し、命令バイト
Ｄ０のみが割り当てられており、その他の命令バ
イトは全てCPU９００自身の命令バイトである。
CPU９００に第１のコプロセツサが接続された
場合、CPU９００は命令バイトＤ０をデコード
して第１５図ａに示すSEQ１の処理を行う。
CPU９００に第２のコプロセツサが接続された
場合、CPU９００は命令バイトＤ０をデコード
して第１５図ｂに示すSEQ２の処理を行う。
CPU９００に第３のコプロセツサが接続された
場合、CPU９００は命令バイトＤ０をデコード
して第１５図ｃに示すSEQ３の処理を行う。
CPU９００に第４のコプロセツサが接続された
場合、CPU９００は命令バイトＤ０をデコード
して第１５図ｄに示すSEQ４の処理を行う。 In FIG. 9, a CPU 900 can connect four types of coprocessors that perform different processes, and
Different types of coprocessors are not connected at the same time. Furthermore, as shown in the instruction map of FIG. 3, the CPU 900 has only the instruction byte D0 assigned to four types of coprocessors, and all other instruction bytes are the instruction bytes of the CPU 900 itself.
When the first coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ1 shown in FIG. 15a.
When a second coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ2 shown in FIG. 15b.
When a third coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ3 shown in FIG. 15c.
When a fourth coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ4 shown in FIG. 15d.

９０３はロウアクテイブ入力の第１のコプロセ
ツサ制御信号線であり、リセツト時はハイレベル
“１”になつている。９０４はロウアクテイブ入
力の第２のコプロセツサ制御信号線であり、リセ
ツト時はハイレベル“１”になつている。なお、
１０１１はリセツト信号である。 Reference numeral 903 is a first coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. Reference numeral 904 is a second coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. In addition,
1011 is a reset signal.

先ず、CPU９００と第１のコプロセツサ９０
１とを接続する場合、第１のコプロセツサ制御信
号線９０３を第１のコプロセツサに接続し、第２
のコプロセツサ制御信号線９０４を“１”に固定
する。コプロセツサ識別部１０１０は第１のコプ
ロセツサ制御信号線９０３と、第２のコプロセツ
サ制御信号線９０４と、リセツト信号１０１１と
を入力し、第１１図ａに示すように、リセツト信
号１０１１の立下がりエツジで第１のコプロセツ
サ制御信号９０３（＝“１”及び第２のコプロセ
ツサ制御信号９０４（＝“１”）をラツチし、夫々
コプロセツサ識別信号線１０１２，１０１３に出
力する。 First, the CPU 900 and the first coprocessor 90
1, the first coprocessor control signal line 903 is connected to the first coprocessor, and the second
The coprocessor control signal line 904 is fixed at "1". The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and as shown in FIG. The first coprocessor control signal 903 (="1") and the second coprocessor control signal 904 (="1") are latched and output to coprocessor identification signal lines 1012 and 1013, respectively.

次に、CPU９００が第１のコプロセツサに対
する命令バイトＤ０を外部バス９０２より入力す
ると、入力された命令バイトＤ０は一旦命令バツ
フア１００２に蓄えられ、更に、命令デコーダ１
００３に出力される。命令デコーダ１００３は入
力された命令バイトＤ０と、コプロセツサ識別信
号線１０１２，１０１３（＝“１”、“１”）とをデ
コードし、シーケンサ１００４に対しシーケンス
指定信号線群１００５によつてSEQ１のシーケ
ンス指定を行う。シーケンサ１００４はシーケン
ス指定信号線群１００５の指定に従い、第１５図
ａに示す処理を行う。つまり、制御信号線群１０
０８によつてBIU１００７に対し、１回のリード
サイクルの発行を指令する。次に、シーケンサ１
００４はリードサイクルが完了すると、BUSY
信号１００９を調べ、BUSY＝１ならばコプロ
セツサ９０１の実行が完了していないとして、
BUSY＝０になるまで待ち状態に入る。BUSY
＝０を検出すると、シーケンサ１００４は命令の
実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the first coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="1", "1"), and sends the sequence SEQ1 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 1005. In other words, the control signal line group 10
08 instructs the BIU 1007 to issue one read cycle. Next, sequencer 1
004 becomes BUSY when the read cycle is completed.
Check the signal 1009, and if BUSY=1, it is assumed that the execution of the coprocessor 901 has not been completed.
Enters wait state until BUSY=0. BUSY
=0, sequencer 1004 completes execution of the instruction.

次に、CPU９００と第２のコプロセツサ９０
１と接続する場合、第１のコプロセツサ制御信号
線９０３を“０”に固定し、第２のコプロセツサ
制御信号線９０４を第２のコプロセツサに接続す
る。コプロセツサ識別部１０１０は第１のコプロ
セツサ制御信号線９０３と、第２のコプロセツサ
制御信号線９０４と、リセツト信号１０１１とを
入力し、第１１図ｂに示すように、リセツト信号
１０１１の立下がりエツジで第１のコプロセツサ
制御信号９０３（＝“０”）及び第２のコプロセツ
サ制御信号９０４（＝“１”）をラツチし、夫々コ
プロセツサ識別信号線１０１２，１０１３に出力
する。 Next, the CPU 900 and the second coprocessor 90
1, the first coprocessor control signal line 903 is fixed to "0" and the second coprocessor control signal line 904 is connected to the second coprocessor. The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and as shown in FIG. The first coprocessor control signal 903 (="0") and the second coprocessor control signal 904 (="1") are latched and output to coprocessor identification signal lines 1012 and 1013, respectively.

次に、CPU９００が第２のコプロセツサに対
する命令バイトＤ０を外部バス９０２より入力す
ると、入力された命令バイトＤ０は一旦命令バツ
フア１００２に蓄えられ、更に、命令デコーダ１
００３に出力される。命令デコーダ１００３は入
力された命令バイトＤ０と、コプロセツサ識別信
号線１０１２，１０１３（＝“０”、“１”）とをデ
コードし、シーケンサ１００４に対しシーケンス
指定信号線群１００５によつてSEQ１のシーケ
ンス指定を行う。シーケンサ１００４はシーケン
ス指定信号線群１００５の指定に従い、第１５図
ｂに示す処理を行う。つまり、BUSY信号１０
０９を調べ、BUSY＝１ならばコプロセツサ９
０１の実行が完了していないとしてBUSY＝０
になるまで待ち状態に入る。BUSY＝０を検出
すると、制御信号線群１００８によつてBIU１０
０７に対し、１回のライトサイクルの発行を指令
する。次に、シーケンサ１００４はライトサイク
ルが完了すると、命令の実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the second coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="0", "1"), and sends the sequence SEQ1 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 1005. In other words, BUSY signal 10
Check 09, and if BUSY=1, coprocessor 9
BUSY=0 as execution of 01 is not completed
It enters a waiting state until When BUSY=0 is detected, the control signal line group 1008 causes the BIU10
07 to issue one write cycle. Sequencer 1004 then completes instruction execution upon completion of the write cycle.

次に、CPU９００と第３のコプロセツサ９０
１とを接続する場合、第１のコプロセツサ制御信
号線９０３は“１”を固定し、第２のコプロセツ
サ制御信号線９０４を“０”に固定する。コプロ
セツサ識別部１０１０は第１のコプロセツサ制御
信号線９０３と、第２のコプロセツサ制御信号線
９０４と、リセツト信号１０１１とを入力し、第
１１図ｃに示すようにリセツト信号１０１１の立
下がりエツジで第１のコプロセツサ制御信号９０
３（“＝１”）及び第２のコプロセツサ制御信号９
０４（“＝０”）をラツチし、夫々コプロセツサ識
別信号線１０１２，１０１３に出力する。 Next, the CPU 900 and the third coprocessor 90
1, the first coprocessor control signal line 903 is fixed at "1" and the second coprocessor control signal line 904 is fixed at "0". The coprocessor identification unit 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and selects the first coprocessor at the falling edge of the reset signal 1011 as shown in FIG. 11c. 1 coprocessor control signal 90
3 (“=1”) and the second coprocessor control signal 9
04 (“=0”) and output to coprocessor identification signal lines 1012 and 1013, respectively.

次に、CPU９００が第３のコプロセツサに対
する命令バイトＤ０を外部バス９０２より入力す
ると、入力された命令バイトＤ０は一旦命令バツ
フア１００２に蓄えられ、更に、命令デコーダ１
００３に出力される。命令デコーダ１００３は入
力された命令バイトＤ０と、コプロセツサ識別信
号線１０１２，１０１３（＝“１”、“０”）とをデ
コードし、シーケンサ１００４に対しシーケンス
指定信号線群１００５によつてSEQ３のシーケ
ンス指定を行う。シーケンサ１００４はシーケン
ス指定信号線群１００５の指定に従い、第１５図
ｃに示す処理を行う。つまり、制御信号線群１０
０８によつてBIU１００７に対し、２回のリード
サイクルの発行を指令する。次に、シーケンサ１
００４は２回目のリードサイクルが完了すると、
BUSY信号１００９を調べ、BUSY＝１ならば
コプロセツサ９０１の実行が完了していないとし
て、BUSY＝０になるまで待ち状態に入る。
BUSY＝０を検出すると、シーケンサ１００４
は命令の実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the third coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="1", "0"), and sends the sequence SEQ3 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15c in accordance with the designation of the sequence designation signal line group 1005. In other words, the control signal line group 10
08 instructs the BIU 1007 to issue two read cycles. Next, sequencer 1
004 completes the second read cycle,
The BUSY signal 1009 is checked, and if BUSY=1, it is assumed that the execution of the coprocessor 901 has not been completed, and the program enters a wait state until BUSY=0.
When BUSY=0 is detected, the sequencer 1004
completes the execution of the instruction.

次に、CPU９００と第４のコプロセツサ９０
１とを接続する場合、第１のコプロセツサ制御信
号線９０３を“０”に固定し、第２のコプロセツ
サ制御信号線９０４を“０”に固定する。コプロ
セツサ識別部１０１０は第１のコプロセツサ制御
信号線９０３と、第２のコプロセツサ制御信号線
９０４と、リセツト信号１０１１とを入力し、第
１１図ｄに示すようにリセツト信号１０１１の立
上がりエツジで第１のコプロセツサ制御信号９０
３（＝“０”）及び第２のコプロセツサ制御信号９
０４（＝“０”）をラツチし、夫々コプロセツサ識
別信号線１０１２，１０１３に出力する。 Next, the CPU 900 and the fourth coprocessor 90
1, the first coprocessor control signal line 903 is fixed to "0" and the second coprocessor control signal line 904 is fixed to "0". The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and selects the first coprocessor at the rising edge of the reset signal 1011 as shown in FIG. 11d. coprocessor control signal 90
3 (="0") and second coprocessor control signal 9
04 (="0") and output to coprocessor identification signal lines 1012 and 1013, respectively.

次に、CPU９００が第２のコプロセツサに対
する命令バイトＤ０を外部バス９０２より入力す
ると、入力された命令バイトＤ０は一旦命令バツ
フア１００２に蓄えられ、更に、命令デコーダ１
００３に出力される。命令デコーダ１００３は入
力された命令バイトＤ０と、コプロセツサ識別信
号線１０１２，１０１３（＝“０”、“０”）とをデ
コードし、シーケンサ１００４に対しシーケンス
指定信号線群１００５によつてSEQ４のシーケ
ンス指定を行う。シーケンサ１００４はシーケン
ス指定信号線群１００５の指定に従い、第１５図
ｄに示す処理を行う。つまり、BUSY信号１０
０９を調べ、BUSY＝１ならばコプロセツサ９
０１の実行が完了していないとしてBUSY＝０
になるまで待ち状態に入る。BUSY＝０を検出
すると、制御信号線群１００８によつてBIU１０
０７に対し、２回のライトサイクルの発行を指令
する。次に、シーケンサ１００４は２回目のライ
トサイクルが完了すると、命令の実行を完了す
る。 Next, when the CPU 900 inputs the instruction byte D0 for the second coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="0", "0"), and sends the sequence SEQ4 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15d in accordance with the designation of the sequence designation signal line group 1005. In other words, BUSY signal 10
Check 09, and if BUSY=1, coprocessor 9
BUSY=0 as execution of 01 is not completed
It enters a waiting state until When BUSY=0 is detected, the control signal line group 1008 causes the BIU10
07 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 1004 completes execution of the instruction.

上述したように、第４の実施例においては、コ
プロセツサ制御信号９０３，９０４をリセツト信
号１０１１でラツチしてコプロセツサ識別信号１
０１２，１０１３を生成し、命令デコーダ１００
４で単一の命令バイトＤ０と、上記コプロセツサ
識別信号線１０１２，１０１３とを同時にデコー
ドすることにより、単一の命令バイトで４種類の
コプロセツサに対する制御を変えることができ
る。 As described above, in the fourth embodiment, the coprocessor control signals 903 and 904 are latched by the reset signal 1011, and the coprocessor identification signal 1 is
012, 1013, and the instruction decoder 100
By simultaneously decoding a single instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 in step 4, control over four types of coprocessors can be changed with a single instruction byte.

なお、上記第３、第４の実施例によれば、コプ
ロセツサから入力する既存の制御信号線をコプロ
セツサ識別に用いることにより、コプロセツサを
識別するための入力端子を特別に設ける必要がな
く、端子数を削減することができるという効果が
ある。 According to the third and fourth embodiments, by using the existing control signal line input from the coprocessor to identify the coprocessor, there is no need to provide a special input terminal for identifying the coprocessor, and the number of terminals can be reduced. This has the effect of reducing the

［発明の効果］ 以上説明したように本発明は、複数の種類が異
なるコプロセツサを接続可能で、且つ前記複数の
コプロセツサは同時に接続されることがないマイ
クロプロセツサにおいて、接続されているコプロ
セツサの識別信号と命令コードとを同時にデコー
ドするので、コプロセツサに対する命令コードを
削減することができ、その分プロセツサ自身の命
令バイトに割り当てることができるという効果が
ある。[Effects of the Invention] As explained above, the present invention provides a method for identifying connected coprocessors in a microprocessor to which a plurality of different types of coprocessors can be connected, and the plurality of coprocessors are not connected at the same time. Since signals and instruction codes are decoded simultaneously, the number of instruction codes for the coprocessor can be reduced, which can be allocated to the processor's own instruction bytes.

【図面の簡単な説明】[Brief explanation of drawings]

第１図乃至第３図は本発明の第１の実施例を説
明するための図であつて、第１図はシステムブロ
ツク図、第２図はCPU内部ブロツク図、第３図
は命令マツプ図、第４図及び第５図は本発明の第
２の実施例を説明するための図であつて、第４図
はシステムブロツク図、第５図はCPU内部ブロ
ツク図、第６図、第７図及び第８図ａ，ｂは本発
明の第３の実施例を説明するための図であつて、
第６図はシステムブロツク図、第７図はCPU内
部ブロツク図、第８図ａ，ｂは動作タイミング
図、第９図、第１０図、第１１図ａ乃至ｄは本発
明の第４の実施例を説明するための図であつて、
第９図はシステムブロツク図、第１０図はCPU
内部ブロツク図、第１１図ａ乃至ｄは動作タイミ
ング図、第１２図乃至第１４図は従来のコプロセ
ツサ制御方式を説明するための図であつて、第１
２図はシステムブロツク図、第１３図はCPU内
部ブロツク図、第１４図は命令マツプ図、第１５
図ａは第１のコプロセツサに対するSEQ１シー
ケンスのフローチヤート図、第１５図ｂは第２の
コプロセツサに対するSEQ２のシーケンスのフ
ローチヤート図、第１５図ｃは第３のコプロセツ
サに対するSEQ３シーケンスのフローチヤート
図、第１５図ｄは第４のコプロセツサに対する
SEQ４シーケンスのフローチヤート図である。 １００，４００，６００，９００，１２００；
CPU、１０１，４０１，６０１，９０１，１２
０１；コプロセツサ、１０２，４０２，６０２，
９０２，１２０２；外部バス、２０２，５０２，
７０２，１００２，１３０２；命令バツフア、２
０３，５０３，７０３，１００３，１３０３；命
令デコーダ、２０４，５０４，７０４，１００
４，１３０４；シーケンサ、２０６，５０６，７
０６，１００６，１３０６；実行制御部
（EXU）、２０７，５０７，７０７，１００７，
１３０７；バスサイクル制御部（BIU）、７１０，
１０１０；コプロセツサ識別部。 1 to 3 are diagrams for explaining the first embodiment of the present invention, in which FIG. 1 is a system block diagram, FIG. 2 is a CPU internal block diagram, and FIG. 3 is an instruction map diagram. , 4 and 5 are diagrams for explaining the second embodiment of the present invention, in which FIG. 4 is a system block diagram, FIG. 5 is a CPU internal block diagram, and FIGS. Figures 8a and 8b are diagrams for explaining the third embodiment of the present invention,
FIG. 6 is a system block diagram, FIG. 7 is an internal block diagram of the CPU, FIGS. 8a and 8b are operation timing diagrams, and FIGS. A diagram for explaining an example,
Figure 9 is the system block diagram, Figure 10 is the CPU
The internal block diagram, FIGS. 11a to 11d are operation timing diagrams, and FIGS. 12 to 14 are diagrams for explaining the conventional coprocessor control system.
Figure 2 is a system block diagram, Figure 13 is a CPU internal block diagram, Figure 14 is an instruction map diagram, and Figure 15 is a system block diagram.
Figure a is a flowchart of the SEQ1 sequence for the first coprocessor, Figure 15b is a flowchart of the SEQ2 sequence for the second coprocessor, Figure 15c is a flowchart of the SEQ3 sequence for the third coprocessor, Figure 15d is for the fourth coprocessor.
It is a flowchart diagram of SEQ4 sequence. 100, 400, 600, 900, 1200;
CPU, 101, 401, 601, 901, 12
01; coprocessor, 102,402,602,
902, 1202; external bus, 202, 502,
702, 1002, 1302; Command buffer, 2
03,503,703,1003,1303; Instruction decoder, 204,504,704,100
4,1304; Sequencer, 206,506,7
06, 1006, 1306; Execution control unit (EXU), 207, 507, 707, 1007,
1307; Bus cycle control unit (BIU), 710,
1010; Coprocessor identification unit.

Claims (1)

【特許請求の範囲】 １ 複数の種類が異なるコプロセツサの一つを選
択的にプロセツサに接続するコプロセツサ制御方
式において、前記プロセツサの命令セツト中に前
記コプロセツサに対する命令として前記複数種類
のコプロセツサに共通の単一の命令コードを備
え、前記プロセツサは前記共通の命令コードとコ
プロセツサの識別信号とをデコードして、前記複
数の種類が異なるコプロセツサのうちの一つを選
択的に制御することを特徴とするコプロセツサ制
御方式。 ２ 前記コプロセツサの識別信号は前記プロセツ
サの外部より与えられるものであることを特徴と
する特許請求の範囲第１項に記載のコプロセツサ
制御方式。 ３ 前記コプロセツサの識別信号は、コプロセツ
サ制御信号をリセツト信号でラツチして得られる
ものであることを特徴とする特許請求の範囲第１
項に記載のコプロセツサ制御方式。[Scope of Claims] 1. In a coprocessor control method in which one of a plurality of different types of coprocessors is selectively connected to a processor, a unit common to the plurality of types of coprocessors is provided as an instruction to the coprocessor during an instruction set for the processor. The coprocessor has a single instruction code, and the processor decodes the common instruction code and a coprocessor identification signal to selectively control one of the plurality of different types of coprocessors. control method. 2. The coprocessor control system according to claim 1, wherein the identification signal of the coprocessor is given from outside the processor. 3. The coprocessor identification signal is obtained by latching the coprocessor control signal with a reset signal.
The coprocessor control method described in Section.