JPH0578213B2 - - Google Patents
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- JPH0578213B2 JPH0578213B2 JP58128247A JP12824783A JPH0578213B2 JP H0578213 B2 JPH0578213 B2 JP H0578213B2 JP 58128247 A JP58128247 A JP 58128247A JP 12824783 A JP12824783 A JP 12824783A JP H0578213 B2 JPH0578213 B2 JP H0578213B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ信号をデイジタル信号に変換
する技術において、オフセツトのときのデイジタ
ル出力値を任意に設定したり、自動的にそのオフ
セツトのドリフトを補正するＡ−Ｄ変換器のオフ
セツト・ドリフト補正回路に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a technology for converting an analog signal to a digital signal. This invention relates to an offset/drift correction circuit for an A/D converter.
アナログ信号をデイジタル信号に変換するＡ−
Ｄ変換器において、精度良くアナログ信号をデイ
ジタル信号に変換するためにはＡ−Ｄ変換器の持
つオフセツト（アナログ信号が零のときのデイジ
タル出力値）のドリフトを温度変化、経時変化を
合わせてできるだけ小さく抑えなければならな
い。逆に高精度になると、このオフセツト・ドリ
フトによりそのＡ−Ｄ変換器の精度が決定される
ことになる。
A- converts analog signals into digital signals
In order to convert an analog signal into a digital signal with high precision in a D converter, the drift of the offset (digital output value when the analog signal is zero) of the A-D converter must be minimized by combining temperature changes and changes over time. Must be kept small. On the other hand, if the accuracy is high, the accuracy of the A/D converter will be determined by this offset drift.
このオフセツト・ドリフトを抑える方法として
は従来より
(1) Ａ−Ｄ変換器自体の精度追求。 Conventional methods to suppress this offset drift include (1) pursuit of accuracy in the A-D converter itself;
(2) CPU（マイクロコンピユータなど）を用いた
補正。(2) Correction using a CPU (microcomputer, etc.).
などがあげられる。etc.
これらのうち、(1)においてはＡ−Ｄ変換器を構
成する部品の精度を向上させてオフセツト・ドリ
フトを抑える方法であるが、これは精度的に限界
があり、コストも高く、Ａ−Ｄ変換器自体の特性
に依存してしまう欠点がある。 Among these, (1) is a method to suppress offset drift by improving the accuracy of the parts that make up the A-D converter, but this has a limit in accuracy, is expensive, and The disadvantage is that it depends on the characteristics of the converter itself.
また(2)の方法においてはCPUを用いてＡ−Ｄ
変換器のオフセツトを補正データとして読み取
り、その値を用いてソフト的に補正（引き算）し
たり、また、補正回路としてデイジタル信号をア
ナログ信号に変換するＤ−Ａ変換器を用いてその
デイジタル入力に先の補正データを与え、この補
正データのＤ−Ａ変換器のアナログ出力でＡ−Ｄ
変換器のアナログ信号入力に補正を加えるように
するものであるが、この方法はCPUやそのコン
トロール回路およびソフトウエアが必要であり、
システム的には複雑となる。 In addition, in method (2), A-D
You can read the offset of the converter as correction data and use that value to correct (subtract) it using software, or use a DA converter that converts digital signals to analog signals as a correction circuit to convert digital signals into analog signals. The previous correction data is given, and the analog output of the D-A converter of this correction data is used to convert A-D.
This method adds correction to the analog signal input of the converter, but this method requires a CPU, its control circuit, and software.
Systemically it becomes complicated.
本発明は上記の事情に鑑みて成されたもので、
任意に設定したオフセツトレベルに自動的に精度
良く補正することができるようにしてオフセツ
ト・ドリフトを抑制するようにしたＡ−Ｄ変換器
のオフセツト・ドリフト補正回路を提供すること
を目的とする。
The present invention was made in view of the above circumstances, and
It is an object of the present invention to provide an offset/drift correction circuit for an A/D converter which can suppress offset drift by automatically correcting to an arbitrarily set offset level with high precision.
すなわち、本発明は上記目的を達成するため、
Ａ−Ｄ変換モード時に閉成されＡ−Ｄ変換すべき
アナログ電圧を入力する第１のスイツチと、補正
モード時に閉成され、接地電位を供給する第２の
スイツチと、これら各スイツチを介して与えられ
る電圧と補正電圧との差の電圧を得る手段と、こ
の差の電圧を得て逐次これをデイジタル値に変換
するＡ−Ｄ変換手段と、所望のオフセツト設定値
を設定する設定手段と、補正モード時、このオフ
セツト設定値を基準にＡ−Ｄ変換手段の出力する
デイジタル値を比較すると共にその差の正負に応
じた極性選択のための信号を出力する比較手段
と、補正モード時、Ａ−Ｄ変換手段がＡ−Ｄ変換
を行う毎に該Ａ−Ｄ変換手段の最下位１ビツトに
対応するアナログ量相当の補正パルスを発生する
補正パルス発生手段と、この補正パルスを前記極
性選択のための信号により選択される極性で出力
する手段と、この手段を介して与えられた補正パ
ルスを積分して保持し、これを前記補正電圧とし
て出力する積分手段とより構成し、補正モード時
にＡ−Ｄ変換手段より出力されるデイジタル値と
Ａ−Ｄ変換手段に対する所望のオフセツト設定値
とを比較し、デイジタル値がオフセツト設定値と
異なるときはその差の正負に応じた極性選択のた
めの信号を発生させＡ−Ｄ変換毎に補正パルス発
生手段より出力される該Ａ−Ｄ変換手段の最下位
桁１ビツトに対応するアナログ量相当の補正パル
スを前記極性選択のための信号により選択される
極性で得てこれを積分手段に積分させてゆくよう
にし、Ａ−Ｄ変換を複数回繰り返すことによつて
Ａ−Ｄ変換手段のオフセツト値がオフセツト設定
値になるように上記最下位桁１ビツトに対応する
アナログ量ずつ積分値が補正され該オフセツト設
定値になるような積分値が得られてこれをＡ−Ｄ
変換手段のオフセツト補正用に用いるようにする
ことによりＡ−Ｄ変換モード時にオフセツト・ド
リフトの高精度な補正ができるようにし、また補
正モードを逐次実行することによりＡ−Ｄ変換手
段のオフセツトを所望のオフセツト設定値になる
よう自動的に補正するようにする。
That is, in order to achieve the above object, the present invention
A first switch that is closed during the A-D conversion mode and inputs the analog voltage to be converted from A-D, and a second switch that is closed during the correction mode and supplies the ground potential. means for obtaining a voltage difference between a given voltage and a correction voltage, an A-D conversion means for obtaining this difference voltage and successively converting it into a digital value, and a setting means for setting a desired offset setting value; In the correction mode, a comparison means compares the digital value outputted by the A-D conversion means with reference to this offset setting value, and outputs a signal for polarity selection according to the sign of the difference; - correction pulse generating means for generating a correction pulse equivalent to an analog amount corresponding to the lowest 1 bit of the A-D conversion means each time the A-D conversion means performs A-D conversion; and an integrating means that integrates and holds the correction pulse applied through this means and outputs it as the correction voltage. - Compare the digital value output from the D conversion means with a desired offset setting value for the A-D conversion means, and when the digital value differs from the offset setting value, a signal is sent for polarity selection according to the sign or negative of the difference. A correction pulse corresponding to an analog amount corresponding to the least significant bit of the A-D converting means, which is output from the correction pulse generating means every time A-D conversion is generated, is selected by the signal for polarity selection. The polarity is obtained and integrated by the integrating means, and by repeating the A-D conversion multiple times, the least significant digit 1 bit is set so that the offset value of the A-D converting means becomes the offset setting value. The integral value is corrected by the analog amount corresponding to
By using it for offset correction of the conversion means, it is possible to perform highly accurate correction of offset drift in the A-D conversion mode, and by sequentially executing the correction mode, it is possible to adjust the offset of the A-D conversion means as desired. Automatically correct the offset setting value.
以下、本発明の一実施例について図面を参照し
ながら説明する。
An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明装置の構成を示すブロツク図で
あり、図中１はアナログ信号の入力用スイツチ、
２は接地用スイツチである。これら両スイツチ
１，２は一方が閉路状態にあるときは他方は開路
状態にあり、図示しないコントローラにより切換
えられる。３はこれらスイツチ１，２を介して与
えられる入力が非反転側入力端子に供給されると
共に後述するオフセツト・ドリフト補正出力が反
転側入力端子に供給されて両者の差の出力を増幅
し出力する演算増幅器による差動増幅器である。
４はこの差動増幅器３の出力をデイジタル値に変
換して出力するＡ−Ｄ変換器であり、５は所望と
するオフセツト値を設定するデイジタルスイツチ
によるオフセツト設定器である。６はこのオフセ
ツト設定器５の出力するオフセツト設定値を基準
に前記Ａ−Ｄ変換器４の出力するデイジタル値を
比較すると共にその比較結果に応じて例えば比較
値が基準値を超えるときには論理レベル“Ｌ”信
号を、また基準値を下廻るときには論理レベル
“Ｈ”信号を極性切換信号として出力する比較器
である。７は前記図示しない制御系の出力するコ
ントロール信号により制御され、Ａ−Ｄ変換器４
のサンプリング期間に合わせて補正パルスを１つ
ずつ発生する補正パルス発生回路、８はこの補正
パルス発生回路７の出力する補正パルスを比較器
６の極性切換信号に応じて極性を切換えて出力す
る極性切換回路である。この極性切換回路８は極
性切換信号が“Ｌ”のとき補正パルスの極性を正
に、また“Ｈ”のとき、補正パルスの極性を負に
切換えて出力する。９はこの極性切換回路８の出
力を積分すると共に積分時の積分抵抗や積分コン
デンサの定数に応じた誤差分の補正量ΔVCを補正
してオフセツト・ドリフト補正出力として差動増
幅器３に与える積分器である。 FIG. 1 is a block diagram showing the configuration of the device of the present invention, in which numeral 1 indicates an analog signal input switch;
2 is a grounding switch. When one of these switches 1 and 2 is in a closed state, the other is in an open state, and are switched by a controller (not shown). 3, inputs applied via these switches 1 and 2 are supplied to the non-inverting input terminal, and an offset/drift correction output, which will be described later, is supplied to the inverting input terminal, and the output of the difference between the two is amplified and output. It is a differential amplifier using an operational amplifier.
4 is an A-D converter that converts the output of the differential amplifier 3 into a digital value and outputs it, and 5 is an offset setter using a digital switch for setting a desired offset value. 6 compares the digital value output from the A-D converter 4 with the offset setting value output from the offset setter 5 as a reference, and depending on the comparison result, for example, when the comparison value exceeds the reference value, a logic level is set. This comparator outputs a logic level "H" signal as a polarity switching signal when the polarity is below a reference value. 7 is controlled by a control signal output from the control system (not shown), and the A-D converter 4
A correction pulse generation circuit 8 generates correction pulses one by one according to the sampling period of the correction pulse generation circuit 7, and 8 is a polarity that switches the polarity of the correction pulses output from the correction pulse generation circuit 7 and outputs them according to the polarity switching signal of the comparator 6. It is a switching circuit. This polarity switching circuit 8 switches the polarity of the correction pulse to positive when the polarity switching signal is "L", and switches the polarity of the correction pulse to negative when it is "H" and outputs it. 9 integrates the output of this polarity switching circuit 8, corrects the correction amount ΔV C for the error corresponding to the constant of the integrating resistor and the integrating capacitor during integration, and supplies the output to the differential amplifier 3 as an offset/drift correction output. It is a vessel.
前記補正パルス発生回路７は演算増幅器OP１、
スイツチSW１、入力抵抗Ｒ１を用いて第２図の
如き構成となつており、入力抵抗Ｒ１を介して演
算増幅器OP１の非反転側入力端子にVREFなる電
圧を印加してあり、スイツチSW１を時間幅Ｔだ
け閉じることにより該非反転側入力端子の電位を
接地電圧とし、これによつて時間幅ＴでVREFなる
電圧のパルスを発生できるようになつている。 The correction pulse generation circuit 7 includes an operational amplifier OP1,
The configuration is as shown in Fig. 2 using switch SW1 and input resistor R1, and a voltage V REF is applied to the non-inverting input terminal of operational amplifier OP1 via input resistor R1. By closing by width T, the potential of the non-inverting side input terminal is set to the ground voltage, thereby making it possible to generate a pulse of voltage V REF with time width T.
また、積分器９は演算増幅器OP２と入力抵抗
Ｒ２、積分コンデンサＣを用いて第３図の如く構
成されており、Ｒ２とＣで定まる時定数をもつて
入力電圧を積分するものである。 The integrator 9 is constructed using an operational amplifier OP2, an input resistor R2, and an integrating capacitor C as shown in FIG. 3, and integrates the input voltage with a time constant determined by R2 and C.
次に上記構成の本装置の作用について説明す
る。 Next, the operation of this device having the above configuration will be explained.
本装置はＡ−Ｄ変換モードと補正モードの二つ
のモードを選択できるようになつており、補正モ
ードはＡ−Ｄ変換の休止期間となる。 This device is capable of selecting two modes: A-D conversion mode and correction mode, and correction mode is a pause period of A-D conversion.
今、補正モードが選択されたとすると、図示し
ない制御系の出力するコントロール信号によりス
イツチ１が開放され、スイツチ２が閉成される。
スイツチ２は接地されていることからこれによつ
て零Ｖの電圧が差動増幅器３の非反転側入力端子
に与えられることになる。 Now, if the correction mode is selected, switch 1 is opened and switch 2 is closed by a control signal output from a control system (not shown).
Since the switch 2 is grounded, a voltage of 0V is thereby applied to the non-inverting input terminal of the differential amplifier 3.
今、初期状態であれば積分器９の出力は零であ
ることから差動増幅器３は零なる入力に対応して
零なる出力を発生し、Ａ−Ｄ変換器４に与えるこ
とになる。この入力に対し、Ａ−Ｄ変換器４は図
示しない制御系より所定のタイミングで与えられ
るコントロール信号に従い、通常のＡ−Ｄ変換動
作を行い、デイジタル値に変換して出力する。 Now, in the initial state, the output of the integrator 9 is zero, so the differential amplifier 3 generates a zero output in response to the zero input, and supplies it to the AD converter 4. In response to this input, the A/D converter 4 performs a normal A/D conversion operation in accordance with a control signal given at a predetermined timing from a control system (not shown), converts it into a digital value, and outputs the digital value.
このデイジタル値は比較器６に与えられ、オフ
セツト設定器５により予め設定されているオフセ
ツト値と比較される。比較器６はこの比較の結
果、Ａ−Ｄ変換器４の出力するデイジタル値がオ
フセツト設定器５より与えられるオフセツト値よ
り大きいか小さいかにより“Ｌ”または“Ｈ”の
信号を極性切換信号として出力する。 This digital value is given to a comparator 6 and compared with an offset value set in advance by an offset setter 5. As a result of this comparison, the comparator 6 outputs an "L" or "H" signal as a polarity switching signal depending on whether the digital value output from the A-D converter 4 is larger or smaller than the offset value given by the offset setter 5. Output.
一方、図示しない制御系からのコントロール信
号を受けてＡ−Ｄ変換器４のＡ−Ｄ変換休止期間
に同期して補正パルス発生回路７より補正パルス
が１パルス出力され、極性切換回路８に与えられ
る。この極性切換回路８は比較器６の出力する極
性切換信号に応じ補正パルスの極性を切換えて出
力するもので例えば極性切換信号が“Ｌ”ならば
補正パルスの極性を正で、また“Ｈ”ならば負の
極性として積分器９に与える。この補正パルスを
受けると積分器９はこの補正パルスを積分して保
持し、その保持した積分値をオフセツトの補正信
号として差動増幅器３の反転側入力端子に与え
る。これが基準サイクルであり、この基準サイク
ル１回でオフセツト補正量がＡ−Ｄ変換器４の最
小の分解能である最小桁１ビツト分に対応するア
ナログ量相当となるように回路定数を設定してお
く。 On the other hand, in response to a control signal from a control system (not shown), one correction pulse is output from the correction pulse generation circuit 7 in synchronization with the A-D conversion pause period of the A-D converter 4, and is applied to the polarity switching circuit 8. It will be done. This polarity switching circuit 8 switches the polarity of the correction pulse according to the polarity switching signal output from the comparator 6 and outputs it. For example, if the polarity switching signal is "L", the polarity of the correction pulse is positive, and it is "H". If so, it is given to the integrator 9 as a negative polarity. Upon receiving this correction pulse, the integrator 9 integrates and holds this correction pulse, and applies the held integral value to the inverting side input terminal of the differential amplifier 3 as an offset correction signal. This is the reference cycle, and the circuit constants are set so that in one reference cycle, the offset correction amount is equivalent to the analog amount corresponding to the minimum digit, 1 bit, which is the minimum resolution of the A-D converter 4. .
積分器９の出力を受けた差動増幅器３は該出力
を反転してＡ−Ｄ変換器４に与えるのでＡ−Ｄ変
換器４の出力するデイジタル値はオフセツトを最
小桁１ビツト分補正されてオフセツト設定値に近
づく。 The differential amplifier 3 that receives the output of the integrator 9 inverts the output and supplies it to the A-D converter 4, so that the digital value output from the A-D converter 4 has an offset corrected by one bit of the minimum digit. Approaching the offset setting value.
このようにして基準サイクルを複数回繰り返し
行うことによりＡ−Ｄ変換器４のオフセツト値が
オフセツト設定値にほぼ達するまで１回の基準サ
イクル毎にＡ−Ｄ変換器４の最小桁１ビツト相当
のアナログ量ずつ積分器９の積分値は補正され、
この積分値がＡ−Ｄ変換器４のオフセツト補正量
としてＡ−Ｄ変換器４の入力を補正するための差
動増幅器３に与えられるので、Ａ−Ｄ変換器４の
オフセツト値は最終的には最小桁の±１ビツトの
範囲内で収束し、オフセツト・ドリフトを補正で
きる。 By repeating the reference cycle a plurality of times in this way, the offset value of the A-D converter 4 corresponding to the minimum digit 1 bit is read every reference cycle until the offset value of the A-D converter 4 almost reaches the offset setting value. The integral value of the integrator 9 is corrected by analog amount,
This integral value is given to the differential amplifier 3 for correcting the input of the A-D converter 4 as the offset correction amount of the A-D converter 4, so that the offset value of the A-D converter 4 is finally converges within ±1 bit of the minimum digit, and offset drift can be corrected.
次にＡ−Ｄ変換モードに切換えるとスイツチ２
は開路され、代つてスイツチ１が閉路される。ま
た、このモード時には図示しない制御系により比
較器６、極性切換回路８、補正パルス発生回路７
は停止状態に制御される。そして積分器９のみが
補正モード時に保持した積分値を差動増幅器３の
反転側入力端子に与えている。従つて、Ａ−Ｄ変
換すべきアナログ信号が閉路されているスイツチ
１を介して差動増幅器３の非反転側入力端子に与
えられると、この差動増幅器３からの出力は入力
されたアナログ信号に対して積分器９からの積分
値補正を加えたかたちで、すなわち、Ａ−Ｄ変換
器４のオフセツト値分の補正を加えたかたちの信
号レベルとなつてＡ−Ｄ変換器４に与えられる。
そのため、Ａ−Ｄ変換器４から変換されて出力さ
れるデイジタル値はＡ−Ｄ変換すべきアナログ量
に対応したオフセツトのない正確なデイジタル値
となる。 Next, when switching to A-D conversion mode, switch 2
is opened, and switch 1 is closed instead. In addition, in this mode, a control system (not shown) controls the comparator 6, polarity switching circuit 8, and correction pulse generation circuit 7.
is controlled to a stopped state. Only the integrator 9 supplies the integral value held during the correction mode to the inverting input terminal of the differential amplifier 3. Therefore, when an analog signal to be A-D converted is applied to the non-inverting input terminal of the differential amplifier 3 via the closed switch 1, the output from the differential amplifier 3 is the same as the input analog signal. The signal level is given to the A-D converter 4 in a form in which the integral value correction from the integrator 9 has been added to the signal level, that is, in a form in which a correction for the offset value of the A-D converter 4 has been added. .
Therefore, the digital value converted and output from the A/D converter 4 becomes an accurate digital value without offset corresponding to the analog amount to be A/D converted.
Ａ−Ｄ変換は例えばCTスキヤナなどのように
透過Ｘ線量を電気量として検出してこれをデイジ
タル量に変換し、データとして収集してゆくよう
な場合、被検体一断面当り数秒乃至数分程度の間
のデータ収集を行つて画像再構成処理に入るた
め、その画像再構成処理に入るとＡ−Ｄ変換は行
わない。したがつて、電源投入直後とＡ−Ｄ変換
の行わない期間において、例えば制御系などによ
り自動的に補正モードに設定するようにし、Ａ−
Ｄ変換器４のオフセツト・ドリフトを補正するた
めの補正量を積分器９に保持させておくことによ
り常にオフセツトのない高精度のデイジタル変換
が行えるようになる。 A-D conversion takes about several seconds to several minutes per cross-section of a subject, for example in a CT scanner that detects the amount of transmitted X-rays as an electrical amount, converts it to a digital amount, and collects it as data. Since the image reconstruction process is started after data collection during this period, A-D conversion is not performed once the image reconstruction process is started. Therefore, immediately after the power is turned on and during a period when A-D conversion is not performed, the control system is automatically set to the correction mode, and the A-D conversion mode is automatically set.
By allowing the integrator 9 to hold a correction amount for correcting the offset drift of the D converter 4, highly accurate digital conversion without offset can be performed at all times.
尚、補正モードは手動による指令に基づいて行
うようにしても良いが、Ａ−Ｄ変換を行わない期
間に定期的に制御系により補正モードに設定して
オフセツト・ドリフトに対応した補正量を常に積
分器９に保持させることができるようにした方が
良い。また、補正量が得られた時点でＡ−Ｄ変換
モードに自動的に切換わるようにすることもでき
る。また、比較器６は比較値と基準値が一致した
ときは一致出力を出すことができるようにしてこ
れによりＡ−Ｄ変換モードに移行するようにする
こともできる。 Although the correction mode may be set based on manual commands, the control system may periodically set the correction mode during periods when A-D conversion is not performed to ensure that the correction amount corresponding to offset drift is constantly adjusted. It is better to allow the integrator 9 to hold it. Further, it is also possible to automatically switch to the A-D conversion mode when the correction amount is obtained. Further, the comparator 6 may be configured to output a match output when the comparison value and the reference value match, thereby shifting to the A/D conversion mode.
ここで、補正モード時の動作について更に詳細
に説明しておく。 Here, the operation in the correction mode will be explained in more detail.
前述したようにこのモード時には入力段のスイ
ツチ１が開、スイツチ２が閉となり、差動増幅器
４の非反転側入力端子はＡ−Ｄ変換すべきアナロ
グ信号の入力が断たれており、他方、スイツチ２
により接地されて零Ｖに固定されている。差動増
幅器３はこの零Ｖ信号をＡ−Ｄ変換器４の入力側
に供給し、Ａ−Ｄ変換器４はこの信号をデイジタ
ル変換する。この変換されたデイジタル値はオフ
セツト設定器５により任意に設定されたオフセツ
ト設定値と比較器６によりその大小が比較され、
その結果が極性切換信号として出力される。例え
ばＡ−Ｄ変換器４の出力するデイジタル値が十進
数で10で、オフセツト設定値が０であつたとする
と、Ａ−Ｄ変換器４の出力値は基準値であるオフ
セツト設定値より大きいので比較器６の出力する
極性切換信号は“Ｌ”となる。 As mentioned above, in this mode, input stage switch 1 is open and switch 2 is closed, and the non-inverting side input terminal of differential amplifier 4 is cut off from inputting the analog signal to be A-D converted. switch 2
It is grounded and fixed at zero V. The differential amplifier 3 supplies this zero V signal to the input side of the A/D converter 4, and the A/D converter 4 converts this signal into a digital signal. This converted digital value is compared with the offset set value arbitrarily set by the offset setter 5 by the comparator 6,
The result is output as a polarity switching signal. For example, if the digital value output by the A-D converter 4 is 10 in decimal and the offset setting value is 0, the output value of the A-D converter 4 is larger than the offset setting value, which is the reference value, so it is necessary to compare it. The polarity switching signal outputted from the device 6 becomes "L".
一方、Ａ−Ｄ変換器４のＡ−Ｄ変換を行わない
期間（この間には前回のＡ−Ｄ変換値が出力され
ている）に補正パルス発生回路７より波高値
VREF′パルス幅Ｔの正の極性をもつパルスが１パ
ルス発生し、極性切換回路８に供給される。 On the other hand, during a period in which the A-D converter 4 does not perform A-D conversion (during which the previous A-D conversion value is output), the correction pulse generation circuit 7 outputs the peak value.
One pulse of positive polarity with pulse width T is generated and supplied to the polarity switching circuit 8.
今、極性切換信号が“Ｈ”のとはこの補正パル
スは−１倍にまた、“Ｌ”のときは＋１倍にされ
て積分器９に供給される。 Now, when the polarity switching signal is "H", this correction pulse is multiplied by -1, and when it is "L", it is multiplied by +1 and supplied to the integrator 9.
積分器９ではこの補正パルスを積分し、その出
力に
ΔVC＝１／RC∫T OVREF dt＝VREF°Ｔ／RC ……(1)
なる補正電圧を今までの積分器出力VCOに加え、
VCO＋ΔVCの電位として差動増幅器３の反転側入
力端子に供給する。 The integrator 9 integrates this correction pulse and outputs the correction voltage ΔV C = 1/RC∫ T O V REF dt=V REF °T/RC (1) as the integrator output V CO In addition to
It is supplied to the inverting side input terminal of the differential amplifier 3 as a potential of V CO +ΔV C.
ここで、(1)式においてＲは積分抵抗、Ｃは積分
コンデンサの各定数であり、ΔVCがＡ−Ｄ変換器
４の最小桁１ビツトに相当する電圧となるように
定数を定めておく。 Here, in equation (1), R is the constant of the integrating resistor and C is the constant of the integrating capacitor, and the constants are determined so that ΔV C is the voltage corresponding to the minimum digit 1 bit of the A-D converter 4. .
例えば８ビツト10VフルスケールのＡ−Ｄ変換
器４の場合、最小桁１ビツトに相当するΔVCは
ΔVC＝10V／28≒39mV ……(2)
となる。 For example, in the case of the 8-bit 10V full-scale A-D converter 4, the ΔV C corresponding to the minimum digit 1 bit is ΔV C =10 V /2 8 ≈39 mV (2).
VCO＋ΔVCなる補正電圧が差動増幅器３に加え
られると差動増幅器３はこれを反転して後、Ａ−
Ｄ変換器４に与えるので、この状態で再びＡ−Ｄ
変換を行うとＡ−Ｄ変換器４はこの補正電圧分補
正されて最小桁１ビツトの±1/2の量子化誤差の
もとでＡ−Ｄ変換を行い、その出力は先の10から
１ビツト分オフセツトに近づいた１ビツトの９倍
の値に縮少される。この出力は再びオフセツト設
定値と比較され、その結果、比較器６から極性切
換信号“Ｈ”が出力される。そして、ΔVCの補正
電位が積分器９に加えられることになる。 When a correction voltage of V CO +ΔV C is applied to the differential amplifier 3, the differential amplifier 3 inverts this and then A-
Since it is given to the D converter 4, the A-D is again given in this state.
When the conversion is performed, the A-D converter 4 is corrected by this correction voltage and performs A-D conversion with a quantization error of ±1/2 of the minimum digit 1 bit, and its output is changed from the previous 10 to 1. The value is reduced to 9 times the value of 1 bit, which approaches the bit offset. This output is again compared with the offset setting value, and as a result, the comparator 6 outputs a polarity switching signal "H". Then, a correction potential of ΔV C is applied to the integrator 9.
この動作を繰り返し行うことにより、積分器９
の積分値はΔVC刻みで補正され、その結果、積分
器９の出力であるＡ−Ｄ変換器４のオフセツト値
を補正するに必要なだけの積分値が得られ、これ
で補正されることによつてＡ−Ｄ変換器４のオフ
セツト値は最小桁±１ビツトの範囲内に納まるこ
とになる。 By repeating this operation, the integrator 9
The integral value of is corrected in ΔV C increments, and as a result, the integral value necessary to correct the offset value of the A-D converter 4, which is the output of the integrator 9, is obtained. Therefore, the offset value of the A-D converter 4 falls within the range of the minimum digit ±1 bit.
この状態で次のＡ−Ｄ変換モードに切換えると
積分器９にはオフセツトを補正するに必要なだけ
の補正値が保存されていて、これが差動増幅器３
に補正量として与えられることからＡ−Ｄ変換時
の入力信号に対するＡ−Ｄ変換器４のオフセツト
分のレベル補正が成されて正確なＡ−Ｄ変換が行
えることになる。 When switching to the next A-D conversion mode in this state, the integrator 9 will have stored the correction value necessary to correct the offset, and this will be transferred to the differential amplifier 3.
Since this is given as a correction amount, a level correction corresponding to the offset of the A-D converter 4 with respect to the input signal at the time of A-D conversion is performed, and accurate A-D conversion can be performed.
尚、Ａ−Ｄ変換器４のオフセツト値がオフセツ
ト設定値にほぼ達した状態での本装置のタイムチ
ヤートを第４図に示しておく。 Incidentally, FIG. 4 shows a time chart of this apparatus in a state in which the offset value of the A-D converter 4 has almost reached the offset setting value.
以上のように本発明によればＡ−Ｄ変換器のオ
フセツトを任意に設定したレベルとなるよう自動
的に補正できるようになる。 As described above, according to the present invention, the offset of the A-D converter can be automatically corrected to an arbitrarily set level.
以上詳述したように本発明はＡ−Ｄ変換モード
時に閉成されＡ−Ｄ変換すべきアナログ電圧を入
力する第１のスイツチと、補正モード時に閉成さ
れ、接地電位を供給する第２のスイツチと、これ
ら各スイツチを介して与えられる電圧と補正電圧
との差の電圧を得る手段と、この差の電圧を得て
逐次これをデイジタル値に変換するＡ−Ｄ変換手
段と、所望のオフセツト設定値を設定する設定手
段と、補正モード時、このオフセツト設定値を基
準にＡ−Ｄ変換手段の出力するデイジタル値を比
較すると共にその差の正負に応じた極性選択のた
めの信号を出力する比較手段と、補正モード時、
Ａ−Ｄ変換手段がＡ−Ｄ変換を行う毎に該Ａ−Ｄ
変換手段の最下位１ビツトに対応するアナログ量
相当の補正パルスを発生する補正パルス発生手段
と、この補正パルスを前記極性選択のための信号
により選択される極性で出力する手段と、この手
段を介して与えられた補正パルスを積分して保持
し、これを前記補正電圧として出力する積分手段
とより構成し、補正モード時にＡ−Ｄ変換手段よ
り出力されるデイジタル値とＡ−Ｄ変換手段に対
する所望のオフセツト設定値とを比較し、デイジ
タル値がオフセツト設定値と異なるときはその差
の正負に応じた極性選択のための信号を発生さ
せ、Ａ−Ｄ変換毎に補正パルス発生手段より出力
される該Ａ−Ｄ変換手段の最下位桁１ビツトに対
応するアナログ量相当の補正パルスを前記極性選
択のための信号により選択される極性で得てこれ
を積分手段に積分させてゆくようにし、Ａ−Ｄ変
換を複数回繰り返すことによつてＡ−Ｄ変換手段
のオフセツト値がオフセツト設定値になるように
上記最下位桁１ビツトに対応するアナログ量ずつ
積分値が補正され該オフセツト設定値になるよう
な積分値が得られてこれをＡ−Ｄ変換手段のオフ
セツト補正用に用いるようにすることによりＡ−
Ｄ変換モード時にオフセツト・ドリフトの高精度
な補正ができるようになり、また補正モードを逐
次自動的に実行させることによつてＡ−Ｄ変換手
段のオフセツトを常に所望のオフセツト設定値と
なるように補正することができるなどの特徴を有
するＡ−Ｄ変換器のオフセツト・ドリフト補正回
路を提供することができる。
As described in detail above, the present invention includes a first switch that is closed during the A-D conversion mode and inputs an analog voltage to be converted from A-D, and a second switch that is closed during the correction mode and supplies the ground potential. a switch, means for obtaining a voltage difference between the voltage applied through each of these switches and a correction voltage, an A-D conversion means for obtaining this difference voltage and successively converting it into a digital value, and a desired offset. A setting means for setting a set value and, in the correction mode, a digital value outputted from the A-D converting means with reference to this offset set value and outputting a signal for polarity selection according to the sign or negative of the difference. Comparison means and in correction mode,
Every time the A-D conversion means performs A-D conversion, the A-D
a correction pulse generating means for generating a correction pulse equivalent to an analog amount corresponding to the lowest one bit of the conversion means; a means for outputting the correction pulse with a polarity selected by the signal for polarity selection; and an integrating means that integrates and holds the correction pulse given through the A-D converter and outputs it as the correction voltage. The digital value is compared with a desired offset setting value, and when the digital value differs from the offset setting value, a signal for polarity selection is generated depending on the sign or negative of the difference, and is outputted from the correction pulse generating means every time A-D conversion is performed. A correction pulse corresponding to an analog quantity corresponding to the least significant bit of the A-D converting means is obtained with a polarity selected by the polarity selection signal, and the correction pulse is integrated by the integrating means, By repeating the A-D conversion multiple times, the integral value is corrected by the analog amount corresponding to the least significant bit, so that the offset value of the A-D conversion means becomes the offset set value. By obtaining an integral value and using it for offset correction of the A-D conversion means, the A-
It is now possible to perform highly accurate correction of offset drift in the D conversion mode, and by automatically executing the correction mode one after another, the offset of the A-D conversion means can always be set to the desired offset setting value. It is possible to provide an offset/drift correction circuit for an A/D converter that has features such as being able to perform offset/drift correction.
第１図は本発明の一実施例を示すブロツク図、
第２図はその補正パルス発先回路の構成例を示す
回路図、第３図は積分器の構成例を示す回路図、
第４図は本発明装置の動作の一例を示すタイムチ
ヤートである。
１，２，SW１……スイツチ、３……差動増幅
器、４……Ａ−Ｄ変換器、５……オフセツト設定
器、６……比較器、７……補正パルス発生回路、
８……極性切換回路、９……積分器。
FIG. 1 is a block diagram showing one embodiment of the present invention;
FIG. 2 is a circuit diagram showing an example of the configuration of the correction pulse starting circuit, and FIG. 3 is a circuit diagram showing an example of the configuration of the integrator.
FIG. 4 is a time chart showing an example of the operation of the apparatus of the present invention. 1, 2, SW1...Switch, 3...Differential amplifier, 4...A-D converter, 5...Offset setter, 6...Comparator, 7...Correction pulse generation circuit,
8...Polarity switching circuit, 9...Integrator.
Claims (1)
べきアナログ電圧を入力する第１のスイツチと、
補正モード時に閉成され、接地電位を供給する第
２のスイツチと、これら各スイツチを介して与え
られる電圧と補正電圧との差の電圧を得る手段
と、この差の電圧を得て逐次これをデイジタル値
に変換するＡ−Ｄ変換手段と、所望のオフセツト
設定値を設定する設定手段と、補正モード時、こ
のオフセツト設定値を基準にＡ−Ｄ変換手段の出
力するデイジタル値を比較すると共にその差の正
負に応じた極性選択のための信号を出力する比較
手段と、補正モード時、Ａ−Ｄ変換手段がＡ−Ｄ
変換を行う毎に該Ａ−Ｄ変換手段の最下位１ビツ
トに対応するアナログ量相当の補正パルスを発生
する補正パルス発生手段と、この補正パルスを前
記極性選択のための信号により選択される極性で
出力する手段と、この手段を介して与えられた補
正パルスを積分して保持し、これを前記補正電圧
として出力する積分手段とより構成したことを特
徴とするＡ−Ｄ変換器のオフセツト・ドリフト補
正回路。1 a first switch that is closed during the A-D conversion mode and inputs an analog voltage to be converted from A to D;
a second switch that is closed during the correction mode and supplies the ground potential; means for obtaining a voltage difference between the voltage applied through each of these switches and the correction voltage; An A-D converting means for converting into a digital value, a setting means for setting a desired offset set value, and in the correction mode, a digital value outputted from the A-D converting means is compared with this offset set value as a reference, and the digital value is compared. A comparison means outputs a signal for polarity selection according to the positive or negative of the difference, and an A-D conversion means outputs an A-D signal in the correction mode.
a correction pulse generating means that generates a correction pulse equivalent to an analog amount corresponding to the lowest 1 bit of the A-D conversion means each time conversion is performed; and an integrating means for integrating and holding a correction pulse applied through the means and outputting it as the correction voltage. Drift correction circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12824783A JPS6029025A (en) | 1983-07-14 | 1983-07-14 | Offset/drift correcting circuit for analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12824783A JPS6029025A (en) | 1983-07-14 | 1983-07-14 | Offset/drift correcting circuit for analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029025A JPS6029025A (en) | 1985-02-14 |
| JPH0578213B2 true JPH0578213B2 (en) | 1993-10-28 |
Family
ID=14980128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12824783A Granted JPS6029025A (en) | 1983-07-14 | 1983-07-14 | Offset/drift correcting circuit for analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029025A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199558U (en) * | 1986-06-07 | 1987-12-18 | ||
| JP2552304B2 (en) * | 1987-08-20 | 1996-11-13 | パイオニア株式会社 | Offset compensation circuit |
| DE60307226D1 (en) * | 2003-02-18 | 2006-09-14 | St Microelectronics Srl | Analog-to-digital converter with correction of shift errors |
| JP7079914B2 (en) * | 2018-11-12 | 2022-06-03 | 日本電信電話株式会社 | AD converter with self-calibration function |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027346A (en) * | 1973-04-11 | 1975-03-20 | ||
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
| JPS5552628A (en) * | 1978-10-13 | 1980-04-17 | Hitachi Ltd | Compensating circuit for voltage comparator |
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
-
1983
- 1983-07-14 JP JP12824783A patent/JPS6029025A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027346A (en) * | 1973-04-11 | 1975-03-20 | ||
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
| JPS5552628A (en) * | 1978-10-13 | 1980-04-17 | Hitachi Ltd | Compensating circuit for voltage comparator |
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029025A (en) | 1985-02-14 |
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