JPH057789B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタルオーデイオ再生装置にお
けるミユーテイング回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a muting circuit in a digital audio playback device.

〔背景技術とその問題点〕[Background technology and its problems]

デイジタルオーデイオ再生装置としては、デイ
ジタルオーデイオテーププレーヤやデイジタルオ
ーデイオデイスクプレーヤが知られている。これ
らの再生装置では、各種サーボシステムの乱れに
よるエラーや、記録媒体面に付着したゴミや媒体
面上の傷付き等により信号が欠落するドロツプア
ウト等によつて発生するエラーにより、再生信号
にノイズが発生することがある。各種サーボシス
テムの乱れとして、たとえばデイジタルオーデイ
オデイスクプレーヤでは、デイスク面上に形成さ
れたピツト列であるトラツクからの左右のずれを
制御するトラツキングサーボの乱れや、上記ピツ
ト上にピツクアツプのレーザ光の焦点が常に合う
ように制御するフオーカスサーボの乱れ等があ
る。 As digital audio playback devices, digital audio tape players and digital audio disc players are known. In these playback devices, noise is generated in the playback signal due to errors caused by disturbances in various servo systems, dropouts, etc., where the signal is lost due to dust attached to the recording medium surface, scratches on the medium surface, etc. This may occur. Disturbances in various servo systems include, for example, in digital audio disk players, disturbances in the tracking servo that controls left and right deviations from the track, which is a row of pits formed on the disk surface, and disturbances in the laser beam from the pick-up on the pits. There is a disturbance in the focus servo, which controls the focus so that it is always in focus.

ところで、上記デイジタルオーデイオ再生装置
では、エラーを含んだ再生信号をエラー訂正回路
やエラー補正回路に通すことにより、エラー訂正
およびエラー補正を行なうが、たとえばドロツプ
アウトの量が多くバーストエラーの長さが長い場
合には、エラー補正回路において補正しきれず、
再生信号にノイズが発生する。そこで、このよう
な補正しきれないノイズを除去するために、信号
のノイズ部分を無信号にするミユーテイングが施
される。ところが、従来のミユーテイング回路で
は、補正しきれないエラーが多くミユーテイング
が必要であるというミユーテイング条件発生と同
時に再生出力を無音にし、ミユーテイング条件の
解除と同時に再生出力を元に戻していた。第１図
Ａは、再生信号中のミユーテイング条件発生期間
をアナログ信号に対応させて示しており、第１図
Ｂは、第１図Ａの信号波形にミユーテイングを施
した状態を示している。この第１図Ｂに示すよう
に、従来は、ミユーテイング期間の開始部分ａお
よび解除部分ｂにおいて、信号が急に切換わるた
め、クリツク音が発生するという欠点があつた。
また、たとえ一瞬のミユーテイングであつても、
従来ではこのように信号が急に切換わるため、ミ
ユーテイングが施されたことが知られてしまうと
いう欠点があつた。 By the way, in the digital audio playback device described above, error correction and correction are performed by passing the playback signal containing errors through an error correction circuit or an error compensation circuit. In some cases, the error correction circuit cannot fully correct the error,
Noise occurs in the playback signal. Therefore, in order to remove such noise that cannot be corrected, muting is performed to make the noise portion of the signal non-signal. However, in conventional muting circuits, the playback output is silenced as soon as a muting condition occurs in which there are too many errors that cannot be corrected and mutating is necessary, and the playback output is returned to the original state as soon as the muting condition is canceled. FIG. 1A shows the muting condition occurrence period in the reproduced signal in correspondence with an analog signal, and FIG. 1B shows the signal waveform of FIG. 1A subjected to muting. As shown in FIG. 1B, the conventional method has a disadvantage in that a clicking sound is generated because the signals are suddenly switched at the start part a and the release part b of the muting period.
Also, even if it is only for a moment,
Conventionally, because the signal suddenly switches like this, there was a drawback that it became known that muting had been performed.

〔発明の目的〕[Purpose of the invention]

そこで、本発明はこのような実情に鑑み提案さ
れたものであり、入力信号をミユーテイングする
際に、入力信号を遅延手段により遅延させ、該遅
延された入力信号に対してミユーテイング操作を
行うものであつて、ミユーテイング時にクリツク
音の発生を防止することの可能なミユーテイング
回路を提供することを目的とする。 Therefore, the present invention has been proposed in view of the above-mentioned circumstances. When mutating an input signal, the input signal is delayed by a delay means, and a muting operation is performed on the delayed input signal. Another object of the present invention is to provide a muting circuit capable of preventing the generation of click sounds during muting.

〔発明の概要〕[Summary of the invention]

この目的を達成するために本発明のミユーテイ
ング回路は、入力信号を遅延する遅延手段と、こ
の遅延手段の遅延出力に対しミユーテイングを施
すミユーテイング手段と、上記入力信号のゼロク
ロス点またはゼロクロス近傍点を検出するゼロク
ロス検出手段と、上記ミユーテイングが必要とさ
れるときに供給されるミユーデイング条件信号と
上記ゼロクロス検出手段からの出力信号とに基づ
いて上記ミユーテイング手段を制御してミユーテ
イングを施す制御手段とを有し、この制御手段
は、上記ミユーテイング条件信号が供給開始され
る直前のゼロクロス点またはゼロクロス近傍点か
ら、該ミユーテイング条件信号の供給が終了した
直後のゼロクロス点またはゼロクロス近傍点まで
の区間で上記ミユーテイング手段を制御して上記
入力信号のミユーテイングを施すことを特徴とす
る。 To achieve this object, the muting circuit of the present invention includes a delay means for delaying an input signal, a muting means for performing muting on the delayed output of the delay means, and a muting circuit for detecting a zero-crossing point or a point near the zero-crossing of the input signal. and a control means for controlling the mutating means to perform mutating based on the muting condition signal supplied when the mutating is required and the output signal from the zero crossing detecting means. , this control means controls the mutating means in a section from a zero-crossing point or a point near zero-crossing immediately before the supply of the mutating condition signal starts to a zero-crossing point or a point near zero-crossing immediately after the supply of the mutating condition signal ends. The method is characterized in that the input signal is muted under control.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面に基づき説明す
る。 Hereinafter, one embodiment of the present invention will be described based on the drawings.

第２図は、本発明に係るミユーテイング回路の
ブロツク図である。このミユーテイング回路は、
デイジタルオーデイオ再生装置であるデイジタル
オーデイオテーププレーヤやデイジタルオーデイ
オデイスクプレーヤ等に用いられる。上記ミユー
テイング回路は、これらの再生装置によつて再生
された信号にエラーが多く、ミユーテイングを施
す必要があるというミユーテイング条件が発生し
たその直前の入力データのゼロクロス点から、ミ
ユーテイング条件が解除される直後のゼロクロス
点までを無音にすることができ、このようにゼロ
クロス点間にミユーテイングを施すことによりミ
ユーテイング時のクリツク音を防止することがで
きる。 FIG. 2 is a block diagram of a muting circuit according to the present invention. This muting circuit is
It is used in digital audio playback devices such as digital audio tape players and digital audio disc players. The above-mentioned muting circuit has many errors in the signal reproduced by these reproduction devices, and immediately after the muting condition is canceled from the zero-crossing point of the input data immediately before the muting condition occurs, which requires mutating. By performing muting between the zero crossing points in this way, it is possible to prevent clicking noises during muting.

ところで、第２図において、入力端子１には、
上記再生装置により再生され再生装置内のデ・イ
ンタリーブ回路や復調回路を通過した再生信号が
入力される。入力端子１に入力された入力信号
は、エラー訂正回路２に送られ、このエラー訂正
回路２でエラー訂正がなされたのち、エラー補正
回路３に送られる。また、エラー訂正回路２から
は、信号中にエラーがあつたかどうかを示すエラ
ーポインタが、上記エラー補正回路３およびミユ
ーテイング条件発生回路４に供給される。ここ
で、上記入力信号は１ワードがたとえば17ビツト
に構成され、17ビツト中の１ビツトがエラーポイ
ンターとして使われている。ところで、上記エラ
ー補正回路３では、エラー訂正回路２において訂
正不能なエラーの補正が、前値ホールドや平均値
補間を用いて行なわれる。ここで、前値ホールド
は、エラーワードの値をその直前の正しいワード
の値で置換える場合に用いられ、また平均値補間
は、エラーワードの値をその前後の正しいワード
の値の平均値で置換える場合に用いられる。とこ
ろで、３ワード連続エラーの場合、上記エラー補
正回路３では、前値ホールドのつぎに再び前値ホ
ールドを行ない、さらに平均値補間を施すことに
より、補正が行なわれる。このような３連続エラ
ーの場合のように、連続的に補正された再生音
は、多少の音質の悪化をまねく。ところで、上記
エラー補正回路３で補正された信号は、再生信号
を遅延する遅延手段であるデイレイ回路７に送ら
れる。また、このデイレイ回路７の遅延出力は、
該遅延出力にミユーテイング信号に基づきミユー
テイングを施すミユーテイング手段であるアンド
ゲート８に送られる。また、上記ミユーテイング
条件発生回路４では、エラー訂正回路２から供給
されるエラーポインタに基づき、ミユーテイング
を再生信号に施す必要があるかどうかのミユーテ
イング条件を検出し、ミユーテイング条件信号を
作り出している。このミユーテイング条件信号
は、たとえば32ワード中にたとえば３ワード連続
エラーがたとえば15回連続して起こつたかどうか
を検出して出力され、この出力信号は、ミユーテ
イング信号を作り出す制御手段である制御回路５
に供給される。また、たとえばCPUからのスト
ツプ信号発生時やオペレーシヨンが切換えられる
切換え信号発生時に、再生信号が不連続に切換え
られる場合にミユーテイングを施す必要があり、
信号端子６にはこのような他のミユーテイング条
件信号が上記制御回路５に供給される。ところ
で、上記エラー補正回路３にはゼロクロス検出手
段が設けられ、再生信号の振幅がゼロレベルと交
差したかどうかの検出であるゼロクロス検出が行
なわれる。このゼロクロス点の検出は、再生信号
がたとえば２の補数表示であり最上位ビツトであ
るMSBが符号ビツトとなつている場合、この
MSBを１ワードデイレイさせて、デイレイして
いないワードのMSBとの両方でEXOR（排他的論
理和）を取ることにより行なわれる。そして、上
記エラー補正回路３でゼロクロス点を検出するこ
とで得られるゼロクロス信号は、上記制御回路５
に送られる。また、本発明の上記ミユーテイング
回路には、ミユーテイング開始デイレイカウンタ
９およびミユーテイング終了デイレイカウンタ１
０が設けられている。これら開始カウンタ９およ
び終了カウンタ１０には、ワードクロツクがクロ
ツクとしてそれぞれ供給されている。また、これ
らカウンタ９，１０には、上記デイレイ量である
適当なＮワードデイレイに対応する数値Ｎが、上
記制御回路５からの制御信号に基づきロードされ
る。ところで、制御回路５では、制御回路５に入
力される上記エラー補正回路３からのゼロクロス
信号等により制御信号が作られ、この制御信号は
上記カウンタ９，１０に供給される。カウンタ
９，１０は、送られてくる制御信号に基づき、数
値Ｎをロードし、カウントすなわちデクリメント
を開始する。ここで、第３図Ａは、入力端子１に
入力されるデイジタル入力信号をアナログ信号に
対応させて示しており、第３図Ｂは、上記開始カ
ウンタ９および終了カウンタ１０のカウント値の
進みを示している。第３図Ｂにおいて、Ｐは開始
カウンタ９のカウント値の進み、Q₁，Q₂は終了
カウンタ１０のカウント値の進みを示している。
ところで、ミユーテイング条件の発生している期
間とその直後に現れるゼロクロス点を除き、再生
信号がゼロクロスするたびに制御回路５から送ら
れてくる制御信号により、上記開始カウンタ９を
数値Ｎをロードし、ロードと同時に数値Ｎをワー
ドクロツクに同期してデクリメントしてゆく。す
なわち、ゼロクロスによつて数値Ｎをロードして
デクリメントしている最中に、再びゼロクロスに
よる制御信号が送られてくると、カウンタがデク
リメントの途中で再び数値Ｎをロードし、デクリ
メントを開始する。ここで、信号のゼロクロス点
間の間隔が長い場合のように、デクリメントによ
つてカウント値がゼロになるとキヤリ信号が発生
する。このキヤリ信号は、つぎの制御信号が来る
まで継続して出力される。ところで、上記ミユー
テイング条件発生回路４からミユーテイング条件
信号が制御回路５に送られると、制御回路５は、
制御信号を上記開始カウンタ９に供給するのをや
めるため、開始カウンタ９では、ミユーテイング
条件発生後にゼロクロス点があつたとしても数値
Ｎのロードを行なわない。したがつて、第３図Ａ
に示すミユーテイング条件発生期間ｄの直前のゼ
ロクロス点ｅにおいて、数値Ｎをロードした開始
カウンタ９は、第３図Ｂに示すように、その後数
値Ｎをロードすることなく、デクリメントを継続
し、カウント値の進みＰがゼロとなる時点ｆにお
いてキヤリ信号を発生し、このキヤリ信号を上記
制御回路５に供給する。また、このキヤリ信号は
開始カウンタ９の（イネーブル）端子に供給
され、キヤリ信号の出力中は、開始カウンタ９が
非動作状態となつている。ところで、制御回路５
では、第３図Ｂに示すキヤリ信号の発生した時点
ｆに同期して、第３図Ｃに示す負論理のミユーテ
イング信号を立ち下げる。このミユーテイング信
号は、上記アンドゲート８に供給されている。と
ころで、ミユーテイング条件発生期間ｄが解除さ
れる第３図Ａの時点d₁において、制御回路５は上
記終了カウンタ１０に制御信号を送る。終了カウ
ンタ１０はこの制御信号を受けて、数値Ｎをロー
ドしデクリメントを行なう。ところで、上記制御
回路５では、ミユーテイング条件発生期間ｄの解
除後に現われる第３図Ａに示す１度目のゼロクロ
ス点ｇについてのみ制御信号を終了カウンタ１０
に供給する。そこで、終了カウンタ１０は、ゼロ
クロス点ｇに同期して送られてくる制御信号を受
けて、数値Ｎを再びロードする。そして、終了カ
ウンタ１０は、このロードした数値Ｎをデクリメ
ントしてゆき、第３図Ｂに示す終了カウンタ１０
のカウント値の進みQ₁がゼロとなる時点ｈにお
いて、キヤリ信号を出力し、このキヤリ信号を上
記制御回路５に供給する。なお、このキヤリ信号
は、終了カウンタ１０の（イネーブル）端子
にも供給されている。ところで、制御回路５で
は、キヤリ信号が発生した時点ｈに同期して、第
３図Ｃのミユーテイング信号を立ち上げる。これ
によりミユーテイングパルスｉが形成される。上
記時点ｆおよびｈの期間に形成されたミユーテイ
ングパルスｉを有するミユーテイング信号は、上
記アンドゲート８に供給される。ところで、ミユ
ーテイングパルスｉの期間（パルス幅）は、上記
ミユーテイング条件発生期間ｄの直前のゼロクロ
ス点ｅと直後のゼロクロス点ｇとの間の期間に相
当している。また、上記直前のゼロクロス点ｅに
おいてロードされた数値Ｎが開始カウンタ９にお
いてワードクロツクに同期してデクリメントされ
ゼロとなるまでの期間ｊは、Ｎワード期間に相当
している。したがつて、第３図Ａに示す入力信号
がデイレイ回路７でＮワードデイレイしたのち、
アンドゲート８において第３図Ｃのミユーテイン
グパルスｉを有するミユーテイング信号とアンド
されることで、出力端子１１からは、デイジタル
信号をアナログ信号に対応させて第３図Ｄに示す
ように、Ｎワードデイレイし期間ｋにミユーテイ
ングの施された出力信号が取出される。このミユ
ーテイングは、ミユーテイング条件発生期間ｄの
前後のゼロクロス点ｅ，ｇ間に施されており、ミ
ユーテイング期間ｋの開始時点k₁と解除時点k₂が
ゼロレベルであり、クリツク音が発生することは
ない。 By the way, in FIG. 2, input terminal 1 has the following:
A reproduced signal that has been reproduced by the reproducing apparatus and passed through a deinterleaving circuit and a demodulating circuit within the reproducing apparatus is input. An input signal input to an input terminal 1 is sent to an error correction circuit 2, and after error correction is performed in the error correction circuit 2, it is sent to an error correction circuit 3. Further, the error correction circuit 2 supplies an error pointer indicating whether or not there is an error in the signal to the error correction circuit 3 and the muting condition generation circuit 4. Here, one word of the input signal is composed of, for example, 17 bits, and one bit out of the 17 bits is used as an error pointer. Incidentally, in the error correction circuit 3, correction of errors that cannot be corrected in the error correction circuit 2 is performed using previous value holding and average value interpolation. Here, previous value hold is used to replace the value of an error word with the value of the correct word immediately before it, and average value interpolation is used to replace the value of an error word with the average value of the values of the correct words before and after it. Used when replacing. Incidentally, in the case of a three-word consecutive error, the error correction circuit 3 performs correction by holding the previous value, then holding the previous value again, and further performing average value interpolation. As in the case of such three consecutive errors, the reproduced sound that is continuously corrected causes some deterioration of the sound quality. By the way, the signal corrected by the error correction circuit 3 is sent to a delay circuit 7, which is a delay means for delaying the reproduced signal. Moreover, the delay output of this delay circuit 7 is
The delayed output is sent to an AND gate 8 which is a muting means for mutating the delayed output based on the muting signal. Furthermore, the mutating condition generating circuit 4 detects a muting condition indicating whether it is necessary to perform muting on the reproduced signal based on the error pointer supplied from the error correction circuit 2, and generates a muting condition signal. This muting condition signal is output by detecting whether a three-word consecutive error has occurred, for example, 15 times in a row in, for example, 32 words, and this output signal is sent to a control circuit 5 which is a control means for producing a muting signal.
supplied to Additionally, muting is necessary when the playback signal is switched discontinuously, for example, when a stop signal is generated from the CPU or when a switching signal is generated to switch the operation.
Such other muting condition signals are supplied to the signal terminal 6 to the control circuit 5. Incidentally, the error correction circuit 3 is provided with zero-cross detection means, and zero-cross detection is performed to detect whether the amplitude of the reproduced signal crosses the zero level. This zero-crossing point detection can be performed if the reproduced signal is, for example, in two's complement representation and the MSB, which is the most significant bit, is the sign bit.
This is done by delaying the MSB by one word and performing EXOR (exclusive OR) with both the MSB of the non-delayed word. Then, the zero-crossing signal obtained by detecting the zero-crossing point in the error correction circuit 3 is transmitted to the control circuit 5.
sent to. Further, the above-mentioned mutating circuit of the present invention includes a muting start delay counter 9 and a mutating end delay counter 1.
0 is set. A word clock is supplied as a clock to the start counter 9 and the end counter 10, respectively. Further, the counters 9 and 10 are loaded with a numerical value N corresponding to an appropriate N-word delay, which is the delay amount, based on a control signal from the control circuit 5. By the way, in the control circuit 5, a control signal is generated based on the zero-cross signal from the error correction circuit 3, which is input to the control circuit 5, and this control signal is supplied to the counters 9 and 10. The counters 9 and 10 load the numerical value N and start counting, that is, decrementing, based on the control signal that is sent. Here, FIG. 3A shows the digital input signal input to the input terminal 1 in correspondence with an analog signal, and FIG. 3B shows the progress of the count values of the start counter 9 and end counter 10. It shows. In FIG. 3B, P indicates the advance of the count value of the start counter 9, and Q ₁ and Q ₂ indicate the advance of the count value of the end counter 10.
By the way, the start counter 9 is loaded with the numerical value N by the control signal sent from the control circuit 5 every time the reproduced signal crosses zero, except for the period when the muting condition is occurring and the zero-cross point that appears immediately after. At the same time as loading, the numerical value N is decremented in synchronization with the word clock. That is, if a control signal due to zero crossing is sent again while the numerical value N is being loaded and decremented by zero crossing, the counter loads numerical value N again in the middle of decrementing and starts decrementing. Here, when the count value becomes zero due to decrement, as in the case where the interval between zero crossing points of the signal is long, a cancel signal is generated. This carry signal is continuously output until the next control signal arrives. By the way, when the mutating condition signal is sent from the mutating condition generating circuit 4 to the control circuit 5, the control circuit 5
In order to stop supplying the control signal to the start counter 9, the start counter 9 does not load the numerical value N even if a zero cross point occurs after the mutating condition occurs. Therefore, Figure 3A
At the zero crossing point e immediately before the mutating condition occurrence period d shown in FIG. A carry signal is generated at a time point f when the advance P becomes zero, and this carry signal is supplied to the control circuit 5. Further, this carry signal is supplied to the (enable) terminal of the start counter 9, and the start counter 9 is in an inactive state while the carry signal is being output. By the way, the control circuit 5
Now, in synchronization with the time point f when the carry signal shown in FIG. 3B is generated, the negative logic muting signal shown in FIG. 3C is lowered. This muting signal is supplied to the AND gate 8. By the way, at time _d1 in FIG. 3A when the muting condition occurrence period d is canceled, the control circuit 5 sends a control signal to the end counter 10. Upon receiving this control signal, the end counter 10 loads a numerical value N and decrements it. By the way, the control circuit 5 outputs the control signal to the end counter 10 only for the first zero cross point g shown in FIG.
supply to. Therefore, the end counter 10 receives the control signal sent in synchronization with the zero cross point g and loads the numerical value N again. Then, the end counter 10 decrements the loaded numerical value N, and the end counter 10 shown in FIG.
At time h when the advance of the count value _Q1 becomes zero, a clear signal is output, and this clear signal is supplied to the control circuit 5. Note that this carry signal is also supplied to the (enable) terminal of the end counter 10. By the way, the control circuit 5 raises the muting signal shown in FIG. 3C in synchronization with the time h when the carry signal is generated. This forms a mutating pulse i. The muting signal with the mutating pulse i formed during the time points f and h is fed to the AND gate 8. Incidentally, the period (pulse width) of the mutating pulse i corresponds to the period between the zero-crossing point e immediately before and the zero-crossing point g immediately after the mutating condition occurrence period d. Further, the period j during which the numerical value N loaded at the immediately preceding zero cross point e is decremented in synchronization with the word clock in the start counter 9 and becomes zero corresponds to an N word period. Therefore, after the input signal shown in FIG. 3A is delayed by N words in the delay circuit 7,
By being ANDed with the muting signal having the mutating pulse i of FIG. 3C in the AND gate 8, the digital signal is outputted from the output terminal 11 as an N-word signal as shown in FIG. The muted output signal is extracted during the delay period k. This mutating is performed between the zero cross points e and g before and after the mutating condition occurrence period d, and the starting point _k1 and the canceling point _k2 of the muting period k are at the zero level, and no clicking sound is generated. do not have.

ところで、以上の説明は、ミユーテイング条件
発生期間ｄの直前直後のＮワード期間にゼロクロ
ス点ｅ，ｇのあつた場合に施されるミユーテイン
グについて述べたが、ミユーテイング条件期間の
直前直後のＮワード期間にゼロクロス点がない場
合を以下、説明する。 By the way, the above explanation has been about the mutating that is performed when the zero cross points e and g occur in the N word period immediately before and after the mutating condition occurrence period d, but when the zero crossing points e and g occur in the N word period immediately before and after the mutating condition period d. The case where there is no zero cross point will be explained below.

第３図Ａに示すゼロクロス点ｌによつて上記制
御回路５から出力される制御信号を受けて、上記
開始カウンタ９は数値Ｎをロードしデクリメント
を行なう。この数値Ｎのロード後にゼロクロス点
がないと、カウント値の進みＰは、ゼロになるま
でデクリメントが継続され、開始カウンタ９より
キヤリ信号が、制御回路５に出力される。このと
き、ミユーテイング条件発生回路４よりミユーテ
イング条件信号が送られてくると、制御回路５で
は、開始カウンタ９よりキヤリ信号が出力されて
いる場合に、第３図Ａのミユーテイング条件発生
期間ｍの発生時点ｎと同期して、制御信号を開始
カウンタ９に供給する。開始カウンタ９は、この
制御信号を受けて数値Ｎをロードしカウント値の
進みＰがゼロになる時点ｏまでデクリメントし、
キヤリ信号を制御回路５に出力する。制御回路５
では、キヤリ信号の発生時点ｏに同期して、第３
図Ｃのミユーテイング信号を立ち下げる。また、
上記ミユーテイング条件発生期間ｍが解除される
時点ｐに同期して制御回路５より送られる制御信
号を受けて、終了カウンタ１０は数値Ｎをロード
しデクリメントを行なう。上記時点ｐ以後のＮワ
ード期間以内にゼロクロス点がない場合は、終了
カウンタ１０ではカウント値の進みQ₂がゼロに
なる時点ｒまでデクリメントし、キヤリ信号を制
御回路５に出力する。制御回路５は、上記キヤリ
信号の発生時点ｒに同期してミユーテイング信号
を立ち上げる。これにより、ミユーテイングパル
スｓが形成される。したがつて、ミユーテイング
パルスｓを有するミユーテイング信号が供給され
るとともに、デイレイ回路７の出力が供給される
アンドゲート８では、ミユーテイングパルスｓの
期間すなわち上記ミユーテイング条件発生期間ｍ
の時点ｎおよび時点で狭まれる期間、Ｎワードデ
イレイした入力信号に期間ｔのミユーテイングが
従来のように施され、出力端子１１より第３図Ｄ
に示す出力信号が取出される。 In response to the control signal output from the control circuit 5 at the zero crossing point l shown in FIG. 3A, the start counter 9 loads a numerical value N and decrements it. If there is no zero cross point after loading this numerical value N, the advance P of the count value continues to be decremented until it reaches zero, and a carry signal is output from the start counter 9 to the control circuit 5. At this time, when a muting condition signal is sent from the mutating condition generation circuit 4, the control circuit 5 determines whether the muting condition generation period m shown in FIG. A control signal is supplied to the start counter 9 in synchronization with time n. The start counter 9 receives this control signal, loads the numerical value N, decrements the count value until the time point o when P becomes zero, and
A carry signal is output to the control circuit 5. Control circuit 5
Now, in synchronization with the time point o when the carry signal is generated, the third
Lower the muting signal in Figure C. Also,
In response to a control signal sent from the control circuit 5 in synchronization with the time point p when the mutating condition generation period m is canceled, the end counter 10 loads a numerical value N and decrements it. If there is no zero cross point within the N word period after the above-mentioned time point p, the end counter 10 decrements the count value advance _Q2 until the time point r when it becomes zero, and outputs a carry signal to the control circuit 5. The control circuit 5 raises the muting signal in synchronization with the generation time r of the carry signal. As a result, a mutating pulse s is formed. Therefore, in the AND gate 8 to which the muting signal having the mutating pulse s is supplied and the output of the delay circuit 7 is supplied, the period of the mutating pulse s, that is, the above-mentioned mutating condition occurrence period m
The input signal delayed by N words during the time n and the period narrowed at the time t is muted in the conventional manner for a period t, and from the output terminal 11 the output signal shown in FIG.
The output signal shown in is extracted.

このように、本発明に係る第２図のミユーテイ
ング回路では、ミユーテイング条件の発生時点以
前より上記Ｎワード期間内に介在するゼロクロス
点でしかも該発生時点に最も近接したゼロクロス
点から、ミユーテイング条件の解除時点よりＮワ
ード期間内に存在し該解除時点に最も近接したゼ
ロクロス点までの間にミユーテイングが施され
る。このように、ミユーテイング条件発生期間の
直前直後のゼロクロス点間にミユーテイングが施
されるため、ミユーテイング時に発生するクリツ
ク音が防止される。ここで、ミユーテイング条件
発生期間の直前直後のＮワード期間にゼロクロス
点が存在しない場合については、従来と同様ミユ
ーテイングが施されるのでなんら問題はない。と
ころで、このＮワード期間は、入力信号に対する
出力信号のデイレイ期間に相当している。 As described above, in the mutating circuit of FIG. 2 according to the present invention, the mutating condition is canceled from the zero-crossing point intervening within the N word period before the occurrence of the mutating condition, and from the zero-crossing point closest to the occurrence point. Muting is performed from the time to the zero crossing point that exists within an N word period and is closest to the release time. In this way, muting is performed between the zero-crossing points immediately before and after the muting condition generation period, so that the clicking noise that occurs during muting is prevented. Here, if there is no zero-crossing point in the N word period immediately before and after the muting condition generation period, there is no problem because muting is performed as in the conventional case. By the way, this N word period corresponds to a delay period of the output signal with respect to the input signal.

ところで、上述した第２図に示すミユーテイン
グ回路では、カウンタ９，１０を用いて、ゼロク
ロス点等からのＮワード分をカウントするように
しているが、カウンタを用いるのではなく、デイ
レイ用のRAMの書き込みアドレスと読出しアド
レスを用い、これらのアドレスの一致を検出して
ミユーテイング信号を作り出すようにしてもよ
い。この場合、上記カウンタ９，１０への数値Ｎ
のロードの代りに、書込みアドレスをレジスタに
記憶させるようにし、またカウンタ９，１０から
出力されるキヤリ信号の代りに、レジスタに記憶
されている書込みアドレスと読出しアドレスとの
一致を検出し、この検出信号を用いるようにす
る。 By the way, in the mutating circuit shown in FIG. 2 mentioned above, the counters 9 and 10 are used to count N words from the zero cross point, etc., but instead of using the counter, the delay RAM is used. A write address and a read address may be used, and a match between these addresses may be detected to generate a muting signal. In this case, the numerical value N to the counters 9 and 10 is
Instead of loading the write address, the write address is stored in the register, and instead of the carry signal output from the counters 9 and 10, a match between the write address stored in the register and the read address is detected, and this The detection signal should be used.

第４図は、上記デイレイ用のRAMを用いた場
合のミユーテイング回路の動作を概略説明したも
のであり、第４図Ａはアドレスカウンタおよびレ
ジスタの動作を説明している。この第４図Ａ中ａ
は書込みアドレスカウンタより得られる書込みア
ドレスの進み、ｂは読出しアドレスカウンタより
得られる読出しアドレスの進み、またｃは書込み
アドレスが記憶されるレジスタの内容を示してい
る。また、第４図Ｂは、ミユーテイング回路に入
力される入力信号をアナログ信号に対応させて示
しており、この入力信号のゼロクロス時の書込み
アドレスがレジスタに記憶され、つぎのゼロクロ
ス点が来るとレジスタには新しい書込みアドレス
が記憶される。ただし、入力信号上のミユーテイ
ング条件発生期間内のゼロクロス点については、
その書込みアドレスはレジスタに記憶されない。
ところで、ミユーテイング条件の発生する直前の
ゼロクロス点B₁に対応する書込みアドレスa₁が
レジスタに記憶され、読出しアドレスｂとアドレ
ス値の比較がなされることにより、読出しアドレ
スb₁との一致が検出されると、上記デイレイ用の
RAMに書込まれた同じデータが読出されるまで
に要する時間デイレイした入力信号には、アドレ
ス値の一致が検出された時点よりミユーテイング
が施される。ミユーテイング条件の解除した時点
B₂については、入力信号の先頭アドレスa₂がレ
ジスタに記憶されるが、その後ゼロクロス点B₃
が現われると、このゼロクロス点B₃の書込みア
ドレスa₃がレジスタに記憶し直される。書込みア
ドレスa₃は読出しアドレスとアドレス値が比較さ
れ、読出しアドレスb₃との一致が検出されると、
この検出信号に基づき検出された時点において上
記入力信号に施されていたミユーテイングが解除
される。第４図Ｄは、このミユーテイング回路に
よりミユーテイングが施され一定量デイレイした
出力信号をアナログ信号に対応させて示したもの
である。第４図Ｃから明らかなように、第４図Ｄ
の出力信号には、ミユーテイング条件発生期間の
前後のゼロクロス点B₁およびゼロクロス点B₃の
間にミユーテイングが施されており、ミユーテイ
ングの開始時点および解除時点でのクリツク音の
発生が防止されている。 FIG. 4 schematically explains the operation of the muting circuit when the delay RAM is used, and FIG. 4A explains the operation of the address counter and register. This figure 4 A middle a
indicates the advance of the write address obtained from the write address counter, b indicates the advance of the read address obtained from the read address counter, and c indicates the contents of the register in which the write address is stored. Furthermore, FIG. 4B shows the input signal input to the muting circuit in correspondence with the analog signal, and the write address at the zero-crossing of this input signal is stored in a register, and when the next zero-crossing point comes, the register is The new write address is stored in . However, regarding the zero-crossing point during the period when the muting condition occurs on the input signal,
The write address is not stored in a register.
By the way, the write address _a1 corresponding to the zero crossing point _B1 immediately before the mutating condition occurs is stored in a register, and by comparing the address value with the read address b, a match with the read address _b1 is detected. Then, the above delay
Muting is applied to the input signal delayed by the time required until the same data written in the RAM is read out from the time when a match of address values is detected. When the mutating condition is canceled
For B ₂ , the start address a ₂ of the input signal is stored in the register, but then the zero crossing point B ₃
appears, _{the write address a3 of} this zero crossing point B3 is stored in the register again. The address value of write address a ₃ is compared with the read address, and if a match with read address b ₃ is detected,
The muting applied to the input signal at the time of detection based on this detection signal is canceled. FIG. 4D shows an output signal that has been muted by this muting circuit and delayed by a certain amount, in correspondence with an analog signal. As is clear from Figure 4C, Figure 4D
Muting is applied to the output signal between zero-crossing point _B1 and zero-crossing point _B3 before and after the period in which the muting condition occurs, thereby preventing the generation of clicking noises at the time of starting and canceling mutating. .

第５図は、本発明の他の実施例を示す上述した
デイレイ用のRAMを用いて構成されるミユーテ
イング回路のブロツク回路図である。この第５図
において、入力端子２１には、デイジタルオーデ
イオ再生装置のデ・インタリーブ回路や復調回路
を通過した再生信号が入力信号として入力され
る。入力端子２１に入力された信号はエラー訂正
回路２２でエラー訂正がなされたのち、たとえば
１ワード17ビツトで構成された信号の16ビツトが
エラー補正回路２３に送られる。また、上記信号
の17ビツトの内のエラーポインタ１ビツトがエラ
ー訂正回路２２よりエラー補正回路２３およびミ
ユーテイング条件発生回路２４に送られる。上記
エラー補正回路２３では、エラー訂正回路２２で
訂正不能であつたエラーの補正が行なわれ、補正
のなされた信号は、上述のデイレイ用のRAM２
５に書込みアドレスに基づいて書込まれる。ま
た、このRAM２５より一定のデイレイの後読出
しアドレスに基づいて読出された信号は、パラレ
ル・シリアル変換器２６でシリアル信号に変換さ
れ、出力端子２７よりシリアル出力信号として取
出される。なお、この出力端子２７よりの出力信
号は、デイジタルオーデイオ再生装置内に設けら
れているＤ／Ａコンバータに供給される。ところ
で、ワードクロツクがクロツクとして入力される
書込みアドレスカウンタ２８では、たとえば12ビ
ツトの書込みアドレスのカウントが行なわれる。
この書込みアドレス出力は、デイレイ用のRAM
２５に接続されたスイツチ２９の端子２９Ａ側に
送られている。また、ワードクロツクがクロツク
として入力される読出しアドレスカウンタ３０で
はたとえば12ビツトの読出しアドレスのカウント
が行なわれ、この読出しアドレス出力が、上記ス
イツチ２９の端子２９Ｂ側に送られている。そし
てこのスイツチ２９がデータストローブパルス
DASTBによつて切換えられることにより、上記
デイレイ用のRAM２５には、書込みアドレスま
たは読出しアドレスが供給される。ところで、上
記書込みアドレスカウンタ２８の書込みアドレス
は上位７ビツトと下位５ビツトに分離されてお
り、この下位５ビツトからのキヤリ信号が上記ミ
ユーテイング条件発生回路２４に供給されてい
る。したがつて、ミユーテイング条件発生回路２
４では、たとえば32ワードをミユーテイングブロ
ツクの１ブロツクとして、この32ワード中に３ワ
ード連続エラーがたとえば15回連続して起こつた
場合を検出し、ミユーテイング条件信号
MCONDを作り出している。また、信号端子３
１には他のミユーテイング条件信号が入力され、
上記ミユーテイング条件発生回路２４からの出力
とオアが取られることにより、論理回路３２にミ
ユーテイング条件信号MCONDとして入力され
る。また、上記書込みアドレスカウンタ２８のキ
ヤリ信号は、データストローブ信号の負論理とア
ンドされ、論理回路３２にたとえば32ワードが１
ブロツクであるミユーテイングブロツク・ストロ
ーブ信号MBSTBとして入力される。また、上記
エラー補正回路２３からの出力信号の内の最上位
ビツトMSBは、Ｄフリツプフロツプ３３Ａで１
ワードデイレイされたものとでEXOR（排他的論
理和）ゲート３３ＢにおいてEXORされること
によりゼロクロス点が検出され、ゼロクロス信号
として取出される。また、このゼロクロス信号
は、JKフリツプフロツプ３４でミユーテイング
ブロツク毎に取出されて、ゼロクロスフラグ
φCRSFLとして上記論理回路３２に入力される。
また、上記書込みアドレスカウンタ２８からの書
込みアドレスの下位５ビツトが入力されるゼロク
ロスフリツプフロツプ３５には、上記ゼロクロス
信号がイネーブル信号として入力されており、ゼ
ロクロス信号が発生するごとにゼロクロスフリツ
プフロツプ３５が選択される。また、ゼロクロス
フリツプフロツプ３５からの下位５ビツトの出力
は、論理回路３２より出力されるミユーテイング
ブロツク先頭アドレスイネーブル信号の負論理
TOPとアンドが取られ、ミユーテイングの開始
アドレスが記憶されるミユーテイングスタートア
ドレスレジスタMSTAD３６またはミユーテイ
ングの終了アドレスが記憶されるミユーテイング
エンドアドレスレジスタMEDAD３７に供給さ
れる。また書込みアドレスカウンタ２８からの書
込みアドレスの上位７ビツトは、デイレイ回路３
８を介して、上記レジスタMSTAD３６または
レジスタMEDAD３７に供給される。ここで、
ゼロクロス信号が０であるためゼロクロスフリツ
プフロツプ３５の出力が０であり、また＝
０のときは、レジスタ３６または３７に記憶され
る書込みアドレスの下位５ビツトは０となり、レ
ジスタ３６または３７には、先頭アドレスである
上位７ビツトが記憶される。また、これらレジス
タ３６，３７のイネーブル端子には、論理回路３
２で作られるアドレスラツチイネーブル信号
ALEおよびミユーテイングリクエスト信号
MUTRQが論理ゲート３９によりイネーブル信
号となり入力される。この場合、ALE＝１で
MUTRQ＝０の時、レジスタ３６が選択され、
ALE＝１でMUTRQ＝１の時、レジスタ３７が
選択される。なお、ミユーテイングリクエスト信
号MUTRQは論理回路３２で作られたのち、２
ワードクロツクがクロツクとして供給されている
Ｄフリツプフロツプ群４２を介して、上記論理ゲ
ート３９に送られる。ところで、上記レジスタ
MSTAD３６の出力は、比較回路４１に接続さ
れたスイツチ４０の端子４０Ａに送られ、また上
記レジスタMEDAD３７の出力は、スイツチ４
０の端子４０Ｂに送られる。そして、このスイツ
チ４０は、上記論理回路３２で作られ、Ｄフリツ
プフロツプ群４２を介して供給されるミユーテイ
ング信号MUTEによつて切換えられる。ここで、
MUTE＝０ではレジスタMSTAD３６が選択さ
れ、MUTE＝１ではレジスタMEDAD３７が選
択され、比較回路４１への入力が切換えられる。
これれにより、比較回路４１には、レジスタ３６
または３７に記憶されている書込みアドレスが供
給される。また、この比較回路４１には、読出し
アドレスカウンタ３０より読出しアドレスが供給
されており、比較回路４１において書込みアドレ
スとアドレス値の比較が行なわれ、アドレス値が
一致すると、アドレスイコール信号ADEQLが出
力される。このアドレスイコール信号ADEQL
は、データストローブ信号DASTBとアンドが取
られ、上記論理回路３２に供給される。また、上
記ミユーテイング信号MUTEは、クリアストロ
ーブ信号CLRSTBとナンドが取られたのち、上
記パラレル・シリアル変換器２６のクリア端子に
供給され、再生信号にミユーテイングが施され、
出力端子２７よりミユーテイングの施された出力
信号が取出される。 FIG. 5 is a block circuit diagram of a muting circuit constructed using the above-mentioned delay RAM, showing another embodiment of the present invention. In FIG. 5, a reproduced signal that has passed through a deinterleaving circuit and a demodulating circuit of a digital audio reproducing apparatus is input to an input terminal 21 as an input signal. The signal inputted to the input terminal 21 undergoes error correction in the error correction circuit 22, and then, for example, 16 bits of the signal composed of 1 word of 17 bits are sent to the error correction circuit 23. Furthermore, one bit of the error pointer out of the 17 bits of the signal is sent from the error correction circuit 22 to the error correction circuit 23 and the muting condition generation circuit 24. The error correction circuit 23 corrects the error that could not be corrected in the error correction circuit 22, and the corrected signal is sent to the delay RAM 22.
5 based on the write address. Further, the signal read from the RAM 25 based on the read address after a certain delay is converted into a serial signal by the parallel-to-serial converter 26, and taken out from the output terminal 27 as a serial output signal. Note that the output signal from this output terminal 27 is supplied to a D/A converter provided within the digital audio reproduction device. By the way, the write address counter 28 to which the word clock is inputted as a clock counts, for example, 12-bit write addresses.
This write address output is for delay RAM
The signal is sent to the terminal 29A side of the switch 29 connected to the switch 25. Further, a read address counter 30 to which the word clock is inputted as a clock counts, for example, 12-bit read addresses, and this read address output is sent to the terminal 29B side of the switch 29. And this switch 29 is the data strobe pulse.
By being switched by DASTB, a write address or a read address is supplied to the delay RAM 25. By the way, the write address of the write address counter 28 is divided into upper 7 bits and lower 5 bits, and a carry signal from the lower 5 bits is supplied to the muting condition generating circuit 24. Therefore, the mutating condition generation circuit 2
In 4, for example, 32 words are considered as one block of a muting block, and a case where 3 consecutive word errors occur, for example, 15 times in a row in these 32 words is detected, and a muting condition signal is generated.
Creating MCOND. In addition, signal terminal 3
1 receives other muting condition signals,
By ORing the output from the mutating condition generating circuit 24, it is input to the logic circuit 32 as the muting condition signal MCOND. Further, the carry signal of the write address counter 28 is ANDed with the negative logic of the data strobe signal, and the logic circuit 32 receives, for example, 32 words as one.
It is input as a muting block strobe signal MBSTB. Further, the most significant bit MSB of the output signal from the error correction circuit 23 is turned to 1 by the D flip-flop 33A.
A zero-crossing point is detected by performing EXOR with the word-delayed signal at an EXOR (exclusive OR) gate 33B, and is taken out as a zero-crossing signal. Further, this zero-cross signal is taken out for each muting block by the JK flip-flop 34 and inputted to the logic circuit 32 as a zero-cross flag φCRSFL.
Further, the zero-cross signal is input as an enable signal to the zero-cross flip-flop 35 to which the lower five bits of the write address from the write address counter 28 are input, and the zero-cross flip-flop is input every time the zero-cross signal is generated. Loop 35 is selected. Furthermore, the output of the lower 5 bits from the zero-cross flip-flop 35 is the negative logic of the muting block head address enable signal output from the logic circuit 32.
TOP is ANDed and supplied to a muting start address register MSTAD36 where a muting start address is stored or to a mutating end address register MEDAD37 where a muting end address is stored. Furthermore, the upper 7 bits of the write address from the write address counter 28 are sent to the delay circuit 3.
8 to the register MSTAD36 or register MEDAD37. here,
Since the zero cross signal is 0, the output of the zero cross flip-flop 35 is 0, and =
When the write address is 0, the lower 5 bits of the write address stored in the register 36 or 37 become 0, and the upper 7 bits of the start address are stored in the register 36 or 37. Furthermore, the enable terminals of these registers 36 and 37 are connected to the logic circuit 3.
Address latch enable signal created by 2
ALE and mutating request signals
MUTRQ is input as an enable signal by logic gate 39. In this case, with ALE=1
When MUTRQ=0, register 36 is selected,
When ALE=1 and MUTRQ=1, register 37 is selected. Note that the muting request signal MUTRQ is generated by the logic circuit 32 and then generated by the logic circuit 32.
The word clock is sent to the logic gate 39 via a D flip-flop group 42, which is supplied as a clock. By the way, the above register
The output of MSTAD36 is sent to the terminal 40A of the switch 40 connected to the comparison circuit 41, and the output of the register MEDAD37 is sent to the terminal 40A of the switch 40 connected to the comparison circuit 41.
0 terminal 40B. This switch 40 is made by the logic circuit 32 and is switched by a muting signal MUTE supplied via a D flip-flop group 42. here,
When MUTE=0, register MSTAD36 is selected, when MUTE=1, register MEDAD37 is selected, and the input to comparison circuit 41 is switched.
As a result, the comparator circuit 41 has the register 36
Or the write address stored in 37 is supplied. The comparator circuit 41 is also supplied with a read address from the read address counter 30, and the comparator circuit 41 compares the write address and address value. When the address values match, an address equal signal ADEQL is output. Ru. This address equal signal ADEQL
is ANDed with the data strobe signal DASTB and supplied to the logic circuit 32. Further, the muting signal MUTE is NANDed with the clear strobe signal CLRSTB, and then supplied to the clear terminal of the parallel-to-serial converter 26, where the reproduced signal is subjected to muting,
The muted output signal is taken out from the output terminal 27.

つぎに、上記論理回路３２内で行なわれる論理
動作を、第６図を参照しながら説明する。第６図
において、CONCは、エラー補正回路（コンシー
ル回路）２３に入力される入力信号、また
DADATAは出力端子２７より取出される出力信
号をそれぞれアナログ信号に対応させて示してい
る。DA DATAはCONCに比較して、デイレイ
用のRAM２５でデイレイされるデイレイ期間
T_DLのの遅れ時間を有している。 Next, the logic operations performed within the logic circuit 32 will be explained with reference to FIG. In FIG. 6, CONC is the input signal input to the error correction circuit (conceal circuit) 23, or
DADATA shows output signals taken out from the output terminal 27, each corresponding to an analog signal. DA DATA has a delay period delayed by RAM25 for delay compared to CONC.
It has a delay time of T _DL .

まず、ミユーテイング信号MUTEは、MUTE
＝１で、入力信号にミユーテイングが施される。
このミユーテイング信号MUTEは、ミユーテイ
ング開始要求信号であるミユーテイングリクエス
ト信号MUTRQが、MUTRQ＝１で、読出しア
ドレスがミユーテイングスタートアドレスレジス
タMSTADに記憶されている書込みアドレスと
一致し、アドレスイコール信号ADEQLが、
ADEQL＝１となることで、第６図中時刻t₄，t₁₂
に示すようにセツトされ、ミユーテイングが開始
される。すなわち、 MUTRQ・・ADEQL＝１ でセツトされる。また、ミユーテイング信号
MUTEは、ミユーテイング解除要求信号である
リターンリクエスト信号RETRQが、RETRQ＝
１で、読出しアドレスが、ミユーテイングエンド
アドレスレジスタMEDADに記憶されている書
込みアドレスと一致し、ADEQL＝１となること
で、第６図中時刻t₉，t₁₄に示すようにリセツトさ
れ、ミユーテイングが解除される。すなわち、 RETRQ・MUTE・ADEQL＝１ でリセツトされる。以上をまとめると、 MUTE＝（MUTE＋MUTRQ・ADEQL） ・・・ となる。これより、セツトもリセツトもされない
ときは、MUTE＝MUTEとなり、論理回路３２
から出た信号は、Ｄフリツプフロツプ群４２を介
して、論理回路３２に再び戻る。 First, the mutating signal MUTE is
=1, muting is applied to the input signal.
This muting signal MUTE is such that the muting request signal MUTRQ, which is a muting start request signal, is MUTRQ=1, the read address matches the write address stored in the muting start address register MSTAD, and the address equal signal ADEQL is
By setting ADEQL=1, times t ₄ and t ₁₂ in FIG.
The settings are set as shown in , and muting begins. That is, it is set when MUTRQ...ADEQL=1. Also, the mutating signal
MUTE indicates that the return request signal RETRQ, which is a muting release request signal, is
1, the read address matches the write address stored in the mutating end address register MEDAD, and ADEQL=1, so that the mutating is reset as shown at times _t9 and _t14 in FIG. is canceled. That is, it is reset when RETRQ, MUTE, ADEQL = 1. To summarize the above, MUTE=(MUTE+MUTRQ・ADEQL)... From this, when neither set nor reset is performed, MUTE=MUTE, and the logic circuit 32
The signals from the D flip-flop group 42 return to the logic circuit 32 again.

また、ミユーテイングリクエスト信号
MUTRQは、ミユーテイング条件信号MCOND
が、MCOND＝１となることで、第６図中t₂，
t₆，t₁₁に示すようにセツトされる。すなわち、ミ
ユーテイングブロツクストローブ信号をMBSTB
とすれば、 MCOND・MBSTB＝１ でセツトされる。また、MUTRQは、RETRQ＝
１で、読出しアドレスがMEDADの内容と一致
し、ADEQL＝１となると、時刻t₁₄に示すように
リセツトされる。すなわち、 RETRQ・MUTE・ADEQL＝１ でリセツトされ、ミユーテイングが解除される。
また、MUTE＝１で、RETRQ＝１となり、
MEDADにゼロクロス点の書込みアドレスが記
憶されアドレスバリツドフラグAVFがAVF＝１
となれば、MUTRQを１にしておく必要はなく、
次のMCONDに備え、MSTADにゼロクロスの
書込みアドレスをラツチする操作を開始する。す
なわち、 MUTE・RETRQ・MRTRQ・AVF＝１ で、第６図中時刻t₅，t₇に示すようにリセツトさ
れる。以上をまとめると、 MUTRQ＝（MUTRQ＋MCOND・MBSTB） ・・・（＋ MUTRQ・AVF） となる。 Also, mutating request signal
MUTRQ is the muting condition signal MCOND
However, since MCOND=1, t ₂ ,
It is set as shown at t ₆ and t ₁₁ . In other words, the muting block strobe signal is
Then, MCOND・MBSTB=1 is set. Also, MUTRQ is RETRQ=
1, when the read address matches the contents of MEDAD and ADEQL=1, it is reset as shown at time _t14 . That is, it is reset when RETRQ, MUTE, and ADEQL = 1, and muting is canceled.
Also, when MUTE=1, RETRQ=1,
The write address of the zero crossing point is stored in MEDAD, and the address valid flag AVF is set to AVF=1.
In that case, there is no need to set MUTRQ to 1,
In preparation for the next MCOND, start latching the zero-crossing write address in MSTAD. That is, with MUTE, RETRQ, MRTRQ, and AVF=1, the reset is performed as shown at times _t5 and _t7 in FIG. To summarize the above, MUTRQ = (MUTRQ + MCOND・MBSTB) ... (+ MUTRQ・AVF).

また、リターンリクエスト信号RETRQは、
MUTRQ＝１またはMUTE＝１のとき、
MCOND＝０となつたら第６図中時刻t₃，t₇，t₁₃
に示すようにセツトされる。すなわち、 （MUTE＋MUTRQ）・・MBSTB ＝１ でセツトされる。また、RETRQは、MCOND＝
１になつたら時刻t₆に示すようにリセツトされ
る。すなわち、 MCOND・MBSTB＝１ でリセツトされる。また、RETRQ＝１で、読出
しアドレスがMEDADの内容に一致し、ADEQL
＝１となれば、時刻t₉，t₁₄に示すようにリセツト
される。このときミユーテイングは、解除され
る。すなわち、RETRQは、 RETRQ・MUTE・ADEQL＝１ でリセツトされる。以上をまとめると、 RETRQ＝｛RETRQ＋（MUTE＋MUTRQ） ・・MBSTB｝・ （・＋・ ・） となる。 In addition, the return request signal RETRQ is
When MUTRQ=1 or MUTE=1,
When MCOND=0, time t ₃ , t ₇ , t ₁₃ in Figure 6
It is set as shown below. That is, (MUTE+MUTRQ)...MBSTB is set to 1. Also, RETRQ is MCOND=
When it becomes 1, it is reset as shown at time _t6 . In other words, it is reset when MCOND・MBSTB=1. Also, when RETRQ = 1, the read address matches the contents of MEDAD, and ADEQL
=1, it is reset as shown at times _t9 and _t14 . At this time, muting is canceled. That is, RETRQ is reset when RETRQ・MUTE・ADEQL=1. To summarize the above, RETRQ={RETRQ+(MUTE+MUTRQ) ・・MBSTB}・ (・＋・ ・).

また、アドレスバリツドフラグAVFは、
MUTRQ＝０で、MCOND＝０のとき、ミユー
テイングブロツク内にゼロクロス点がありゼロク
ロスフラグφCRSFLが、φCRSFL＝１のとき、
第６図中時刻t₁，t₈，t₁₅に示すようにセツトされ
る。すなわち、 φCRSFL・・MBSTB＝１ でセツトされる。また、MUTRQ＝０で、
MSTADの内容に読出しアドレスが追いつき
ADEQL＝１となることにより、第６図中時刻t₁₀
に示すようにリセツトされる。ただし、MUTE
＝１によつて、比較回路４１の入力がMEDAD
側に切換えられるため、MUTE＝０のときだけ
リセツトされる。すなわち、AVFは、 ・ADEQL＝１ でリセツトされる。また、MUTRQ＝１で、
MCONDが１から０になると、つぎのミユーテ
イングブロツクからRETRQが０から１になる。
したがつて、MUTRQ・・＝
１は、MCONDが０に変わつた最初のミユーテ
イングブロツクを表わす。このとき、MEDAD
には、このミユーテイングブロツクのトツプアド
レスを書き、AVFを時刻t₃に示すようにリセツ
トする。また、このときミユーテングブロツク内
にゼロクロス点があれば、そのアドレスを
MEDADに書き、AVFを時刻t₇に示すようにセ
ツトする。ゼロクロスがない場合は、その後現れ
た最初のゼロクロス点のアドレスをMEDADに
書き、AVFを時刻 t₅に示すようにセツトする。なお、このときセツ
トされたAVFは、MUTRQのリセツトと同じト
リガでセツトされる。すなわち、AVFは、 ・・MBSTB・ ＝１ でリセツトされ、 ・・MBSTB・φCRSFL ＝１ RETRQ・・MBSTB・φCRSFL ＝１ RETRQ・・MBSTB・φCRSFL＝１ でセツトされる。また、AVFは、 MUTE・RETRQ・ADEQL＝１ MUTE・RETRQ・AVF＝１ においても、リセツトされる。以上をまとめる
と、 AVF＝・（AVF＋φCRSFL・
MCOND ・MBSIB）・・ADEQL ＋MUTRQ・｛AVF＋MBSTB・φCRSFL ・（・＋RETRQ・）｝ ・・・MBSTB・ ＋・・（） となる。 In addition, the address valid flag AVF is
When MUTRQ=0 and MCOND=0, there is a zero cross point in the muting block and the zero cross flag φCRSFL is 1,
They are set as shown at times t ₁ , t ₈ , and t ₁₅ in FIG. That is, it is set when φCRSFL...MBSTB=1. Also, when MUTRQ=0,
The read address has caught up with the contents of MSTAD.
By setting ADEQL=1, time t ₁₀ in Fig. 6
It will be reset as shown below. However, MUTE
=1, the input of the comparator circuit 41 is MEDAD
Since it is switched to the side, it is reset only when MUTE=0. That is, the AVF is reset when: -ADEQL=1. Also, with MUTRQ=1,
When MCOND goes from 1 to 0, RETRQ goes from 0 to 1 from the next muting block.
Therefore, MUTRQ...=
1 represents the first muting block where MCOND changes to 0. At this time, MEDAD
Write the top address of this muting block in and reset the AVF as shown at time _t3 . Also, if there is a zero-crossing point in the muting block at this time, enter that address.
MEDAD and set the AVF as shown at time _t7 . If there is no zero cross, write the address of the first zero cross point that appears thereafter in MEDAD, and set the AVF as shown at time _t5 . Note that the AVF set at this time is set by the same trigger as the MUTRQ reset. That is, the AVF is reset when...MBSTB=1, and set when...MBSTB·φCRSFL=1 RETRQ··MBSTB·φCRSFL=1 RETRQ··MBSTB·φCRSFL=1. The AVF is also reset when MUTE・RETRQ・ADEQL=1 and MUTE・RETRQ・AVF=1. To summarize the above, AVF=・(AVF+φCRSFL・
MCOND ・MBSIB)・・ADEQL +MUTRQ・{AVF+MBSTB・φCRSFL ・(・+RETRQ・)} ・・MBSTB・+・・()

また、ミユーテイングブロツクトツプアドレス
イネーブル信号は、 ＝・φCRSFL で時刻t₁，t₅，t₇，t₈，t₁₅に示すように出力され
る。 Further, the muting block top address enable signal is outputted as shown at times t ₁ , t ₅ , t ₇ , t ₈ , and t ₁₅ at =·φCRSFL.

また、アドレスラツチイネーブル信号ALEは、
MUTRQ＝０でMSTADがラツチされるとき、
MCOND＝０でφCRSFL＝１のとき出力され、
φCRS（ゼロクロス）点のアドレスがMSTADに
書込まれる。すなわち、ALEは ・φCRSFL・MBSTB＝１ で、時刻t₁，t₈，t₁₅に示すように出力される。ま
た、このとき＝１である。また、MCOND
＝１となり、AVF＝０であればミユーテイング
ブロツクのTOP（先頭）アドレスを、MSTADに
書く。すなわち、ALEは、 MCOND・・MBSTB＝１ で、時刻t₁₁に示すように出力される。また、こ
のとき＝０である。つぎに、MUTRQ＝１
でMEDADがラツチされるとき、MCOND＝０
でRETRQ＝０において、ゼロクロス点があれ
ば、そのアドレスをMEDADに書き、ゼロクロ
ス点がなければ、そのときの先頭アドレスを書
く。また、その後、RETRQ＝１で、最初のゼロ
クロス点が発見されれば、そのアドレスを
MEDADに書く。このとき、AVFは０から１に
セツトされ、MCONDは０となつている。すな
わち、ALEは、 ・・MBSTB・φCRSFL＝１ ・・MBSTB・＝１ RETRQ・・φCRSFL＝１ で、時刻t₃，t₇，t₁₃およびt₅に示すように出力さ
れる。この３式中、第２式では、＝０とな
る。以上をまとめると、 ALE＝・MBSTB・（・ φCRSFL＋MCOND・AVF）＋MUTRQ ・MBSTB・（・・ RETRQ・・φCRSFL） となる。 In addition, the address latch enable signal ALE is
When MSTAD is latched with MUTRQ=0,
Output when MCOND=0 and φCRSFL=1,
The address of the φCRS (zero cross) point is written to MSTAD. That is, ALE is output as shown at times t ₁ , t ₈ , and t ₁₅ with φCRSFL・MBSTB=1. Also, at this time, =1. Also, MCOND
= 1, and if AVF = 0, write the TOP address of the muting block to MSTAD. That is, ALE is MCOND...MBSTB=1 and is output as shown at time _t11 . Also, at this time, =0. Next, MUTRQ=1
When MEDAD is latched, MCOND=0
When RETRQ=0, if there is a zero-crossing point, write its address in MEDAD; if there is no zero-crossing point, write the first address at that time. Also, if the first zero crossing point is found after that with RETRQ = 1, the address will be
Write to MEDAD. At this time, AVF is set from 0 to 1, and MCOND is set to 0. That is, ALE is output as shown at times t ₃ , t ₇ , t ₁₃ and t ₅ at times .MBSTB·φCRSFL=1 ・・MBSTB·=1 RETRQ··φCRSFL=1. In the second equation among these three equations, =0. To summarize the above, ALE=・MBSTB・(・φCRSFL+MCOND・AVF)+MUTRQ・MBSTB・(・・RETRQ・・φCRSFL).

このように、第５図に示す上記ミユーテイング
回路では、ミユーテイング条件が発生する直前の
ゼロクロス点である入力信号CONC上のｖ点およ
びミユーテイング条件が解除される直後のゼロク
ロス点であるｗ点の間にミユーテイングが施され
る。このため、ミユーテイングが開始される出力
信号DA DATA上の時刻t₄およびミユーテイン
グが解除される時刻t₉においては、クリツク音が
発生することはない。ところで、時刻t₁₂および
t₁₄間で施されるミユーテイングについては、ミ
ユーテイング条件が発生する入力信号CONC上の
ｘ点の直前の一定期間およびミユーテイング条件
が解除されるｙ点の直後の一定期間にはゼロクロ
ス点がないため、ミユーテイング条件が成立して
いる期間にそのままミユーテイングが施される。
ところで、上記直前直後の一定期間とは、デイレ
イ用のRAM２５のデイレイ量T_DLに相当してお
り、入力信号の最低周波数に応じてこのデイレイ
量を最適に設定することにより、ゼロクロス点で
ミユーテイングの開始および解除がほぼいかなる
場合においても可能となる。 In this way, in the above-mentioned muting circuit shown in FIG. 5, between the point v on the input signal CONC, which is the zero-crossing point immediately before the mutating condition occurs, and the point w, which is the zero-crossing point immediately after the muting condition is cancelled. Muting is applied. Therefore, no click sound is generated at time _t4 on the output signal DA DATA when muting is started and at time _t9 when muting is canceled. By the way, at time t ₁₂ and
Regarding the muting performed between _t14 , there is no zero crossing point in the fixed period immediately before the x point on the input signal CONC where the mutating condition occurs and the fixed period immediately after the y point where the muting condition is canceled. Muting is performed as long as the mutating conditions are met.
By the way, the fixed period just before and after the above corresponds to the delay amount _TDL of the RAM 25 for delay, and by optimally setting this delay amount according to the lowest frequency of the input signal, muting can be suppressed at the zero cross point. Initiation and cancellation are possible in almost any case.

ところで、ミユーテイング条件の発生する直前
やミユーテイング条件の解除される直後のゼロク
ロス点を検出してミユーテイングをゼロクロス点
間に施すのではなく、直前直後のゼロクロス近傍
点を検出して、このゼロクロス近傍点間にミユー
テイングを施すようにしてもよい。 By the way, instead of detecting zero-crossing points immediately before a mutating condition occurs or immediately after a mutating condition is canceled and applying muting between zero-crossing points, we detect points near zero-crossings immediately before and immediately after, and apply mutating between points near zero-crossings. It is also possible to apply mutating to.

このように、本発明によれば、デイジタルオー
デイオ再生装置で再生される再生信号にミユーテ
イングを施すにあたつて、ミユーテイング条件が
発生する直前のゼロクロス点またはゼロクロス近
傍点とミユーテイング条件が解除される直後のゼ
ロクロス点またはゼロクロス近傍点との間にミユ
ーテイングを施すことにより、ミユーテイングの
開始時点および解除時点に発生していたクリツク
音を防止することができる。 As described above, according to the present invention, when performing muting on a reproduced signal reproduced by a digital audio reproduction device, a zero-crossing point or a near-zero-crossing point immediately before a mutating condition occurs and a point immediately after the mutating condition is cancelled. By performing muting between the zero crossing point or a point near the zero crossing, it is possible to prevent the clicking noise that would occur at the time of starting and canceling the muting.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明のミユ
ーテイング回路によれば、デイジタルオーデイオ
再生信号等の入力信号にミユーテイングを施す際
に、入力信号を遅延させ、この遅延された入力信
号に対して、ミユーテイング条件が発生する直前
のゼロクロス点またはゼロクロス近傍点とミユー
テイング条件が解除されるゼロクロス点またはゼ
ロクロス近傍点との間にミユーテイングを施すこ
とにより、ミユーテイングの開始時点および解除
時点に従来発生していたクリツク音の発生を防止
することが可能である。 As is clear from the above description, according to the muting circuit of the present invention, when mutating an input signal such as a digital audio reproduction signal, the input signal is delayed, and the mutating circuit is applied to the delayed input signal. By applying muting between the zero-crossing point or near-zero-crossing point immediately before the condition occurs and the zero-crossing point or near-zero-crossing point where the mutating condition is canceled, the clicking noise that conventionally occurs at the start and release point of the mutating condition can be eliminated. It is possible to prevent the occurrence of

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のミユーテイング回路の動作を説
明する波形図、第２図は本発明のミユーテイング
回路のブロツク図、第３図は第２図のミユーテイ
ング回路の動作を説明する波形図、第４図は本発
明の他の実施例のミユーテイング回路の動作を概
略説明するための波形図、第５図は本発明の他の
実施例のミユーテイング回路のブロツク回路図、
第６図は第５図のミユーテイング回路の動作を説
明するための波形図である。 ２……エラー訂正回路、３……エラー補正回
路、４……ミユーテイング条件発生回路、５……
制御回路、７……デイレイ回路、８……アンドゲ
ート、９……ミユーテイング開始デイレイカウン
タ、１０……ミユーテイング終了デイレイカウン
タ、２２……エラー訂正回路、２３……エラー補
正回路、２４……ミユーテイング条件発生回路、
２５……デイレイ用のRAM、２６……パラレ
ル・シリアル変換器、２８……書込みアドレスカ
ウンタ、３０……読出しアドレスカウンタ、３２
……論理回路、３３Ａ……Ｄフリツプフロツプ、
３３Ｂ……EXORゲート、３５……ゼロクロス
フリツプフロツプ、３６……ミユーテイングスタ
ートアドレスレジスタ、３７……ミユーテイング
エンドアドレスレジスタ、３９……論理ゲート、
４１……比較回路、４２……Ｄフリツプフロツプ
群。 FIG. 1 is a waveform diagram explaining the operation of the conventional muting circuit, FIG. 2 is a block diagram of the muting circuit of the present invention, FIG. 3 is a waveform diagram explaining the operation of the muting circuit of FIG. 2, and FIG. 5 is a waveform diagram for schematically explaining the operation of a muting circuit according to another embodiment of the present invention, and FIG. 5 is a block circuit diagram of a muting circuit according to another embodiment of the present invention.
FIG. 6 is a waveform diagram for explaining the operation of the muting circuit of FIG. 5. 2... Error correction circuit, 3... Error correction circuit, 4... Muting condition generation circuit, 5...
Control circuit, 7...Delay circuit, 8...AND gate, 9...Mumuting start delay counter, 10...Mumuting end delay counter, 22...Error correction circuit, 23...Error correction circuit, 24...Mumuting conditions generation circuit,
25... RAM for delay, 26... Parallel/serial converter, 28... Write address counter, 30... Read address counter, 32
...Logic circuit, 33A...D flip-flop,
33B...EXOR gate, 35...zero cross flip-flop, 36...mutating start address register, 37...mutating end address register, 39...logic gate,
41... Comparison circuit, 42... D flip-flop group.

Claims (1)

【特許請求の範囲】 １ 入力信号を遅延する遅延手段と、 この遅延手段の遅延出力に対しミユーテイング
を施すミユーテイング手段と、 上記入力信号のゼロクロス点またはゼロクロス
近傍点を検出するゼロクロス検出手段と、 上記ミユーテイングが必要とされるときに供給
されるミユーデイング条件信号と上記ゼロクロス
検出手段からの出力信号とに基づいて上記ミユー
テイング手段を制御してミユーテイングを施す制
御手段とを有し、 この制御手段は、上記ミユーテイング条件信号
が供給開始される直前のゼロクロス点またはゼロ
クロス近傍点から、該ミユーテイング条件信号の
供給が終了した直後のゼロクロス点またはゼロク
ロス近傍点までの区間で上記ミユーテイング手段
を制御して上記入力信号のミユーテイングを施す
ことを特徴とするミユーテイング回路。[Scope of Claims] 1. Delaying means for delaying an input signal; Muuting means for performing muting on the delayed output of the delaying means; Zero-crossing detection means for detecting a zero-crossing point or a point near zero-crossing of the input signal; control means for controlling the mutating means to perform mutating based on the mutating condition signal supplied when muting is required and the output signal from the zero-cross detecting means; The mutating means is controlled in the section from the zero-crossing point or near-zero-crossing point immediately before the supply of the mutating condition signal starts to the zero-crossing point or near-zero-crossing point immediately after the supply of the mutating condition signal ends. A mutating circuit characterized by performing mutating.