JPH0575591A - Frame synchronizing system - Google Patents
Frame synchronizing systemInfo
- Publication number
- JPH0575591A JPH0575591A JP3232632A JP23263291A JPH0575591A JP H0575591 A JPH0575591 A JP H0575591A JP 3232632 A JP3232632 A JP 3232632A JP 23263291 A JP23263291 A JP 23263291A JP H0575591 A JPH0575591 A JP H0575591A
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- JP
- Japan
- Prior art keywords
- pulse
- frame synchronization
- confirmation
- frame
- pulses
- Prior art date
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はデジタル多重伝送におけ
るフレーム同期方式に関し、特にデータ異常時のフレー
ム同期用パルスの誤判断を防止したフレーム同期方式に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization system in digital multiplex transmission, and more particularly to a frame synchronization system which prevents misjudgment of a frame synchronization pulse when data is abnormal.
【０００２】[0002]
【従来の技術】フレーム同期はデジタル多重伝送装置に
おける復調側のクロックパルスの位相の同期をとるため
のもので、このために送信側においてはデータ列中にフ
レーム同期用パルスを挿入している。2. Description of the Related Art Frame synchronization is for synchronizing the phase of a clock pulse on the demodulation side in a digital multiplex transmission apparatus, and for this reason, a frame synchronization pulse is inserted in a data train on the transmission side.
【０００３】従来、この種のフレーム同期方式は、フレ
ーム同期用パルスをデータ列中の図２に示す位置に挿入
している。図２は従来例のフレーム同期用パルスの挿入
位置を示し（ａ）はフレームの構成図、（ｂ）はパルス
パターンの構成図である。フレーム同期用パルスはフレ
ーム構成のＦ１，Ｆ２の位置に配置されており、それぞ
れ１バイト８ビットのシリアル信号である。これを検出
しビットパラレル変換して図２（ｂ）に示したパルスパ
ターンを照合する。この時定められたフレーム数、即ち
後方保護段数を繰り返し正しく照合された場合を同期状
態と判断している。Conventionally, in this type of frame synchronization system, a frame synchronization pulse is inserted in the data train at the position shown in FIG. 2A and 2B show insertion positions of frame synchronization pulses of a conventional example, FIG. 2A is a frame configuration diagram, and FIG. 2B is a pulse pattern configuration diagram. The frame synchronization pulses are arranged at positions F1 and F2 in the frame structure, and each is a 1-byte 8-bit serial signal. This is detected, bit-parallel conversion is performed, and the pulse pattern shown in FIG. At this time, when the predetermined number of frames, that is, the number of backward protection stages is repeatedly correctly collated, it is determined that the synchronization state is established.
【０００４】[0004]
【発明が解決しようとする課題】このように従来例で
は、単にフレーム同期用パルスだけのパターン照合で同
期状態を判断しているので、例えば、図２（ｂ）に示す
ようにデータ異常などにより８番目のビットが全部″
０″に固定された場合も同期状態と誤判断してしまう問
題がある。As described above, in the conventional example, since the synchronization state is judged by the pattern matching of only the frame synchronization pulse, for example, as shown in FIG. The 8th bit is all ″
Even when fixed to 0 ″, there is a problem that the synchronization state is erroneously determined.
【０００５】[0005]
【課題を解決するための手段】本発明のフレーム同期方
式は、データ列中に含まれるフレーム同期用パルスを検
出しフレーム同期状態を判断するフレーム同期方式にお
いて、前記データ列中の余剰ビットを利用しこの余剰ビ
ットに確認用パルスを挿入し、前記フレーム同期用パル
スを検出すると同時に前記確認用パルスを検出しこの確
認用パルスのパターン照合を行なって後最終的にフレー
ム同期状態を判断する。A frame synchronization system of the present invention utilizes a surplus bit in the data stream in a frame synchronization system for detecting a frame synchronization pulse included in a data stream and determining a frame synchronization state. Then, a confirmation pulse is inserted into this surplus bit, the frame synchronization pulse is detected, and at the same time, the confirmation pulse is detected and the pattern of the confirmation pulse is collated to finally determine the frame synchronization state.
【０００６】[0006]
【実施例】次に本発明の一実施例を図を参照して説明す
る。図１は本実施例のフレーム同期用パルスと確認用パ
ルスの挿入位置を示し（ａ）はフレームの構成図、
（ｂ）はパルスパターンの構成図である。図１（ａ）に
おいて、フレーム同期用パルスＦ１，Ｆ２と共にこのデ
ータ列中の余剰ビットを利用し確認用パルスＦ３，Ｆ４
を配置している。これらのパルスパターンはビットパラ
レル変換した状態を示す図１（ｂ）に示す通りである。
データ異常などにより８番目のビットが全部″０″に固
定された場合、確認用パルスＦ３の８番目のビットは″
１″であるのでこの異常検出を行なうことができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows the insertion positions of the frame synchronization pulse and the confirmation pulse of the present embodiment (a) is a frame configuration diagram,
(B) is a block diagram of a pulse pattern. In FIG. 1A, confirmation pulses F3 and F4 are made by using the surplus bits in this data string together with the frame synchronization pulses F1 and F2.
Are arranged. These pulse patterns are as shown in FIG. 1 (b), which shows a state of bit parallel conversion.
If all the 8th bits are fixed to "0" due to data error, etc., the 8th bit of the confirmation pulse F3 will be "0".
Since it is 1 ″, this abnormality can be detected.
【０００７】本実施例はフレーム同期用パルスＦ１，Ｆ
２を検出すると同時に確認用パルスＦ３，Ｆ４を検出し
この確認用パルスのパターン照合を行なって後最終的に
フレーム同期状態を判断しているので、データ異常であ
るのにフレーム同期用パルスＦ１，Ｆ２を同期状態と誤
判断しても、この誤判断に対してアラームを発すること
ができる。尚、確認用パルスＦ３，Ｆ４はフレーム毎に
挿入する必要はなく、例えば保護段数に１回の挿入でも
よい。In this embodiment, frame synchronization pulses F1 and F are used.
At the same time that 2 is detected, the confirmation pulses F3 and F4 are detected and the pattern of the confirmation pulse is collated to finally determine the frame synchronization state. Therefore, although the data is abnormal, the frame synchronization pulse F1, Even if F2 is erroneously determined to be in the synchronized state, an alarm can be issued in response to this erroneous determination. The confirmation pulses F3 and F4 do not need to be inserted for each frame, and may be inserted once for the number of protection stages, for example.
【０００８】[0008]
【発明の効果】以上説明したように本発明は、データ異
常などの障害を検出することができるので、障害にかか
わらずフレーム同期状態と誤判断した場合はアラームを
発することができる。このため装置の信頼性を向上させ
るという効果がある。As described above, according to the present invention, a fault such as a data abnormality can be detected. Therefore, an alarm can be issued when a frame synchronization state is erroneously determined regardless of the fault. Therefore, there is an effect that the reliability of the device is improved.
【図１】本実施例のフレーム同期用パルスと確認用パル
スの挿入位置を示し（ａ）はフレームの構成図、（ｂ）
はパルスパターンの構成図である。1A and 1B show insertion positions of a frame synchronization pulse and a confirmation pulse according to the present embodiment, FIG. 1A is a block diagram of a frame, and FIG.
FIG. 4 is a configuration diagram of a pulse pattern.
【図２】従来例のフレーム同期用パルスの挿入位置を示
し（ａ）はフレームの構成図、（ｂ）はパルスパターン
の構成図である。2A and 2B show a conventional frame synchronization pulse insertion position, in which FIG. 2A is a frame configuration diagram and FIG. 2B is a pulse pattern configuration diagram.
なし None
Claims (1)
ルスを検出しフレーム同期状態を判断するフレーム同期
方式において、前記データ列中の余剰ビットを利用しこ
の余剰ビットに確認用パルスを挿入し、前記フレーム同
期用パルスを検出すると同時に前記確認用パルスを検出
しこの確認用パルスのパターン照合を行なって後最終的
にフレーム同期状態を判断することを特徴とするフレー
ム同期方式。1. In a frame synchronization method for detecting a frame synchronization pulse included in a data string and determining a frame synchronization state, a surplus bit in the data string is used, and a confirmation pulse is inserted into the surplus bit, At the same time as detecting the pulse for frame synchronization, the pulse for confirmation is detected and the pattern of the pulse for confirmation is collated to finally determine the frame synchronization state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232632A JPH0575591A (en) | 1991-09-12 | 1991-09-12 | Frame synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232632A JPH0575591A (en) | 1991-09-12 | 1991-09-12 | Frame synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575591A true JPH0575591A (en) | 1993-03-26 |
Family
ID=16942356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232632A Pending JPH0575591A (en) | 1991-09-12 | 1991-09-12 | Frame synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575591A (en) |
-
1991
- 1991-09-12 JP JP3232632A patent/JPH0575591A/en active Pending
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