JPH0575438A - Complementary emitter follower - Google Patents

Abstract

PURPOSE:To provide an active pull-down circuit with low power consumption, at high speed and with high drive capability. CONSTITUTION:In the complementary emitter follower in which emitters of two bipolar transistors(TRs) Qn, Qp whose polarity differs from each other are connected and collectors of them are connected respectively to a relevant power supply, an input signal is inputted directly to the base of the one TR Qn and an input signal is inputted to the base of the other TR Qp via a capacitor and a current source Ib for a bias current is connected to the base of the TR Qp.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、バイポーラトランジス
タを使用した相補型エミッタフォロワ回路に係り、特
に、半導体大規模ディジタル集積回路に用いて好適な相
補型エミッタフォロワ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary emitter follower circuit using a bipolar transistor, and more particularly to a complementary emitter follower circuit suitable for use in a semiconductor large scale digital integrated circuit.

【０００２】[0002]

【従来の技術】従来、バイポーラトランジスタを使用し
た回路（即ち、バイポーラのみまたはバイポーラとＣＭ
ＯＳとを組み合わせたＢiＣＭＯＳ回路）において、重
い負荷を駆動する際にはエミッタフォロワ回路（以下、
エミッタフォロワと略記する）を使用するのが一般的で
ある。エミッタフォロワは、例えば図２に示すように、
トランジスタＱと電流源Ｉから成る。勿論、電流源は抵
抗と置き換えることができる。2. Description of the Related Art Conventionally, circuits using bipolar transistors (that is, bipolar only or bipolar and CM).
In a BiCMOS circuit combined with an OS, when driving a heavy load, an emitter follower circuit (hereinafter,
(Abbreviated as an emitter follower) is generally used. The emitter follower is, for example, as shown in FIG.
It consists of a transistor Q and a current source I. Of course, the current source can be replaced by a resistor.

【０００３】周知のように、エミッタフォロワでは信号
の立上り時にはトランジスタＱが負荷ＣLを充電する。
トランジスタＱから流れる電流はベースエミッタ間の電
圧の指数関数に比例して流れるためベース電圧に比べて
エミッタ電圧の立上りが僅かにでも遅いとベース・エミ
ッタ間電圧が大きくなり大電流が流れ、負荷は急速に充
電される。従って、立上りは非常に高速である。また、
大電流が流れるのは基本的には立上りの過渡時のみであ
るので、低消費電力と高速を両立させ得る。As is well known, in the emitter follower, the transistor Q charges the load CL when the signal rises.
Since the current flowing from the transistor Q flows in proportion to the exponential function of the voltage between the base and the emitter, if the rise of the emitter voltage is slightly slower than the base voltage, the voltage between the base and the emitter becomes large and a large current flows, and the load Charges quickly. Therefore, the rise is very fast. Also,
Since a large current basically flows only during a rising transition, it is possible to achieve both low power consumption and high speed.

【０００４】一方、立下り時間は電流源Ｉの電流のみに
よる放電で決まるが、一般にはこの電流は回路動作上常
時流しておく必要があることから、高速化のために電流
を大きくすると消費電力が大きくなる。On the other hand, the fall time is determined by the discharge of only the current of the current source I. Generally, this current needs to be always flown for the circuit operation. Therefore, if the current is increased to increase the speed, power consumption is increased. Will grow.

【０００５】ところで、ディジタル（パルス）回路では
エミッタフォロワは論理回路の出力段として多用されて
いる。例えば図３のようなＥＣＬ回路（出力部に、エミ
ッタフォロワを有する）は、高速性を重視する計算機特
に大型計算機やスーパーコンピュータではその論理回路
や高速の内部メモリ回路に専ら使用されている。このよ
うなディジタル回路では、立下りを高速化するには少な
くとも立下りの過渡時にのみ大きな電流を流せば良い。
（このように、信号の立下り時の過渡時のみ、大電流を
流す回路を以下ではアクティブ・プルダウン回路と称す
る。） そこで、ＥＣＬでは肯定と否定出力が出ること
を利用して、所望の出力をエミッタフォロワに印加し、
それとは反対極性の出力信号を、コンデンサを介して電
流源トランジスタに印加し、信号の立下り時にのみ電流
源トランジスタを駆動して大電流を流し、負荷を放電す
るアクティブ・プルダウン回路が種々考案されている。By the way, in a digital (pulse) circuit, an emitter follower is often used as an output stage of a logic circuit. For example, an ECL circuit as shown in FIG. 3 (having an emitter follower in the output section) is exclusively used for a logic circuit and a high-speed internal memory circuit in a computer that emphasizes high speed, particularly in a large computer and a super computer. In such a digital circuit, in order to speed up the fall, a large current may be supplied only at least during the transition of the fall.
(Thus, a circuit that allows a large current to flow only during a transition at the time of falling of a signal is called an active pull-down circuit below.) Therefore, in ECL, a positive output and a negative output are used to output a desired output. Is applied to the emitter follower,
Various active pull-down circuits have been devised that apply an output signal of the opposite polarity to a current source transistor via a capacitor, drive the current source transistor only when the signal falls to flow a large current, and discharge the load. ing.

【０００６】図４はそのような従来例の、代表的な回路
（２入力ＯＲ／ＮＯＲ回路）である。（特開昭６１−８
８６１７、特開昭６２−７２２２１参照）。この回路で
は、ＯＲ出力（Ｑ3のコレクタ）をエミッタフォロワ・
トランジスタＱefのベースに印加し、一方、電流源トラ
ンジスタＱISのベースには、結合コンデンサＣCを経て
ＮＯＲ出力（Ｑ1、Ｑ2のコレクタ）を印加している。抵
抗Ｒ3、Ｒ4によって、電流源トランジスタＱISの、定常
状態におけるバイアスが決められる。通常は、定常状態
で、ＱISに電流が極く僅か流れるか、又は全く流れない
ようにバイアスが設定される。ＱISが電流を全く流さな
い場合には例えばＱISと並列に抵抗を、破線で図示する
ように接続したりして、Ｑefから常時僅かに電流を流す
ようにする。エミッタ抵抗Ｒ5はＱISの電流を制限する
ためのものであるが、なくても動作上は特に問題はな
い。FIG. 4 shows a typical circuit (2-input OR / NOR circuit) of such a conventional example. (JP-A-61-8
8617, JP-A-62-72221). In this circuit, OR output (collector of Q3) is used as an emitter follower
It is applied to the base of the transistor Qef, while the NOR output (collectors of Q1 and Q2) is applied to the base of the current source transistor QIS via the coupling capacitor CC. The resistors R3 and R4 determine the steady state bias of the current source transistor QIS. Normally, in the steady state, the bias is set so that the QIS has very little current or no current. When QIS does not allow any current to flow, for example, a resistor is connected in parallel with QIS as shown by a broken line so that a small amount of current always flows from Qef. The emitter resistor R5 is for limiting the current of QIS, but there is no particular problem in operation without it.

【０００７】図４の回路は次のように動作する。２つの
入力Ｖin1、Ｖin2の片方または両方に高レベルの信号が
印加されるとＱ1またはＱ2または両者がオンとなるの
で、Ｑ3のコレクタは高レベルとなる。高レベルにある
入力がすべて低レベルに切り替わると、ＯＲ出力（Ｑ3
のコレクタ）は低レベルに、ＮＯＲ出力（Ｑ1、Ｑ2のコ
レクタ）は高レベルにそれぞれ切り替わる。高レベルに
切り替わったＮＯＲ信号はコンデンサＣCを経てトラン
ジスタＱISに印加される。その結果、ＱISがオンとなり
大きな電流で負荷ＣLを放電する。従って出力Ｖoutは急
速に立下る。勿論ＱISの高速駆動のためには、ＣCを直
接Ｑ1等のコレクタで駆動せずに、エミッタフォロワを
介して駆動してもよい。又、エミッタフォロワＱefの接
続及び電流源ＱISの駆動信号を逆（ＯＲとＮＯＲの接続
を逆）にすれば、図４とは逆相の出力を得ることができ
る。The circuit of FIG. 4 operates as follows. When a high level signal is applied to one or both of the two inputs Vin1 and Vin2, either Q1 or Q2 or both are turned on, so that the collector of Q3 becomes high level. When all inputs at high level are switched to low level, OR output (Q3
The collector) of the switch is switched to the low level, and the NOR outputs (collectors of Q1 and Q2) are switched to the high level. The NOR signal switched to the high level is applied to the transistor QIS via the capacitor CC. As a result, QIS is turned on and the load CL is discharged with a large current. Therefore, the output Vout falls rapidly. Of course, in order to drive QIS at a high speed, CC may not be directly driven by a collector such as Q1 but may be driven through an emitter follower. Further, if the emitter follower Qef is connected and the drive signal of the current source QIS is reversed (OR and NOR are connected in reverse), an output having a phase opposite to that in FIG. 4 can be obtained.

【０００８】[0008]

【発明が解決しようとする課題】ところで、図４の回路
には基本的な問題点がいくつかある。１つは、立下り及
びサイクルの高速性と、低消費電力性とを同時に達成す
ることが極めて困難なことである。図５の動作波形を参
照しながらこのことを説明する。図５（ａ）は図４の入
力(Ｖin1またはＶin2)の波形である。入力が立下ると、
この入力に応答して、ＮＯＲ出力は同図（ｂ）のように
立上る。図示していないが、ＯＲ側出力（Ｑefのベース
電圧）は立下る。このＮＯＲ信号は結合コンデンサＣC
を経てＱISのベースに印加される。周知のように、信号
はＣ結合により微分されるので、ＱISのベース電圧波形
は同図（ｃ）のようになる。この波形はＣCの値とＱIS
のベース・ノードのインピーダンスの値により決まる。
このベース波形に応答してＱISから放電電流が流れ、出
力Ｖoutは高速で立下る。しかし、負荷ＣLに対してＣC
が所要の値より小さいと、ＣLを充分に放電できないの
で、立ち下がりがあまり高速とならない。一方、負荷Ｃ
Lに対してＣCが所要の値より大き過ぎると、無駄な過大
放電電流が流れ、同図（ｄ）のように出力にアンダーシ
ュートが生ずる。従って、消費電力が大きくなる。ま
た、ＱISが飽和し、低速動作になる可能性が大きくな
る。従って、結合コンデンサＣCの値には負荷ＣLに応じ
て最適値が存在する。大き過ぎても小さ過ぎても都合が
悪い。 続いて入力波形（ａ）が立上ると、ＮＯＲ出力
（ｂ）が立下り、ＱISのベース電圧波形は図５（ｃ）の
ようになる。つまり、立上りの場合はＱISのベース・エ
ミッタ間ダイオードのクランプ効果により同図（ｃ）の
ように電圧が抑えられるが、立下りの場合には電圧を抑
えるものがないので同図（ｃ）の実線のようにＮＯＲ出
力の立下り量とほぼ同じ量だけ立下る。このように立下
り量が多すぎると、後続のパルスが印加された時ベース
電圧はまだ定常状態に戻っていないので、ＱISがオンと
なるまでの遅延が大きくなるとともに、放電電流の量も
少なくなる。つまり、サイクル時間が短いと、放電開始
が遅れるのみならず、十分な放電電流が流れず、後続の
出力電圧の立下りが遅くなる。このようなサイクル依存
性を避けるためには、図４に破線で示すように、ＱISの
ベースにダイオードＤを接続すれば良い。この構成によ
り、立下り時のベース電圧はクランプされ、図５（ｃ）
の破線のようになり、サイクル時間の影響は少なくな
る。しかし、ダイオードを接続しても、定常状態に達す
るまでには、なおかなりの時間がかかる。特に、大きな
負荷容量を駆動するためにＣCを大きくすると定常状態
に戻るまでの時間が大きくなり、サイクル依存性が大き
くなる。サイクル依存性を少なくするには、図４で抵抗
Ｒ3及びＲ4の抵抗値を下げたり、ダイオードＤを定常状
態で導通させておけば良い。しかし、このようにＱISの
バイアス回路を低インピーダンス化することでサイクル
依存性を低減すると消費電力が増加するため、アクティ
ブ・プルダウン回路を用いた効果が少なくなる。By the way, the circuit of FIG. 4 has some basic problems. One is that it is extremely difficult to simultaneously achieve high-speed fall and cycle and low power consumption. This will be described with reference to the operation waveforms in FIG. FIG. 5A shows the waveform of the input (Vin1 or Vin2) in FIG. When the input falls,
In response to this input, the NOR output rises as shown in FIG. Although not shown, the output on the OR side (base voltage of Qef) falls. This NOR signal is a coupling capacitor CC
Is applied to the base of QIS. As is well known, since the signal is differentiated by C coupling, the base voltage waveform of QIS is as shown in FIG. This waveform shows the value of CC and QIS
It depends on the value of the impedance of the base node of.
A discharge current flows from QIS in response to this base waveform, and the output Vout falls at a high speed. However, for load CL, CC
Is smaller than a required value, CL cannot be sufficiently discharged, so that the falling speed is not so high. On the other hand, the load C
When CC is larger than the required value with respect to L, a useless excessive discharge current flows and an undershoot occurs in the output as shown in FIG. Therefore, power consumption increases. In addition, QIS is saturated and the possibility of low speed operation increases. Therefore, the value of the coupling capacitor CC has an optimum value depending on the load CL. It is not convenient if it is too big or too small. Then, when the input waveform (a) rises, the NOR output (b) falls and the QIS base voltage waveform becomes as shown in FIG. 5 (c). That is, in the case of rising, the voltage is suppressed by the clamp effect of the QIS base-emitter diode as shown in FIG. 7 (c), but in the case of falling, there is nothing to suppress the voltage. As indicated by the solid line, it falls by the same amount as the falling amount of the NOR output. If the amount of falling is too large, the base voltage has not yet returned to the steady state when the subsequent pulse is applied, so the delay until QIS turns on increases and the amount of discharge current decreases. Become. That is, when the cycle time is short, not only the discharge start is delayed, but also a sufficient discharge current does not flow, and the subsequent fall of the output voltage is delayed. In order to avoid such a cycle dependency, a diode D may be connected to the base of QIS, as shown by the broken line in FIG. With this configuration, the base voltage at the fall is clamped, and the base voltage shown in FIG.
The effect of cycle time is reduced. However, even if the diode is connected, it takes a considerable time to reach the steady state. In particular, if CC is increased in order to drive a large load capacity, the time required to return to a steady state increases, and the cycle dependency increases. In order to reduce the cycle dependency, the resistance values of the resistors R3 and R4 in FIG. 4 may be lowered, or the diode D may be turned on in a steady state. However, reducing the cycle dependency by lowering the impedance of the QIS bias circuit in this way increases power consumption, and thus the effect of using the active pull-down circuit is reduced.

【０００９】図４の回路のもう１つの問題点は、出力Ｖ
outに外部から擾乱が加えられた場合、それを回復する
能力が少ないことである。これを図６を用いて説明す
る。例えば、図６（ａ）のように、出力Ｖoutが高レベ
ルの場合に正極性の雑音が外部から加えられたとする
と、電流源トランジスタＱISはオフであり又エミッタフ
ォロワ・トランジスタＱefには電流を引き抜く能力はな
いため、実線で示すように本来のレベルに戻るまでに非
常に時間がかかる。Another problem with the circuit of FIG. 4 is that the output V
If an external disturbance is added to out, it has less ability to recover it. This will be described with reference to FIG. For example, if positive noise is externally applied when the output Vout is at a high level as shown in FIG. 6A, the current source transistor QIS is off and the emitter follower transistor Qef draws current. Since it has no ability, it takes a very long time to return to the original level as shown by the solid line.

【００１０】又、大きな負荷が分布して存在しその時定
数がＥＣＬのスイッチ時間よりもかなり大きい場合、出
力波形は同図（ｂ）に示すように一たん立下ってから再
び持ち上がる。これは、放電電流により出力端近くでは
波形は立下るが、遠端近くの負荷は放電されていないの
で、放電電流が切れた後負荷の時定数で再び立上るから
である。図示した波形は出力端近くの波形であるが、遠
端ではほとんど立下らないうちに放電電流が減少してし
まう。配線が長く抵抗がかなり大きい場合はこのような
場合に相当するので、この場合には図４のようなアクテ
ィブ・プルダウン回路の使用は困難である。When a large load is distributed and its time constant is considerably larger than the ECL switch time, the output waveform falls and then rises again as shown in FIG. This is because the discharge current causes the waveform to fall near the output end, but the load near the far end has not been discharged, so the discharge current is cut off and then rises again at the time constant of the load. The waveform shown in the figure is a waveform near the output end, but the discharge current decreases at the far end before it almost falls. Since the case where the wiring is long and the resistance is considerably large corresponds to this case, it is difficult to use the active pull-down circuit as shown in FIG. 4 in this case.

【００１１】一方、これらの問題点、特に図６に関して
述べた問題点を避け得るアクティブ・プルダウン回路の
一種としてｎｐｎトランジスタとｐｎｐトランジスタと
を組み合わせた相補型エミッタフォロワが知られてい
る。図７はこのような相補型エミッタフォロワの一例
（特開昭６３−１７１０２２）の回路図を示す。この回
路では、出力が高レベルに変わるときは、Ｑｎを通して
Ｖout端子が充電される。また出力が低レベルに変わる
ときは、Ｑｐを通してＶout端子が放電される。On the other hand, a complementary emitter follower combining an npn transistor and a pnp transistor is known as a kind of active pull-down circuit which can avoid these problems, particularly the problem described with reference to FIG. FIG. 7 shows a circuit diagram of an example of such a complementary emitter follower (Japanese Patent Laid-Open No. 63-171022). In this circuit, when the output changes to high level, the Vout terminal is charged through Qn. When the output changes to low level, the Vout terminal is discharged through Qp.

【００１２】ところで、ｎｐｎとｐｎｐトランジスタＱ
ｎ、Ｑｐを直列に接続すると各ベースをドライブする電
圧には２ＶBEの電位差をつける必要がある。この例で
は、従来アナログ回路に多用されていたように、カレン
トスイッチ（増幅器）トランジスタのコレクタ負荷と直
列にダイオードを２個接続してその両端の電位差でＱｎ
とＱｐを駆動している。この例では２ＶBEの電位差を得
るのに消費電力の増加は招かない。しかしながら、駆動
トランジスタのコレクタ電圧を、所望の信号振幅＋２Ｖ
BE（すなわち、信号の振幅を０．６Ｖ、ＶBEを０．７Ｖ
として０．６＋１．４＝２Ｖ）も振る必要があることか
ら、遅延時間が大きくなるという問題点がある。又、入
力と出力のレベルが合わないという、論理回路としては
致命的な問題点も持っている。By the way, npn and pnp transistor Q
When n and Qp are connected in series, it is necessary to add a potential difference of 2VBE to the voltage that drives each base. In this example, two diodes are connected in series with the collector load of the current switch (amplifier) transistor and Qn is caused by the potential difference across the collector load, as has been often used in analog circuits.
And driving Qp. In this example, the power consumption does not increase to obtain the potential difference of 2VBE. However, the collector voltage of the driving transistor is set to the desired signal amplitude + 2V.
BE (that is, the signal amplitude is 0.6V, VBE is 0.7V
Therefore, there is a problem in that the delay time becomes long because it is necessary to swing 0.6 + 1.4 = 2V). Moreover, there is a fatal problem as a logic circuit that the input and output levels do not match.

【００１３】図８（特開昭６１−２３４１２２）では、
カレントスイッチのコレクタ電位を、抵抗とトランジス
タとで適当な電位だけレベルシフトして、ｐｎｐトラン
ジスタＱｐのベース駆動電圧を発生させている。ｎｐｎ
とｐｎｐトランジスタのベース電位を完全に２ＶBE離し
てしまうと、相補型エミッタフォロワに大きな電流が流
れるので、通常この電位差を２ＶBEより僅かに小さく設
定すると都合がよい。このような設定は図７のレベルシ
フト回路（ダイオード２個）では困難である。図８の回
路では、レベルシフト用のトランジスタのベースに接続
されている抵抗の値を適当に選ぶことにより、各々のベ
ース電位を最適の電位に設定できる。しかしながら、こ
の図８の回路では、ｐｎｐトランジスタＱｐの応答を自
由に高速化することはできない。何故なら、Ｑｐの応答
速度は、Ｑｐのベースの時定数で決まり、これはベース
につながる抵抗とキャパシタンスの積で決まる。従って
高速化を目的として時定数を下げるため、抵抗の値を下
げると、レベルシフト回路に流れる電流が増加し、その
電流がカレントスイッチのコレクタ負荷抵抗Ｒ2を経て
流れる。このため出力レベルが低下し、所望のレベルが
得られないからである。出力レベルに影響がでない程度
の電流しかレベルシフト回路に流さないと、ｐｎｐトラ
ンジスタＱｐのベース応答は非常に遅くなり、従って出
力電圧の立下りが非常が遅くなりｐｎｐトランジスタを
用いた利点を発揮できない。In FIG. 8 (Japanese Patent Laid-Open No. 61-234122),
The collector potential of the current switch is level-shifted by the resistor and the transistor by an appropriate potential to generate the base drive voltage of the pnp transistor Qp. npn
If the base potential of the pnp transistor is completely separated by 2VBE, a large current flows in the complementary emitter follower. Therefore, it is usually convenient to set this potential difference to be slightly smaller than 2VBE. Such setting is difficult with the level shift circuit (two diodes) of FIG. In the circuit of FIG. 8, each base potential can be set to an optimum potential by appropriately selecting the value of the resistor connected to the base of the level shift transistor. However, in the circuit of FIG. 8, the response of the pnp transistor Qp cannot be freely increased in speed. Because the response speed of Qp is determined by the time constant of the base of Qp, which is determined by the product of resistance and capacitance connected to the base. Therefore, in order to reduce the time constant for the purpose of speeding up, if the value of the resistor is reduced, the current flowing through the level shift circuit increases, and the current flows through the collector load resistor R2 of the current switch. For this reason, the output level is lowered and the desired level cannot be obtained. If only a current that does not affect the output level is passed through the level shift circuit, the base response of the pnp transistor Qp becomes very slow, and therefore the fall of the output voltage becomes very slow, and the advantage of using the pnp transistor cannot be exhibited. ..

【００１４】図９（特開昭５６−５８３２６）は、レベ
ルシフト回路による出力レベルの低下を伴わずにｐｎｐ
トランジスタＱｐの応答を高速化できる相補型エミッタ
フォロワの一例である。この例では、レベルシフト回路
はエミッタフォロワとダイオードとで構成されており、
負荷抵抗Ｒ2にはレベルシフト回路に流れる電流の１／
ｈFEしか流れないので、レベルシフト回路に十分な電流
を流してＱｐの応答を必要なだけ高速化することができ
る。しかしながら、この図９の回路では、ＱｎとＱｐの
応答を同じにするためにはカレントスイッチに流す電流
とレベルシフト回路に流す電流をほぼ同じにする必要が
あり、これでは図３の場合と消費電力も速度もあまり変
わらないことになってしまう。FIG. 9 (Japanese Patent Laid-Open No. 56-58326) discloses a pnp circuit without a decrease in output level due to a level shift circuit.
This is an example of a complementary emitter follower that can speed up the response of the transistor Qp. In this example, the level shift circuit is composed of an emitter follower and a diode,
1 / of the current flowing in the level shift circuit is applied to the load resistor R2.
Since only hFE flows, a sufficient current can be passed through the level shift circuit to speed up the Qp response as much as necessary. However, in the circuit of FIG. 9, in order to make the responses of Qn and Qp the same, it is necessary to make the current flowing through the current switch and the current flowing through the level shift circuit substantially the same. Electricity and speed will not change much.

【００１５】また、以上の相補型エミッタフォロワでは
出力の電位は入力の電位よりも必ず低くなる。多くの論
理回路では入力の電位（コレクタの電位）は最も高い電
位（０Ｖ）であるので問題はない。しかしコレクタ電位
がこれより低い場合、出力電位を入力よりも高くしたい
場合も多い。従って図９の回路ではこれらの要求に対応
できない問題がある。In the above complementary emitter follower, the output potential is always lower than the input potential. In many logic circuits, there is no problem because the input potential (collector potential) is the highest potential (0V). However, when the collector potential is lower than this, it is often desired to set the output potential higher than the input potential. Therefore, the circuit of FIG. 9 has a problem that these requirements cannot be met.

【００１６】本発明の目的は、以上の種々の公知例にお
ける問題点を解決することである。すなわち、低消費電
力で高速動作、さらに高駆動能力のアクティブプルダウ
ン回路を提供することである。詳しくは、カレントスイ
ッチの動作電流を低減しても、大きな負荷を、高速で駆
動することが可能な、相補型エミッタフォロワを提供す
ることである。また本発明の他の目的は、出力電位を入
力電位よりも高くできる、充電回路（回路動作的にはア
クティブ・プルアップ回路）を備えた、相補型エミッタ
フォロワを提供することである。An object of the present invention is to solve the problems in the various known examples described above. That is, it is to provide an active pull-down circuit having low power consumption, high speed operation, and high driving ability. Specifically, it is to provide a complementary emitter follower capable of driving a large load at high speed even if the operating current of the current switch is reduced. Another object of the present invention is to provide a complementary emitter follower provided with a charging circuit (active pull-up circuit in terms of circuit operation) capable of increasing the output potential higher than the input potential.

【００１７】[0017]

【課題を解決するための手段】上記目的を達成するため
の本発明手段は、互いに極性の異なる２個のバイポーラ
トランジスタ（Ｑn，Ｑp）の、エミッタを互いに接続し
（ＶOUT）、コレクタをそれぞれ対応する電源（ＶCC，
ＶEE）に接続して成る相補型エミッタフォロワにおい
て、一方のトランジスタ（Ｑn）のベース（ＶBn）には
入力信号を直接入力し、他方のトランジスタ（Ｑp）の
ベース（ＶBp）にはコンデンサ（Ｃc）を介して入力信
号を入力し、かつ上記他方のトランジスタ（Ｑp）のベ
ース（ＶBp）に、バイアス電流用の電流源（ＩB）を接
続したことを特徴とする相補型エミッタフォロワとする
ことである。（図１参照）。The means of the present invention for achieving the above object is to connect the emitters (VOUT) and the collectors of two bipolar transistors (Qn, Qp) having different polarities to each other. Power supply (VCC,
In the complementary emitter follower connected to VEE), the input signal is directly input to the base (VBn) of one transistor (Qn), and the capacitor (Cc) is input to the base (VBp) of the other transistor (Qp). A complementary emitter follower is characterized in that an input signal is inputted via the current source, and a current source (IB) for bias current is connected to the base (VBp) of the other transistor (Qp). .. (See Figure 1).

【００１８】[0018]

【作用】相補型エミッタフォロワの、一方のトランジス
タのベースと入力との間をＣ結合することにより、図４
のようにｎｐｎトランジスタに対してＣ結合した場合の
ようなオーバドライブを生じることなしに、Ｃ負荷を駆
動することができる。従って、不要の電力を消費するこ
とがなく、低消費電力化できる効果がある。The C-coupling between the base and the input of one of the transistors of the complementary emitter follower allows the configuration shown in FIG.
It is possible to drive the C load without causing overdrive as in the case of C coupling with the npn transistor as described above. Therefore, there is an effect that power consumption can be reduced without consuming unnecessary power.

【００１９】また、トランジスタが飽和することがない
ため、高速化できる効果がある。Further, since the transistor is not saturated, there is an effect that the speed can be increased.

【００２０】また、本発明の相補型エミッタフォロワの
バイアス回路は、ベース電流を与えるだけである。この
ため従来の相補型エミッタフォロワのように、バイアス
用の回路で高速化のための無駄な電流を流し、多くの電
力を消費することがない。Also, the bias circuit of the complementary emitter follower of the present invention only provides the base current. For this reason, unlike the conventional complementary emitter follower, a bias circuit does not consume a large amount of electric power by flowing a wasteful current for speeding up.

【００２１】さらにｐｎｐとｎｐｎトランジスタの接続
を逆にすることで、容易に出力電位を入力電位よりも高
くすることが出来る。このため電位の設定の自由度が大
きいという効果がある。 また、ダーリントン接続のエ
ミッタフォロワを簡単に構成できる。（図２４等）。こ
のダーリントン接続の相補型エミッタフォロワでは、大
きなＣ負荷を高速で駆動できる効果がある。また負荷の
影響が入力段に僅かしか及ばないので、カレントスイッ
チ段の電流を低減しても高速動作が可能となりFurther, by reversing the connection between the pnp and npn transistors, the output potential can be easily made higher than the input potential. Therefore, there is an effect that the degree of freedom in setting the potential is large. Also, a Darlington connection emitter follower can be easily configured. (FIG. 24 etc.). The Darlington connection type complementary emitter follower has an effect of driving a large C load at high speed. Also, since the influence of the load only slightly affects the input stage, high-speed operation is possible even if the current of the current switch stage is reduced.

【００２２】、低消費電力で高速のゲートを実現できる
効果がある。There is an effect that a high speed gate can be realized with low power consumption.

【実施例】図１は、本発明の一実施例を示す回路図であ
る。この実施例の回路は次のように動作する。まず、カ
レントスイッチの左側の入力ＶINが、高レベルにあると
する。また、右側のトランジスタＱ2のベースには、ＶI
Nとは反対極性の入力ＶIN￣もしくは参照電圧ＶBBが加
えられるものとする。（ここで、ＶIN￣は、ＶINの上に
オーバラインを付した、ＶINバーを表す。） このと
き、左側のトランジスタＱ1はオン、右側のトランジス
タＱ2はオフのため、右側のエミッタフォロワのｎｐｎ
トランジスタＱｎの、ベース電圧ＶBnは高レベルとな
る。さらに、ｐｎｐトランジスタＱｐのベースから、常
時電流ＩBを引いているため、Ｑｐのエミッタには、バ
イアス電流が常時流れている。従ってｎｐｎトランジス
タＱｎには、ｐｎｐトランジスタのバイアス電流ＩBが
そのまま流れている。即ち、相補型エミッタフォロワＱ
ｐ、Ｑｎに対してバイアス電流はＩBのみで決定されて
いる。回路図からわかるように、出力Ｖoutは電圧ＶBn
より１ＶBEだけ低い値となり、Ｑｐのベース電圧ＶBpは
更に１ＶBE低い値となる。従って、結合コンデンサＣC
の両端には２ＶBEの電圧がかかっている。1 is a circuit diagram showing an embodiment of the present invention. The circuit of this embodiment operates as follows. First, assume that the input VIN on the left side of the current switch is at a high level. In addition, VI is connected to the base of the transistor Q2 on the right side.
Input VIN or the reference voltage VBB having the opposite polarity to N is applied. (Here, VIN-represents VIN bar with an overline on VIN.) At this time, the transistor Q1 on the left side is on and the transistor Q2 on the right side is off, so the npn of the emitter follower on the right side is
The base voltage VBn of the transistor Qn becomes high level. Furthermore, since the current IB is always drawn from the base of the pnp transistor Qp, the bias current always flows in the emitter of Qp. Therefore, the bias current IB of the pnp transistor flows through the npn transistor Qn as it is. That is, complementary emitter follower Q
The bias current for p and Qn is determined only by IB. As can be seen from the circuit diagram, the output Vout is the voltage VBn
The value becomes lower by 1 VBE, and the base voltage VBp of Qp becomes 1 VBE lower. Therefore, the coupling capacitor CC
A voltage of 2VBE is applied to both ends of.

【００２３】入力ＶINが低レベルに切り替わると、Ｑ2
がオンとなり、そのコレクタ電圧つまり電圧ＶBnは、低
レベルに切り替わる。結合コンデンサＣCはトランジス
タなどの寄生容量に比べて大きく設定されるので、電圧
ＶBnの変化はそのままＶBpの変化として現れる。つま
り、電圧変化の過渡状態においても、結合コンデンサＣ
Cにはいつも２ＶBEが印加されており、その電位差を保
ったまま出力の切り換えが行われる。When the input VIN switches to low level, Q2
Turns on and its collector voltage, or voltage VBn, switches to a low level. Since the coupling capacitor CC is set to be larger than the parasitic capacitance of a transistor or the like, the change in the voltage VBn directly appears as the change in VBp. That is, even in the transient state of voltage change, the coupling capacitor C
2VBE is always applied to C, and the output is switched while maintaining the potential difference.

【００２４】この実施例において、出力Ｖoutに接続さ
れている負荷容量を駆動するには、結合コンデンサＣC
は、それに十分なだけ大きくなければならない。コンデ
ンサＣCを十分に大きくしても、図１の実施例の回路で
は、図４に関連して述べたようなオーバドライブは起こ
らない。従ってそれによる不都合は生じない。すなわ
ち、ＣCがいくら大きくてもその両端の電位差は２ＶBE
であり、負荷容量の大小には無関係である。つまり、出
力の立下り時には、負荷が大きければそれだけトランジ
スタＱｐからの放電電流が大きくなる。一方負荷が小さ
い場合には、Ｑｐからの放電電流は自動的に小さくな
る。従って、ＣCの大きさとしては、駆動する最大負荷
を十分に駆動できる大きさ以上であればよい。小さい負
荷を駆動する際にはＣCの大きさには特に注意を払う必
要はない（大きいままでよい）。例えば、２pＦ程度ま
での負荷を駆動する場合には結合コンデンサとして０．
５pＦ程度であればよい。０．５pＦの値で、ほぼ０から
２pＦ程度までの範囲の負荷を、非常に高速に駆動でき
る。In this embodiment, the coupling capacitor CC is used to drive the load capacitance connected to the output Vout.
Must be big enough for it. Even if the capacitor CC is made large enough, the circuit of the embodiment of FIG. 1 does not cause the overdrive as described in connection with FIG. Therefore, the inconvenience caused by it does not occur. That is, no matter how large CC is, the potential difference across it is 2VBE.
And is irrelevant to the magnitude of the load capacity. That is, when the output falls, the larger the load, the larger the discharge current from the transistor Qp. On the other hand, when the load is small, the discharge current from Qp automatically decreases. Therefore, the size of CC may be larger than the size that can drive the maximum load to be driven sufficiently. It is not necessary to pay particular attention to the size of CC when driving a small load (it can remain large). For example, when driving a load up to about 2 pF, a coupling capacitor of 0.
It may be about 5 pF. With a value of 0.5 pF, a load in the range of about 0 to 2 pF can be driven very quickly.

【００２５】本実施例の回路構成によれば、バイアス用
の回路の消費電力は非常に少ない。図１の場合、バイア
ス用の回路の消費電力は、相補型エミッタフォロワのベ
ース電流による分だけである。これは相補型エミッタフ
ォロワに僅かのバイアス電流を流しておくために必要で
ある。バイアス電流を僅かでも流しておかないと、スイ
ッチング時間が遅くなる。また本発明で使用しているア
クティブ・プルダウン回路は、ｐｎｐトランジスタを使
用しているので、従来例の問題点である出力端子に乗る
雑音に対して、本質的に強いという利点がある。なお、
コンデンサＣCに蓄積されている電荷は、スイッチング
のたびに少しずつ放電される。図１の破線で示したダイ
オードＤCL1と電源ＶCL1は、この放電で失われた電荷を
補充するためのものである。つまり、放電によりＣCの
電圧が減少すると、低レベルから高レベルへ切り替わっ
たとき、Ｑｐのベース電圧はその分少し高めになる。そ
の分がダイオードＤCL1により本来のレベルにクランプ
される。一般には、このダイオードは、サイクル時間を
高速化するために必要である。しかし、サイクルが十分
に遅い場合には、この充電はＩBにより行われるため、
ダイオードは不必要である。また逆に、バイポーラトラ
ンジスタのＶBEは、大電流が流れる切換時に大きくなる
ため、このときＱｐのベース電圧が定常時より下がる可
能性がある。これを防止するのが、点線で示したＤCL2
とＶCL2で構成した回路である。勿論これらのクランプ
回路は、以上のような不都合が目立たぬ場合は、接続す
る必要はない。According to the circuit configuration of this embodiment, the bias circuit consumes very little power. In the case of FIG. 1, the power consumption of the bias circuit is only due to the base current of the complementary emitter follower. This is necessary to keep a small bias current flowing through the complementary emitter follower. If even a small amount of bias current is not applied, the switching time will be delayed. Further, since the active pull-down circuit used in the present invention uses the pnp transistor, there is an advantage that it is essentially strong against the noise on the output terminal which is a problem of the conventional example. In addition,
The electric charge accumulated in the capacitor CC is discharged little by little at each switching. The diode DCL1 and the power supply VCL1 shown by the broken line in FIG. 1 are for replenishing the charges lost by this discharge. In other words, when the voltage of CC decreases due to discharge, the base voltage of Qp becomes slightly higher when switching from low level to high level. That amount is clamped to the original level by the diode DCL1. Generally, this diode is needed to speed up the cycle time. However, if the cycle is slow enough, this charging is done by IB,
No diode is needed. On the contrary, since the VBE of the bipolar transistor becomes large at the time of switching when a large current flows, the base voltage of Qp may be lower than that at the steady state at this time. The DCL2 shown by the dotted line is to prevent this.
And VCL2. Of course, these clamp circuits do not need to be connected if the above inconvenience is not noticeable.

【００２６】図１０は、図１の実施例に用いるバイアス
電流回路の、１実施例を示す回路図である。バイアス電
流を決めるための、ベース電流ＩBの電流源回路であ
る。１０１は、図１においてＩBで示した電流源であ
り、１個のｎｐｎトランジスタＱｎBで構成されてい
る。ｐｎｐトランジスタＱｐBは、図１のｐｎｐトラン
ジスタＱｐと同じ構造、同じ大きさのトランジスタで同
じ特性を持つ。このＱｐBのエミッタに、定電流源１０
２より電流ＩBIASを流す。従って、そのベースからは、
ＩBIASを流すに必要なベース電流ＩBが流れ出す。この
ＩBはダイオード接続したｎｐｎトランジスタＱDに流れ
る。ｎｐｎトランジスタＱｎBをＱDと同じ構造にしてお
けば、そのコレクタにはＱｎBとＱDの大きさの比に比例
した電流が流れる。例えば、大きさが同じならＩBが流
れる。このＩBにより図１の相補型エミッタフォロワに
は所望のバイアス電流ＩBIASが流れる。なお、１０２は
ＩBIASを流すための定電流回路の一例であり、所望の機
能を有する他のどのような定電流回路を使用しても良
い。（ほかの定電流回路の一例として例えば図１１のよ
うなものがある。）図１０の回路は、図１の回路のトラ
ンジスタと同じ（もしくは比例した）大きさのトランジ
スタを使用することにより、所望のバイアス電流ＩBIAS
を得ている。従って図１の回路と図１０の回路を同一チ
ップ上に構成する場合、チップ上でのトランジスタ特性
に、所望のペア性が得られれば良い。従って、ｐｎｐト
ランジスタ及びｎｐｎトランジスタの特性が、ロット間
あるいはチップ間でばらつきがあっても、設計値のＩBI
ASを流すことができる。FIG. 10 is a circuit diagram showing one embodiment of the bias current circuit used in the embodiment of FIG. It is a current source circuit of a base current IB for determining a bias current. Reference numeral 101 denotes a current source indicated by IB in FIG. 1, which is composed of one npn transistor QnB. The pnp transistor QpB has the same structure and size as the pnp transistor Qp shown in FIG. 1, and has the same characteristics. A constant current source 10 is connected to the emitter of QpB.
The current IBIAS is applied from 2. So, from that base,
The base current IB required to flow IBIAS starts to flow. This IB flows to the diode-connected npn transistor QD. If the npn transistor QnB has the same structure as QD, a current proportional to the ratio of the sizes of QnB and QD flows through its collector. For example, if the sizes are the same, IB will flow. This IB causes the desired bias current IBIAS to flow through the complementary emitter follower of FIG. Note that 102 is an example of a constant current circuit for flowing IBIAS, and any other constant current circuit having a desired function may be used. (An example of another constant current circuit is shown in FIG. 11, for example.) The circuit of FIG. 10 can be formed by using a transistor having the same (or proportional) size as the transistor of the circuit of FIG. Bias current IBIAS
Is getting Therefore, when the circuit of FIG. 1 and the circuit of FIG. 10 are formed on the same chip, it is sufficient that the transistor characteristics on the chip have a desired pairing property. Therefore, even if the characteristics of the pnp transistor and the npn transistor vary among lots or chips, the IBI of the design value
AS can be flowed.

【００２７】図１０ではトランジスタＱｐB等は１個の
トランジスタとして図示している。駆動する電流源の数
が少ない場合、例えばｈFEが１００で駆動個数が１０以
下の場合であれば、図１０の回路でよい。しかし、駆動
する電流源の個数が１０より大きくなると電流源トラン
ジスタＱｎBに流れ込むベース電流の総和はＩBに比べて
無視できなくなる。トランジスタのｈFEのばらつきを補
償するためには、ＱDには出来るだけ電流ＩBに近い電流
を流しておく必要がある。しかし、駆動電流が多くなる
とこの条件が成り立たなくなる。そのような場合には、
図１０の電源を多数配置し、１個の電源で駆動する電流
源の個数を少なくするか、または、ＱｐBおよびＱDを例
えばｎ個並列に接続し、並列接続したＱｐBに ｎ x
ＩBIASの電流を流せば良い。In FIG. 10, the transistors QpB and the like are shown as one transistor. When the number of current sources to be driven is small, for example, when hFE is 100 and the number of drives is 10 or less, the circuit of FIG. 10 may be used. However, when the number of driven current sources is larger than 10, the total sum of the base currents flowing into the current source transistor QnB cannot be ignored compared to IB. In order to compensate the variation of hFE of the transistor, it is necessary to pass a current as close as possible to the current IB to QD. However, this condition no longer holds when the drive current increases. In such cases,
A large number of the power supplies of FIG. 10 are arranged to reduce the number of current sources driven by one power supply, or, for example, n QpB and QD are connected in parallel and n x is connected to QpB connected in parallel.
The current of IBIAS should be passed.

【００２８】図１２は、本発明のアクティブ・プルダウ
ン回路を備えた、相補型エミッタフォロワを使用した、
２入力ＥＣＬゲートの一実施例である。入力が増えた以
外は、図１の実施例と同じ動作であるので、詳細な説明
は省略する。FIG. 12 illustrates the use of a complementary emitter follower with the active pulldown circuit of the present invention,
It is an example of a 2-input ECL gate. Since the operation is the same as that of the embodiment of FIG. 1 except that the number of inputs is increased, detailed description will be omitted.

【００２９】図１３は本発明の他の実施例の回路図であ
る。これは、ｎｐｎトランジスタＱｎのベースに印加さ
れる入力信号ＶIN1と、結合コンデンサＣCを介してｐｎ
ｐトランジスタＱｐのベースに印加される入力信号ＶIN
2の、振幅が異なる場合の実施例である。FIG. 13 is a circuit diagram of another embodiment of the present invention. This is because the input signal VIN1 applied to the base of the npn transistor Qn and the pn via the coupling capacitor CC.
Input signal VIN applied to the base of p-transistor Qp
2 is an embodiment in the case where the amplitudes are different.

【００３０】図１４は、図１３の回路をＥＣＬ回路に適
用した実施例の回路図である。例えば図１等の回路で
は、ｐｎｐトランジスタＱｐのベースに印加される信号
が、ＣCと寄生容量とで分圧されるため、振幅が減少す
ることがある。この振幅減少を、図１３の実施例の回路
をＥＣＬ回路に用いて補償したのが、図１４の実施例で
ある。図１４において、カレントスイッチの負荷抵抗Ｒ
2の適当な点でタップをとり、ｎｐｎトランジスタＱｎ
のベースを駆動している。従って、ｐｎｐトランジスタ
Ｑｐにかかる信号の方がＱｎよりも振幅が大きくなり、
減少分の補償が可能となる。しかし、大抵の応用にはこ
の補償は必要がないので、その場合は勿論使用する必要
はない。FIG. 14 is a circuit diagram of an embodiment in which the circuit of FIG. 13 is applied to an ECL circuit. For example, in the circuit shown in FIG. 1 or the like, the signal applied to the base of the pnp transistor Qp is divided by CC and the parasitic capacitance, so that the amplitude may decrease. In the embodiment of FIG. 14, the amplitude reduction is compensated by using the circuit of the embodiment of FIG. 13 in the ECL circuit. In FIG. 14, the load resistance R of the current switch
Take the tap at the appropriate point of 2, and set the npn transistor Qn
Driving the base of. Therefore, the signal applied to the pnp transistor Qp has a larger amplitude than Qn,
It becomes possible to compensate for the decrease. However, most applications do not need this compensation and, of course, do not need to use it in that case.

【００３１】図１５は、本発明をＮＴＬゲート回路に適
用した実施例である。破線で示しているのは高速化のた
めのコンデンサであるが、動作上はあってもなくても良
い。ＮＴＬゲートの動作については周知であるのでここ
ではその説明は省く。アクティブ・プルダウン回路の動
作は今までの実施例と同様である。FIG. 15 shows an embodiment in which the present invention is applied to an NTL gate circuit. The broken line shows a capacitor for speeding up, but it may or may not be in operation. Since the operation of the NTL gate is well known, its explanation is omitted here. The operation of the active pull-down circuit is similar to that of the above-described embodiments.

【００３２】図１６は、本発明の更に他の実施例であ
る。この実施例は、結合コンデンサＣCと並列にバイア
ス回路を挿入した例である。この回路はバイアスの条件
を僅かに補正するための補助であるのでどのようなもの
でも良い。例えば抵抗１個をコンデンサと並列に接続す
ることで、電流源だけのバイアス条件を僅かに変更する
ことができる。このような並列の回路によるバイアス条
件の変更は、僅かにしないと本発明のメリットは得られ
なくなる。FIG. 16 shows still another embodiment of the present invention. This embodiment is an example in which a bias circuit is inserted in parallel with the coupling capacitor CC. Since this circuit is an aid for slightly correcting the bias condition, any circuit may be used. For example, by connecting one resistor in parallel with the capacitor, the bias condition of only the current source can be slightly changed. The merit of the present invention cannot be obtained unless the bias conditions are changed by such parallel circuits.

【００３３】図１７は、本発明のエミッタフォロワを、
バイポーラ・トランジスタとＭＯＳトランジスタとで構
成したゲート回路に適用した実施例である。Ｍ1、Ｍ2は
負荷用のＭＯＳであり、Ｍ3は電流源用のＭＯＳであ
る。Ｍ3のゲートには適当な電圧を印加して電流を流
す。これらのＭＯＳトランジスタとしては、エンハンス
メント型、デプリーション型、またはそれらの組み合わ
せのどれであっても良い。相補型エミッタフォロワの動
作はバイポーラのみによるＥＣＬ回路と同じである。FIG. 17 shows an emitter follower of the present invention,
This is an embodiment applied to a gate circuit composed of a bipolar transistor and a MOS transistor. M1 and M2 are load MOSs, and M3 is a current source MOS. An appropriate voltage is applied to the gate of M3 to flow a current. These MOS transistors may be enhancement type, depletion type, or a combination thereof. The operation of the complementary emitter follower is the same as that of the ECL circuit using only bipolar.

【００３４】図１８は、本発明を、バイポーラとＭＯＳ
で構成したゲート回路に適用した他の実施例である。図
１５のＮＴＬの負荷を、ＭＯＳトランジスタＭ3、Ｍ4に
置き換えたものである。ＭＯＳトランジスタを使用する
ことで、出力の立上りを高速化できる。又、破線で接続
したコンデンサＣＳにより、出力の立ち下がりを高速化
できる。但し、このコンデンサは、動作上はなくても良
い。FIG. 18 illustrates the present invention in a bipolar and MOS type.
It is another embodiment applied to the gate circuit configured in. The load of the NTL shown in FIG. 15 is replaced with MOS transistors M3 and M4. By using a MOS transistor, the rise of output can be accelerated. Further, the capacitor CS connected by the broken line can accelerate the fall of the output. However, this capacitor does not have to be operational.

【００３５】図１９は、本発明をＣＭＯＳゲートに適用
した実施例である。ゲート部分にもエミッタフォロワに
も、基本的には過渡時にしか大きな電流を流さないの
で、非常に低消費電力で高速の動作を得ることが出来
る。この実施例においては出力はＶCCに比べ１ＶBEだけ
電位が下がっている。その出力と入力とをうまく整合さ
せるには、ＰＭＯＳ Ｍ5、Ｍ6はエンハンスメント型
に、ＮＭＯＳ Ｍ7、Ｍ8はデプレッション型にするのが
好ましい。例えば、出力の振幅が０．８Ｖであるとする
と、Ｍ5、Ｍ6のスレッショルド電圧を例えば−１．０Ｖ
程度に、Ｍ7、Ｍ8のスレッショルド電圧を例えば−１．
４Ｖ程度に設定すると都合がよい。FIG. 19 shows an embodiment in which the present invention is applied to a CMOS gate. Basically, a large current flows only to the gate portion and the emitter follower only during a transition, so that it is possible to obtain a high speed operation with very low power consumption. In this embodiment, the output is 1 VBE lower than Vcc. For good matching between the output and the input, it is preferable that the PMOS M5 and M6 are enhancement type and the NMOS M7 and M8 are depletion type. For example, if the output amplitude is 0.8V, the threshold voltage of M5 and M6 is -1.0V, for example.
The threshold voltage of M7 and M8 is set to about -1.
It is convenient to set it to about 4V.

【００３６】なお、以上の実施例（たとえば図１および
図１０の組合せ等）においては、ｐｎｐトランジスタ
は、コレクタを電源ＶEEに接続した形で使用している。
この場合、ｐｎｐトランジスタのコレクタとｐ基板と
を、分離する必要は無い。In the above embodiment (for example, the combination of FIGS. 1 and 10), the pnp transistor is used with its collector connected to the power supply VEE.
In this case, it is not necessary to separate the collector of the pnp transistor and the p substrate.

【００３７】図２０は、本発明に使用するｐｎｐトラン
ジスタの１実施例の断面図である。図２０（ａ）は、コ
レクタをｐ型基板と非分離にした構造であり、以上の実
施例に使用できる。図２０（ｂ）は、コレクタを基板と
分離した、通常の構造の縦型ｐｎｐトランジスタであ
る。ｎｐｎトランジスタと同一チップ上に形成する場
合、図２０（ｂ）の構造では、コレクタのｐ層の厚さを
あまり厚くできないため、コレクタ直列抵抗が大きくな
る。このため高性能ｐｎｐトランジスタを、高性能ｎｐ
ｎトランジスタと同時に形成することが比較的困難であ
る。図２０（ａ）の構造ではコレクタはｐ−層とｐ＋層
を用いて、所望の構造が形成できる。このため図２０
（ｂ）の構造に比べ、はるかに高性能のトランジスタを
構成しやすい。以上により、本発明では高性能ｐｎｐト
ランジスタを使用できる利点があり、これにより高速性
能が得られる効果がある。FIG. 20 is a sectional view of an embodiment of the pnp transistor used in the present invention. FIG. 20A shows a structure in which the collector is not separated from the p-type substrate and can be used in the above embodiments. FIG. 20B shows a vertical pnp transistor having a normal structure in which the collector is separated from the substrate. When it is formed on the same chip as the npn transistor, in the structure of FIG. 20B, the collector p-layer cannot be made so thick that the collector series resistance becomes large. Therefore, a high performance pnp transistor
It is relatively difficult to form the n-transistor at the same time. In the structure of FIG. 20A, the collector can be formed in a desired structure by using the p− layer and the p + layer. Therefore, FIG.
Compared with the structure of (b), it is easier to form a transistor having a much higher performance. As described above, according to the present invention, there is an advantage that a high performance pnp transistor can be used, and there is an effect that a high speed performance can be obtained.

【００３８】以上の実施例では、ｎｐｎトランジスタの
ベースに入力信号を直接印加し、一方ｐｎｐトランジス
タのベースにコンデンサを介して信号を印加している。
出力電圧はｎｐｎトランジスタのエミッタから出力する
ため、入力電圧よりも低くなる。しかし、回路によって
は入力電圧よりも出力電圧が高い方が望ましい場合があ
る。たとえば、図３等においてコレクタ負荷抵抗が接続
される電源がＶccではなくもっと低い電圧であったり、
カレントスイッチ等がｐｎｐトランジスタで構成されて
いたりして、相補型エミッタフォロワの入力がＶccより
もかなり低い場合は、出力電圧として入力よりも高い電
位が望ましいことが多い。In the above embodiment, the input signal is directly applied to the base of the npn transistor, while the signal is applied to the base of the pnp transistor via the capacitor.
Since the output voltage is output from the emitter of the npn transistor, it becomes lower than the input voltage. However, in some circuits, it may be desirable for the output voltage to be higher than the input voltage. For example, in FIG. 3 etc., the power source to which the collector load resistor is connected is not Vcc but a lower voltage,
When the input of the complementary emitter follower is much lower than Vcc, such as when the current switch is composed of pnp transistors, a higher potential than the input is often desirable as the output voltage.

【００３９】図２１は、そのような場合に適した、本発
明の他の実施例である。この実施例では、入力信号はｐ
ｎｐトランジスタのベースに直接入力され、ｎｐｎトラ
ンジスタのベースには、コンデンサを介して入力されて
いる。バイアス電流を流すためのベース電流源ＩBは、
ｎｐｎトランジスタのベースに接続される。また、出力
Ｖoutをどの電圧レベルまで引き上げるかで電源Ｖcc1、
Ｖcc2を適当に設定する必要がある。これらの電圧は必
要に応じて外部から与えても良いし、または図２３の説
明で後述するように、内部で発生しても良い。クランプ
用ダイオードＤCLの目的は図１等におけるクランプ用ダ
イオードの目的と同じである。この実施例に対するベー
ス電流源としては、以下に示すように、例えば図１０の
ｎｐｎとｐｎｐトランジスタとを交換した回路が使用で
きる。FIG. 21 shows another embodiment of the present invention suitable for such a case. In this embodiment, the input signal is p
It is directly input to the base of the npn transistor, and is input to the base of the npn transistor via a capacitor. The base current source IB for passing the bias current is
It is connected to the base of an npn transistor. In addition, the power source Vcc1, depending on which voltage level the output Vout is raised,
It is necessary to set Vcc2 appropriately. These voltages may be applied externally as necessary, or may be generated internally as described later in the description of FIG. The purpose of the clamping diode DCL is the same as that of the clamping diode in FIG. As the base current source for this embodiment, as shown below, for example, a circuit in which the npn and pnp transistors of FIG. 10 are exchanged can be used.

【００４０】図２２は、図２１の実施例に用いるバイア
ス用電流源の１実施例の回路図である。この回路の動作
は、ｐｎｐとｎｐｎトランジスタを交換し、電源の極性
を逆にすれば、図１０と同じである。詳しい説明は省略
する。ただし、図２１の出力電圧Ｖoutをどこまで持ち
上げるかに応じて、電源Ｖcc1、Ｖc1、Ｖc2として、正
極性の電圧源が必要となる（この事情は図２１の場合と
同様である）。その場合は外部の正極性の電源を使用す
るか、またはチップの内部で発生させる必要がある。チ
ップ内部で正極性の電圧を発生させる方法は周知であ
る。FIG. 22 is a circuit diagram of one embodiment of the bias current source used in the embodiment of FIG. The operation of this circuit is the same as that of FIG. 10 if the pnp and npn transistors are exchanged and the polarities of the power supplies are reversed. Detailed explanation is omitted. However, depending on how much the output voltage Vout in FIG. 21 is raised, a positive voltage source is required as the power supplies Vcc1, Vc1 and Vc2 (this situation is the same as in the case of FIG. 21). In that case, it is necessary to use an external positive power source or to generate it inside the chip. A method of generating a positive voltage inside a chip is well known.

【００４１】図２３は、図２１および図２２の実施例に
用いる、補助電源の１例の構成図である。図２３では、
電源用の信号発生回路111の出力をコンデンサで交流結
合し、整流回路112で整流し、所望の正極性の直流電圧
を得ている。信号発生回路111としてはどのような回路
を用いても良い。例えば111は、マルチバイブレータで
もよいしリングオッシレータでもよい。また、同期式の
ディジタル回路では、必ずクロック信号が使用されるの
で、図２３の111として、クロック用のバッファ回路を
使用してもよい。また、整流回路112としては所望の電
圧値により単純な整流回路でもよいし必要に応じて二倍
圧、三倍圧整流回路等の適当な倍圧整流回路を使用して
もよい。これらの回路は同業者には周知なので詳しい説
明は省く。FIG. 23 is a block diagram of an example of an auxiliary power source used in the embodiments of FIGS. 21 and 22. In FIG. 23,
The output of the signal generation circuit 111 for power supply is AC-coupled with a capacitor and rectified by the rectifier circuit 112 to obtain a desired positive DC voltage. Any circuit may be used as the signal generation circuit 111. For example, 111 may be a multivibrator or a ring oscillator. In addition, since the clock signal is always used in the synchronous digital circuit, a clock buffer circuit may be used as 111 in FIG. Further, as the rectifier circuit 112, a simple rectifier circuit may be used depending on a desired voltage value, and if necessary, an appropriate voltage doubler rectifier circuit such as a double voltage booster, a triple voltage booster rectifier circuit, or the like may be used. Since these circuits are well known to those skilled in the art, detailed description will be omitted.

【００４２】ところで、上述の相補型エミッタフォロワ
を使用すると、ＥＣＬ回路の消費電力は、相補型エミッ
タフォロワで低減した分が低減できる。カレントスイッ
チのコレクタ時定数に対する、負荷容量の影響は、エミ
ッタフォロワにより１／ｈFEに低減される。しかし負荷
容量の影響はまだ残っている。従ってさらに高速動作を
行うには、カレントスイッチの動作電流を減らすことは
できない。 また、大きな負荷をさらに高速に駆動する
ためには、瞬間的に大きな電流を負荷に流す必要があ
る。トランジスタの拡散容量は瞬間的な最大電流と定常
電流の差に比例するため、拡散容量も大きくなる。この
ため、高速化のためには、カレントスイッチ部分の電流
を減らすわけにはいかない。またＣ負荷が大きい場合、
Ｃ結合部分に流れる電流が大きくなる。このため、カッ
プリング用のコンデンサの値を大きくする必要があり、
チップ面積も大きくなる。また前述したようにコンデン
サＣCからの放電電流も大きくなり、このためダイオー
ドＤ1も必要になる。By the way, when the above-mentioned complementary emitter follower is used, the power consumption of the ECL circuit can be reduced by the amount reduced by the complementary emitter follower. The influence of the load capacitance on the collector time constant of the current switch is reduced to 1 / hFE by the emitter follower. However, the effect of load capacity still remains. Therefore, the operating current of the current switch cannot be reduced for higher speed operation. Further, in order to drive a large load at a higher speed, it is necessary to momentarily supply a large current to the load. Since the diffusion capacitance of the transistor is proportional to the difference between the instantaneous maximum current and the steady current, the diffusion capacitance also becomes large. Therefore, the current in the current switch portion cannot be reduced in order to increase the speed. If the C load is large,
The current flowing through the C-coupling portion becomes large. Therefore, it is necessary to increase the value of the coupling capacitor,
The chip area also increases. Further, as described above, the discharge current from the capacitor CC also becomes large, so that the diode D1 is also required.

【００４３】図２４は、以上述べた点を改良した、本発
明の他の実施例である。エミッタフォロワをダーリント
ン接続することにより、負荷駆動能力を向上し、特性を
改良している。トランジスタＱ1，Ｑ2，Ｑ3はカレント
スイッチを構成している。Ｑ4，Ｑ5 は、ダーリントン
１段目の相補型エミッタフォロワである。Ｑ6，Ｑ7は、
ダーリントン２段目の相補型エミッタフォロワである。
ＣCはPNPトランジスタＱ5に対する結合コンデンサであ
る。I2はＱ4，Ｑ5のバイアス電流を決める電流源であ
る。Ｑ4，Ｑ5に流れるバイアス電流はダイオードＤ2，
Ｄ3を経て流れる。例えばダイオードＤ2，Ｄ3は、トラ
ンジスタＱ6，Ｑ7と同じ構造、同じサイズのトランジス
タを利用して作る。この場合、Ｑ6，Ｑ7に流れるバイア
ス電流は、Ｑ4，Ｑ5のバイアス電流と同じになる。ま
た、Ｑ6，Ｑ7のエミッタの面積をＤ2，Ｄ3のエミッタ面
積のn倍（n<=1またはn>1）とすれば、トランジスタＱ
6，Ｑ7のバイアス電流をトランジスタＱ4，Ｑ5のn倍に
できる。なお、ダイオードＤ1は放電により減少したＣC
の電荷を補充するもので、図１のダイオードＤ1と同じ
目的のものである。FIG. 24 shows another embodiment of the present invention in which the above-mentioned points are improved. By connecting the emitter follower to Darlington, the load drive capability is improved and the characteristics are improved. The transistors Q1, Q2, Q3 form a current switch. Q4 and Q5 are Darlington first-stage complementary emitter followers. Q6 and Q7 are
It is a complementary emitter follower in the second stage of Darlington.
CC is a coupling capacitor for the PNP transistor Q5. I2 is a current source that determines the bias currents of Q4 and Q5. The bias current flowing through Q4 and Q5 is diode D2,
It flows through D3. For example, the diodes D2 and D3 are formed by using transistors having the same structure and the same size as the transistors Q6 and Q7. In this case, the bias currents flowing in Q6 and Q7 are the same as the bias currents in Q4 and Q5. If the emitter area of Q6 and Q7 is n times (n <= 1 or n> 1) the emitter area of D2 and D3, the transistor Q
The bias current of 6 and Q7 can be n times that of the transistors Q4 and Q5. The diode D1 is CC
To replenish the electric charges of the diode D1 and have the same purpose as the diode D1 of FIG.

【００４４】この実施例においては、カレントスイッチ
のコレクタには負荷容量の影響は約１／（ｈFExｈFE）
しか及ばないので、大きな負荷を低消費電力かつ高速で
駆動できる。また、１回のスイッチングにおけるコンデ
ンサからの充放電も少なくなる。このためコンデンサの
値を小さくでき、またダイオードＤ1も通常省略でき
る。In this embodiment, the influence of the load capacitance on the collector of the current switch is about 1 / (hFExhFE).
Since this is only the case, a large load can be driven with low power consumption and high speed. Also, the charge / discharge from the capacitor in one switching is reduced. Therefore, the value of the capacitor can be reduced, and the diode D1 can usually be omitted.

【００４５】図２５は本発明の他の実施例である。ｐｎ
ｐトランジスタＱ5、Ｑ6をダーリントン接続している。
Ｑ7及びダイオードＤ2は、Ｑ4及びＱ5に対するバイアス
回路である。トランジスタの特性のばらつき等があって
も、安定にバイアスするためには、ダイオードＤ2はｐ
ｎｐトランジスタで構成することが望ましい。この場合
も、ｐｎｐトランジスタＱ6のベース電流は極めて小さ
いので、コンデンサＣCの容量は小さくて良い。またダ
イオードＤ1も大抵の場合不要となる。FIG. 25 shows another embodiment of the present invention. pn
The p-transistors Q5 and Q6 are connected in Darlington.
Q7 and diode D2 are bias circuits for Q4 and Q5. Even if there are variations in transistor characteristics, the diode D2 should be p
It is desirable to use an np transistor. Also in this case, since the base current of the pnp transistor Q6 is extremely small, the capacitance of the capacitor CC may be small. Also, the diode D1 is usually unnecessary.

【００４６】図２６は、ダイオードと並列にコンデンサ
を接続した、本発明のさらに他の実施例である。ダイオ
ードＤ2、Ｄ3と並列にコンデンサＣC2が接続されてい
る。このＣC2はトランジスタＱ7に対する結合コンデン
サである。その目的はトランジスタＱ5に対するコンデ
ンサＣC1と同じである。（しかし通常は、トランジスタ
Ｑ7に対する充放電は、トランジスタＱ5またはダイオー
ドＤ2、Ｄ3により十分に行われる。このためＣC1の場合
と異なり、このコンデンサＣC2は、たいていの場合は必
要ない。）図２７は本発明のさらに他の実施例である。
図２４のダイオードＤ2，Ｄ3を省いたものである。この
場合、トランジスタＱ5，Ｑ6に流れるバイアス電流はト
ランジスタＱ3，Ｑ4に流れるバイアス電流のｈFE倍とな
る。本実施例では、Ｑ3，Ｑ4のバイアス電流がすべてＱ
6のベース電流とならないように、図２４のダイオード
の代わりに点線で示すように抵抗等を接続し電流の１部
をバイパスしても良い。FIG. 26 shows still another embodiment of the present invention in which a capacitor is connected in parallel with a diode. A capacitor CC2 is connected in parallel with the diodes D2 and D3. This CC2 is a coupling capacitor for the transistor Q7. Its purpose is the same as the capacitor CC1 for the transistor Q5. (However, normally, the charge / discharge of the transistor Q7 is sufficiently performed by the transistor Q5 or the diodes D2 and D3. Therefore, unlike the case of CC1, this capacitor CC2 is not necessary in most cases.) FIG. It is another embodiment of the invention.
The diode D2 and D3 of FIG. 24 are omitted. In this case, the bias current flowing through the transistors Q5 and Q6 is hFE times the bias current flowing through the transistors Q3 and Q4. In this embodiment, the bias currents of Q3 and Q4 are all Q
In order to avoid the base current of 6, a resistor or the like may be connected as shown by the dotted line in place of the diode in FIG. 24 to bypass a part of the current.

【００４７】なお、図１から図２７等の実施例では、出
力をカレントスイッチの肯定側からのみ取り出してい
る。もちろん必要に応じて否定側からも取り出してもよ
いことは言うまでもなかろう。 図２８及び図２９は、
本発明をカレントスイッチ以外の論理回路に適用した、
他の実施例である。図２８は、本発明によるダーリント
ン接続の相補型エミッタフォロワを、NTL回路に適用し
た実施例である。また、図２９は、本発明によるダーリ
ントン接続の相補型エミッタフォロワを、ＣMOSゲート
回路に適用した実施例である。In the embodiments shown in FIGS. 1 to 27, the output is taken out only from the positive side of the current switch. It goes without saying that you can also take out from the negative side if necessary. 28 and 29 show
The present invention is applied to a logic circuit other than the current switch,
It is another embodiment. FIG. 28 shows an embodiment in which the Darlington connection complementary emitter follower according to the present invention is applied to an NTL circuit. Further, FIG. 29 shows an embodiment in which the Darlington connection complementary emitter follower according to the present invention is applied to a CMOS gate circuit.

【００４８】これらの実施例では、ｎｐｎ、ｐｎｐトラ
ンジスタともに、ダーリントン接続のトランジスタを使
用している。しかし、結合コンデンサＣCを小さくした
り、クランプ・ダイオードを取ることが目的ならば、図
２５のようにｐｎｐトランジスタのみをダーリントン接
続にすれば良い。これらの実施例から分かるように、本
発明は種々の論理回路に付加しても、効果がえられる。In these embodiments, both npn and pnp transistors use Darlington connection transistors. However, if the purpose is to make the coupling capacitor CC small or to take a clamp diode, only the pnp transistor may be Darlington connection as shown in FIG. As can be seen from these embodiments, the present invention can be effectively applied to various logic circuits.

【００４９】ダーリントン接続した本発明の相補型エミ
ッタフォロワの、バイアス電流を決めるためのベース電
流ＩBの電流源回路は、基本的には図１０に示した電流
源回路と同じでよい。すなわち図１０の101が図２４で
示した電流源Ｉ2であり、ｎｐｎトランジスタＱnB１個
で構成されている。ｐｎｐトランジスタＱpBは、図２４
のｐｎｐトランジスタＱ4と同じ構造、同じ大きさのト
ランジスタで同じ特性を持つと都合がよい。もちろん、
特性が多少異なっていても、動作上はかまわない。この
ｐｎｐトランジスタのコレクタに、定電流源102よりＩB
IASの電流を流す。従って、そのベースからは、コレク
タ電流としてＩBIASを流すに必要なベース電流ＩBが流
れ出す。この電流はダイオード接続したｎｐｎトランジ
スタＱDに流れる。ｎｐｎトランジスタＱnBをＱDと同じ
構造にしておけば、そのコレクタには、ＱnBとＱDの大
きさの比に比例した電流が流れる。例えば、大きさが同
じならＩBが流れる。このベース電流により、図２４の
相補型エミッタフォロワには、所望のバイアス電流ＩBI
ASが流れる。なお、102はＩBIASを流すための定電流回
路の一例であり、ほかのどのような定電流回路を使用し
ても良い。この回路により、ｐｎｐ及びｎｐｎトランジ
スタの特性が、ウェーハ間またはチップ間で相対的にば
らついても、設計値のＩBIASを流し得る。The current source circuit of the base current IB for determining the bias current of the complementary emitter follower of the present invention in Darlington connection may be basically the same as the current source circuit shown in FIG. That is, 101 in FIG. 10 is the current source I2 shown in FIG. 24, which is composed of one npn transistor QnB. The pnp transistor QpB is shown in FIG.
It is convenient to use a transistor having the same structure and size as the pnp transistor Q4 and having the same characteristics. of course,
Even if the characteristics are slightly different, it does not matter in operation. A constant current source 102 supplies IB to the collector of the pnp transistor.
Apply IAS current. Therefore, the base current IB required to flow IBIAS as the collector current flows out from the base. This current flows through the diode-connected npn transistor QD. If the npn transistor QnB has the same structure as QD, a current proportional to the ratio of the sizes of QnB and QD flows through its collector. For example, if the sizes are the same, IB will flow. Due to this base current, the complementary emitter follower of FIG.
AS flows. Reference numeral 102 is an example of a constant current circuit for flowing IBIAS, and any other constant current circuit may be used. This circuit allows the design value IBIAS to flow even if the characteristics of the pnp and npn transistors vary relatively between wafers or chips.

【００５０】図３０は、ダーリントン接続を用いた、本
発明のさらに他の実施例である。ダーリントン接続した
ｐｎｐトランジスタに信号を直接入力し、ダーリントン
接続したｎｐｎトランジスタにはコンデンサを介して信
号を加えている。この実施例は、図２４の実施例と同様
な特性を持つ回路であるが、図２４では出力電圧が入力
電圧よりも２ＶBEだけ低くなるのに対し、本実施例で
は、出力電圧が入力電圧よりも２ＶBEだけ高くなる点が
異なっている。従って、この回路の入力信号としては、
一般には０Ｖより２ＶBE以上低い値の信号が印加され
る。電源ＶCC1、ＶCC2、ＶCC3、ＶCLとしては必要に応
じて例えば図２３のような補助電源で,または補助電源
の電圧を適当な安定化回路で安定化して、（例えば、＋
１Ｖとか＋２Ｖといった）適当な値の電圧を与える。例
えば、出力の高レベルを０Ｖにしたい場合には、ＶCC3
は１ＶBE程度以上、Ｖcc2は２ＶBE程度以上、ＶCC1及び
ＶCLは３ＶBE程度以上あることが望ましい。また、ダイ
オードＤ２、Ｄ３は、それぞれｎｐｎ及びｐｎｐトラン
ジスタで構成することが望ましい。図２４の実施例と同
様に、この実施例では負荷容量の影響は入力側には殆ど
現れないので、入力信号発生回路（例えばカレントスイ
ッチ）を低消費電力化しても十分に高速な回路を構成で
きる。また、結合コンデンサＣCの値も小さくてもよ
く、ダイオードＤ１も不要となることが多い。FIG. 30 shows still another embodiment of the present invention using the Darlington connection. A signal is directly input to a Darlington-connected pnp transistor, and a signal is applied to the Darlington-connected npn transistor via a capacitor. This embodiment is a circuit having the same characteristics as the embodiment of FIG. 24. However, in FIG. 24, the output voltage is lower than the input voltage by 2VBE, whereas in the present embodiment, the output voltage is lower than the input voltage. The difference is that it also increases by 2VBE. Therefore, as the input signal of this circuit,
Generally, a signal having a value lower than 0V by 2VBE or more is applied. As the power supplies VCC1, VCC2, VCC3, and VCL, if necessary, for example, an auxiliary power supply as shown in FIG. 23 is used, or the voltage of the auxiliary power supply is stabilized by an appropriate stabilizing circuit (for example, +
Apply a voltage of appropriate value (such as 1V or + 2V). For example, if you want to set the high level of output to 0V, VCC3
Is preferably about 1 VBE or more, Vcc2 is about 2 VBE or more, and VCC1 and VCL are about 3 VBE or more. Further, the diodes D2 and D3 are preferably composed of npn and pnp transistors, respectively. Similar to the embodiment of FIG. 24, in this embodiment, the influence of the load capacitance hardly appears on the input side. Therefore, even if the power consumption of the input signal generating circuit (for example, current switch) is reduced, a sufficiently high speed circuit is configured. it can. Further, the value of the coupling capacitor CC may be small, and the diode D1 is often unnecessary.

【００５１】図３１は本発明の、さらに他の実施例であ
る。図２５とは逆に、相補型エミッタフォロワのうち、
ｎｐｎトランジスタのみをダーリントン接続している。
図２５の実施例と同様に、この実施例でも、ダーリント
ン・トランジスタＱ4のベース電流は小さいので、ＣCは
小さくてよく、また大抵の場合Ｄ１は不要となる。FIG. 31 shows still another embodiment of the present invention. Contrary to FIG. 25, of the complementary emitter followers,
Only the npn transistor is Darlington connected.
As in the embodiment of FIG. 25, in this embodiment as well, the base current of the Darlington transistor Q4 is small, so CC may be small, and in most cases D1 is unnecessary.

【００５２】図３２は、負荷の重い部分に本発明を適用
した、本発明のさらに他の実施例である。実線の四角で
示した、２１０及び２１１は、同一チップ上の論理回路
ブロックまたは異なるチップ上の論理回路ブロックを示
している。２１０、２１１などの論理回路ブロックは、
一般に、かなり離れて配置されることがある。その場
合、ブロック間で信号を伝達するには、出力回路２００
として、駆動能力の大きな回路が必要となる。この回路
２００に、本発明の相補型エミッタフォロワ（結合用の
ＣC比較的大）または相補型ダーリントン・エミッタフ
ォロワを付加した論理回路を使用すると、低消費電力
で、大きな駆動能力を得ることができる。FIG. 32 shows still another embodiment of the present invention in which the present invention is applied to a heavy load portion. Reference numerals 210 and 211, which are shown by solid line squares, indicate logic circuit blocks on the same chip or logic circuit blocks on different chips. The logic circuit blocks such as 210 and 211 are
In general, they may be located far apart. In that case, in order to transmit a signal between the blocks, the output circuit 200
As a result, a circuit having a large driving capability is required. If a complementary emitter follower (comparatively large CC for coupling) or a complementary Darlington emitter follower of the present invention is added to this circuit 200, a large driving capability can be obtained with low power consumption. ..

【００５３】論理ブロック内の、その他の回路２０１、
２０２は、普通の論理回路、例えば通常のエミッタフォ
ロワを使用した論理回路でよい。（あるいは本発明の相
補型エミッタフォロワにおいて結合用のＣCを比較的小
さくしたものを付加した論理回路でもよい。もちろん、
２０１、２０２としても、必要に応じて、本発明の相補
型ダーリントン回路を使用しても良いことはいうまでも
なかろう。なお、２００として本発明の相補型ダーリン
トン・エミッタフォロワを使用している場合、その出力
レベルは、相補型エミッタフォロワや従来ののエミッタ
フォロワを使用している場合に比べて、１ＶBEだけずれ
る。このため入力用の回路２０１のスレッショルド電圧
を、他の回路２０２に比べて、その分だけずらしておく
必要がある。本実施例のような組み合わせを用いること
により、高速性と低消費電力と高実装密度を、合わせて
満たすことができる。Other circuits 201 in the logic block,
202 may be a conventional logic circuit, for example, a logic circuit using a normal emitter follower. (Alternatively, the complementary emitter follower of the present invention may be a logic circuit to which a relatively small coupling CC is added. Of course,
It goes without saying that the complementary Darlington circuit of the present invention may be used as 201 and 202, if necessary. When the complementary Darlington emitter follower of the present invention is used as 200, the output level thereof deviates by 1 VBE as compared with the case where the complementary emitter follower or the conventional emitter follower is used. Therefore, it is necessary to shift the threshold voltage of the input circuit 201 by an amount corresponding to that of the other circuits 202. By using the combination as in this embodiment, high speed, low power consumption, and high packaging density can be satisfied together.

【００５４】以上本発明をディジタル回路に適用する例
を中心に説明してきたが、勿論本発明をアナログ回路に
適用しても同様に負荷駆動能力を増加できることは同業
者には明かであろう。Although the present invention has been mainly described as applied to a digital circuit, it will be apparent to those skilled in the art that the load driving capability can be similarly increased by applying the present invention to an analog circuit.

【００５５】[0055]

【発明の効果】先に説明したように、従来の相補型エミ
ッタフォロワの回路構成は、図７乃至図９に示した構成
となっていたので、低消費電力性と動作の高速性とを両
立させることができないという問題点があった。As described above, the circuit configuration of the conventional complementary emitter follower has the configuration shown in FIGS. 7 to 9, so that both low power consumption and high speed operation can be achieved. There was a problem that it could not be done.

【００５６】本発明によれば、図１に示したように、相
補型エミッタフォロワを構成する一方のエミッタフォロ
ワ用トランジスタのベースには入力信号を直接に、他方
の電流源用トランジスタのベースにはコンデンサを介し
て、入力信号を印加する。また、この電流源用トランジ
スタのベースから、一定のベース電流を引き抜く構成と
なっている。このため、消費電力は定常状態ではほぼゼ
ロに近くなるという効果がある。また、電流源用トラン
ジスタはオーバドライブされることがないため、該トラ
ンジスタの飽和を防ぐことができる。このため高速動作
が実現できる効果がある。また、出力信号が高レベルの
とき、外部から正パルス雑音が印加され、出力がさらに
上昇することがあっても、電流源用トランジスタによっ
て形成される放電パスがある。このため、すみやかに元
の高レベルの電位に、復帰できる。従って、外部雑音に
対するノイズマージンが大きいという効果がある。According to the present invention, as shown in FIG. 1, the input signal is directly supplied to the base of one of the emitter follower transistors forming the complementary emitter follower, and the input signal is directly supplied to the base of the other current source transistor. An input signal is applied via a capacitor. In addition, a constant base current is drawn from the base of the current source transistor. Therefore, there is an effect that the power consumption is almost zero in the steady state. Moreover, since the current source transistor is not overdriven, the saturation of the transistor can be prevented. Therefore, there is an effect that high speed operation can be realized. Further, when the output signal is at a high level, there is a discharge path formed by the current source transistor even if the positive pulse noise is externally applied and the output is further increased. Therefore, it is possible to quickly return to the original high level potential. Therefore, there is an effect that a noise margin with respect to external noise is large.

【００５７】本発明によれば、前記電流源用トランジス
タのベースに、クランプ用のダイオードを接続すること
ができる。この場合、入力信号立上り時の、電流源用ト
ランジスタのベース電圧の立下り量（エミッタフォロワ
出力信号の立上り量）が、上記ダイオードによってクラ
ンプされ、大きな容量性負荷に対しても、入力信号のサ
イクル時間の影響を受けることない。従って、安定な高
速駆動動作を実現できるという効果がある。According to the present invention, a clamping diode can be connected to the base of the current source transistor. In this case, the amount of falling of the base voltage of the current source transistor (the amount of rising of the emitter follower output signal) at the time of rising of the input signal is clamped by the diode, and the cycle of the input signal is increased even for a large capacitive load. Not affected by time. Therefore, there is an effect that a stable high-speed driving operation can be realized.

【００５８】また本発明によれば、前記コンデンサと並
列にバイアス回路を接続することができる。このバイア
ス回路によってバイアス条件を微細調整することで、常
に最適なバイアス電流を保持させることができるという
効果がある。Further, according to the present invention, a bias circuit can be connected in parallel with the capacitor. By finely adjusting the bias condition with this bias circuit, there is an effect that an optimum bias current can be held at all times.

【００５９】さらに本発明によれば、相補型エミッタフ
ォロワのトランジスタの、片方を複合化（ダーリントン
接続）することができる。これにより、結合用のコンデ
ンサを小さくできる。また、大抵の場合、クランプ用の
ダイオードは不要となる。Further, according to the present invention, one of the transistors of the complementary emitter follower can be combined (Darlington connection). This can reduce the size of the coupling capacitor. Also, in most cases, no clamping diode is needed.

【００６０】さらに本発明によれば、相補型エミッタフ
ォロワ・トランジスタの、もう片方のトランジスタも複
合化（ダーリントン接続）することができる。これによ
り、低消費電力で大きな負荷を高速に駆動できる効果が
ある。Further, according to the present invention, the other transistor of the complementary emitter follower transistors can be combined (Darlington connection). Thereby, there is an effect that a large load can be driven at high speed with low power consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の１実施例の回路図。FIG. 1 is a circuit diagram of an embodiment of the present invention.

【図２】従来のエミッタフォロワの回路図。FIG. 2 is a circuit diagram of a conventional emitter follower.

【図３】従来の２入力ＥＣＬ回路の回路図。FIG. 3 is a circuit diagram of a conventional 2-input ECL circuit.

【図４】ｎｐｎトランジスタを用いたアクティブ・プル
ダウン回路の従来例を示す回路図。FIG. 4 is a circuit diagram showing a conventional example of an active pull-down circuit using npn transistors.

【図５】図４の回路の動作波形図。5 is an operation waveform diagram of the circuit of FIG.

【図６】図４の回路の問題点を説明する図。FIG. 6 is a diagram illustrating a problem of the circuit of FIG.

【図７】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路の従来例を示す回路図。FIG. 7 is a circuit diagram showing a conventional example of an active pull-down circuit using a pnp transistor.

【図８】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路の別の従来例を示す回路図。FIG. 8 is a circuit diagram showing another conventional example of an active pull-down circuit using a pnp transistor.

【図９】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路のさらに別の従来例を示す回路図。FIG. 9 is a circuit diagram showing still another conventional example of an active pull-down circuit using a pnp transistor.

【図１０】図１の実施例に用いる、バイアス電流回路の
１実施例を示す回路図。10 is a circuit diagram showing one embodiment of a bias current circuit used in the embodiment of FIG.

【図１１】図１０のバイアス電流回路に用いる、他の定
電流回路の例。11 is an example of another constant current circuit used in the bias current circuit of FIG.

【図１２】本発明をＥＣＬ回路に適用した実施例の回路
図。FIG. 12 is a circuit diagram of an embodiment in which the present invention is applied to an ECL circuit.

【図１３】本発明の他の実施例の回路図。FIG. 13 is a circuit diagram of another embodiment of the present invention.

【図１４】図１３の回路をＥＣＬ回路に適用した実施例
の回路図。14 is a circuit diagram of an embodiment in which the circuit of FIG. 13 is applied to an ECL circuit.

【図１５】本発明をＮＴＬ回路に適用した実施例の回路
図。FIG. 15 is a circuit diagram of an embodiment in which the present invention is applied to an NTL circuit.

【図１６】本発明のさらに他の実施例の回路図。FIG. 16 is a circuit diagram of still another embodiment of the present invention.

【図１７】本発明を、バイポーラとＭＯＳで構成したゲ
ート回路に適用した実施例の回路図。FIG. 17 is a circuit diagram of an embodiment in which the present invention is applied to a gate circuit composed of bipolar and MOS.

【図１８】本発明を、バイポーラとＭＯＳで構成したゲ
ート回路に適用した他の実施例の回路図。FIG. 18 is a circuit diagram of another embodiment in which the present invention is applied to a gate circuit composed of bipolar and MOS.

【図１９】本発明をＣＭＯＳゲート回路に適用した実施
例の回路図。FIG. 19 is a circuit diagram of an embodiment in which the present invention is applied to a CMOS gate circuit.

【図２０】本発明に使用するｐｎｐトランジスタの１実
施例の断面図。FIG. 20 is a sectional view of an example of a pnp transistor used in the present invention.

【図２１】本発明の他の実施例の回路図。FIG. 21 is a circuit diagram of another embodiment of the present invention.

【図２２】図２１の実施例に用いるバイアス用電流源の
１実施例の回路図。22 is a circuit diagram of an example of a bias current source used in the example of FIG. 21. FIG.

【図２３】図２１、図２２の実施例に用いる補助電源の
１例の構成図。FIG. 23 is a configuration diagram of an example of an auxiliary power supply used in the embodiments of FIGS. 21 and 22.

【図２４】本発明の他の実施例の回路図。FIG. 24 is a circuit diagram of another embodiment of the present invention.

【図２５】本発明の更に他の実施例の回路図。FIG. 25 is a circuit diagram of still another embodiment of the present invention.

【図２６】ダイオードと並列にコンデンサを接続した、
本発明のさらに他の実施例の回路図。FIG. 26 shows a capacitor connected in parallel with a diode,
FIG. 8 is a circuit diagram of still another embodiment of the present invention.

【図２７】本発明のさらに他の実施例の回路図。FIG. 27 is a circuit diagram of still another embodiment of the present invention.

【図２８】本発明をＮＴＬゲートに適用した、他の実施
例の回路図。FIG. 28 is a circuit diagram of another embodiment in which the present invention is applied to an NTL gate.

【図２９】本発明をＣＭＯＳゲートに適用した、他の実
施例の回路図。FIG. 29 is a circuit diagram of another embodiment in which the present invention is applied to a CMOS gate.

【図３０】本発明のさらに他の実施例の回路図。FIG. 30 is a circuit diagram of still another embodiment of the present invention.

【図３１】本発明のさらに他の実施例の回路図。FIG. 31 is a circuit diagram of still another embodiment of the present invention.

【図３２】負荷の重い部分にのみ本発明を適用した、本
発明のさらに他の実施例の回路図。FIG. 32 is a circuit diagram of still another embodiment of the present invention in which the present invention is applied only to a heavy load portion.

【符号の説明】[Explanation of symbols]

１０１ バイアス電流ＩBの電流源 １０２ 定電流源 Ｃｃ，ＣC1，ＣC2 結合コンデンサ Ｑｎ ｎｐｎトランジスタ Ｑｐ ｐｎｐトランジスタ ＤCL，ＤCL1，ＤCL2，Ｄ1 クランプ用ダイオード Ｑ1、Ｑ2 カレントスイッチ用トランジスタ ＩB バイアス用のベース電流 Ｒ1、Ｒ2 カレントスイッチ（ＥＣＬ）の、コレクタ
負荷抵抗101 Current source for bias current IB 102 Constant current source Cc, CC1, CC2 Coupling capacitor Qn npn transistor Qp pnp transistor DCL, DCL1, DCL2, D1 Clamp diode Q1, Q2 Current switch transistor IB Bias base current R1, R2 Current switch (ECL) collector load resistance

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Kunihiko Yamaguchi 1-280 Higashi Koikeku, Kokubunji, Tokyo Metropolitan Research Laboratory, Hitachi Ltd. (72) Kazuo Kanaya 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Ltd. Central Research Laboratory (72) Inventor Yoji Idei 1-280, Higashi Koigokubo, Kokubunji, Tokyo Central Research Laboratory, Hitachi, Ltd. (72) Inventor Kenichi Ohata 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (72) Invention Yoshiaki Sakurai, 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】互いに極性の異なる２個のバイポーラトラ
ンジスタの、エミッタを互いに接続し、コレクタをそれ
ぞれ対応する電源に接続して成る相補型エミッタフォロ
ワにおいて、 一方のトランジスタのベースには入力信号を直接入力
し、 他方のトランジスタのベースにはコンデンサを介して入
力信号を入力し、 かつ上記他方のトランジスタのベースに、バイアス電流
用の電流源を接続したことを特徴とする相補型エミッタ
フォロワ。1. A complementary emitter follower comprising two bipolar transistors having different polarities, whose emitters are connected to each other and whose collectors are connected to corresponding power supplies, respectively, wherein an input signal is directly supplied to the base of one of the transistors. A complementary emitter follower characterized in that an input signal is input to the base of the other transistor through a capacitor, and a current source for bias current is connected to the base of the other transistor. 【請求項２】上記他方トランジスタの上記ベースに、さ
らに、クランプ用のダイオードを接続したことを特徴と
する請求項１に記載の相補型エミッタフォロワ。2. The complementary emitter follower according to claim 1, further comprising a clamp diode connected to the base of the other transistor. 【請求項３】上記コンデンサと並列に、バイアス条件補
正用のバイアス回路を接続したことを特徴とする請求項
１または請求項２に記載の相補型エミッタフォロワ。3. A complementary emitter follower according to claim 1, wherein a bias circuit for bias condition correction is connected in parallel with the capacitor. 【請求項４】上記他方のトランジスタが、２個のトラン
ジスタを複合化（ダーリントン接続）した構成により、
形成されてなることを特徴とする請求項１乃至請求項３
に記載の相補型エミッタフォロワ。4. The other transistor has a structure in which two transistors are combined (Darlington connection).
It is formed, It is characterized by the above-mentioned.
The complementary emitter follower described in. 【請求項５】上記一方のトランジスタおよび上記他方の
トランジスタの両方が、それぞれ、２個のトランジスタ
を複合化（ダーリントン接続）した構成により、形成さ
れてなることを特徴とする請求項４に記載の相補型エミ
ッタフォロワ。5. The method according to claim 4, wherein both the one transistor and the other transistor are formed by a structure in which two transistors are combined (Darlington connection). Complementary emitter follower.