JPH0575403A - Signal waveform generator - Google Patents
Signal waveform generatorInfo
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- JPH0575403A JPH0575403A JP3231255A JP23125591A JPH0575403A JP H0575403 A JPH0575403 A JP H0575403A JP 3231255 A JP3231255 A JP 3231255A JP 23125591 A JP23125591 A JP 23125591A JP H0575403 A JPH0575403 A JP H0575403A
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- output
- signal
- cpu
- counter
- register
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＰＵを用いた、ＰＷ
Ｍ信号波形等の信号波形を生成する装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a PW using a CPU.
The present invention relates to a device that generates a signal waveform such as an M signal waveform.
【０００２】[0002]
【関連の技術】従来、この種の装置は、それぞれ独立な
カウンタやコンパレータよりなる専用ハードウエアで構
成している。しかしそのような手法を用いると、それぞ
れの信号波形生成装置に応じて複数のそれに応じたハー
ドウエアを専用に構成しなくてはならず、設計に大きな
工数が必要でかつ回路規模が大きくなり製品コストアッ
プの原因となる。また、一度回路を決定すると信号波形
も自ずから決り容易に変更できなくなるという問題があ
る。特にそのことは、ＣＰＵを用いる設計における標準
化において問題である。2. Description of the Related Art Conventionally, this type of device is composed of dedicated hardware including independent counters and comparators. However, if such a method is used, it is necessary to specially configure a plurality of hardware corresponding to each signal waveform generation device, which requires a large number of man-hours for design and a large circuit scale. It causes a cost increase. Further, there is a problem that once the circuit is determined, the signal waveform cannot be easily determined by itself. Especially, that is a problem in standardization in the design using the CPU.
【０００３】そこで最近、簡単なハード回路をＣＰＵと
１チップにし信号波形生成のハード回路を小さくし、Ｃ
ＰＵによりソフト制御する手法が提案されている。な
お、この提案の一部が特願平３−１２９１２２号として
出願されている。これらは公知技術ではないので、“関
連技術例”とし以下に説明する。Therefore, recently, a simple hardware circuit and the CPU are integrated into one chip to reduce the size of the signal waveform generating hardware circuit, and
A method of performing soft control by PU has been proposed. A part of this proposal is filed as Japanese Patent Application No. 3-129122. Since these are not publicly known technologies, they will be described below as "related technology examples".
【０００４】まず、一信号波形の生成に関し、以下図７
の関連技術例１のブロック図で説明する。図７におい
て、１は自走のｎビット（一般的にはニブルの整数倍）
で構成されたバイナリアップカウンタであり、２はそれ
と同一ビット長で構成されたレジスタ（またはアキュミ
ュレータ）で、各対応するＬＳＢからＭＳＢの各ビット
ごとに比較一致をとり全ビットの一致がとれたとき出力
が“１”となるよう５のディジタルコンパレータが設け
られている。その一致出力は信号線１０に出力され、Ｔ
フリップフロップ（以下ＴＦＦという）６のクロック入
力端子に供給され、同時にＣＰＵ４の割り込み入力端子
に供給されている。３はＲＯＭで、ＣＰＵ４がデータお
よび実行プログラムをアクセス可能な構造となってい
る。ＣＰＵ４はレジスタ２の出力信号が信号線９で入力
できる構造となっており、ＣＰＵ４の演算出力端子が信
号線１２を通してレジスタ２の信号入力端子に接続して
いる。また、システムクロックが信号線７を通じてカウ
ンタ１，ＣＰＵ４のクロック信号入力端子に供給され、
ディジタルコンパレータ５にも同期をとるため供給され
ている。また、カウンタ１の制御信号入力端子にＣＰＵ
４の制御信号出力端子が信号線１３を介して接続してい
る。First, regarding generation of one signal waveform, the following FIG.
This will be described with reference to the block diagram of Related Art Example 1 of. In FIG. 7, 1 is a free-running n bit (generally an integral multiple of nibble).
2 is a binary up counter, and 2 is a register (or an accumulator) having the same bit length as that of the LSB, and a comparison match is made for each bit of the corresponding LSB and MSB to obtain a match for all bits. At this time, 5 digital comparators are provided so that the output becomes "1". The coincidence output is output to the signal line 10, and T
It is supplied to a clock input terminal of a flip-flop (hereinafter referred to as TFF) 6 and simultaneously supplied to an interrupt input terminal of the CPU 4. Reference numeral 3 denotes a ROM, which has a structure in which the CPU 4 can access the data and the execution program. The CPU 4 has a structure in which the output signal of the register 2 can be input through the signal line 9, and the operation output terminal of the CPU 4 is connected to the signal input terminal of the register 2 through the signal line 12. Further, the system clock is supplied to the clock signal input terminal of the counter 1 and the CPU 4 through the signal line 7,
It is also supplied to the digital comparator 5 for synchronization. The control signal input terminal of the counter 1 has a CPU
4 control signal output terminals are connected via a signal line 13.
【０００５】つぎに、図８のフローチャートを参照しな
がら動作について説明する。ＣＰＵ４がシステム動作可
能状態になると（Ｓ１参照）、ＲＯＭ１・３から例えば
ＰＷＭの制御情報である、生成する信号波形の“Ｌ”レ
ベル期間のデータを読み出し（Ｓ２）、レジスタ２にセ
ットする（Ｓ３）。そして、ＣＰＵ４は信号線１３を通
じてカウンタ１にカウント開始信号を送出する（Ｓ
４）。カウンタ１は、信号線７を通じて入力されるシス
テムクロックに同期しカウントアップし、その値がレジ
スタ２の情報と一致するとディジタルコンパレータ５は
その一致を検出し（Ｓ６，ＹＥＳ）、信号線１０上に
“１”の信号を出力する。今の場合、ＣＰＵ４はあらか
じめ信号線１４を通じクリア信号をＴＦＦ６におくりリ
セットしておく。その結果、ＴＦＦ６の出力信号が反転
し、その出力が“Ｌ”から“Ｈ”へ変化する（Ｓ７）。Next, the operation will be described with reference to the flowchart of FIG. When the CPU 4 becomes the system operable state (see S1), the data in the "L" level period of the signal waveform to be generated, which is the PWM control information, for example, is read from the ROM 1 and 3 (S2) and set in the register 2 (S3). ). Then, the CPU 4 sends a count start signal to the counter 1 through the signal line 13 (S
4). The counter 1 counts up in synchronization with the system clock input through the signal line 7, and when the value matches the information in the register 2, the digital comparator 5 detects the match (S6, YES) and the signal line 10 is detected. The signal of "1" is output. In this case, the CPU 4 resets the clear signal to the TFF 6 through the signal line 14 in advance. As a result, the output signal of the TFF 6 is inverted and its output changes from "L" to "H" (S7).
【０００６】同時にその信号が割り込み信号となってＣ
ＰＵ４の割り込み信号入力端子に加えられる。ＣＰＵ４
はその割り込み信号を検出し（Ｓ８）、ＲＯＭ１・３か
ら新たに生成する信号の“Ｈ”レベルの期間のデータを
読み出し、それと信号線９で読み込んだレジスタ２上の
“Ｌ”レベルの期間のデータとの和をとり、その結果を
レジスタ２に再設定する（Ｓ１０）。その際、和のキャ
リーデータは切り捨てる。そして、同様の動作を繰り返
すことによって（Ｓ１１〜Ｓ１６……）出力端子１１に
希望する信号波形を得ることができる。At the same time, the signal becomes an interrupt signal and C
It is added to the interrupt signal input terminal of PU4. CPU4
Detects the interrupt signal (S8), reads the data in the "H" level period of the newly generated signal from the ROM 1.3, and the data of the "L" level period on the register 2 read by the signal line 9 The sum with the data is taken and the result is reset in register 2 (S10). At that time, the carry data of the sum is truncated. Then, by repeating the same operation (S11 to S16 ...), a desired signal waveform can be obtained at the output terminal 11.
【０００７】なお、カウンタ１のビット長は、生成する
信号の１周期より長い周期の波形を生成できる長さのも
のとする。The bit length of the counter 1 is such that a waveform having a cycle longer than one cycle of a signal to be generated can be generated.
【０００８】つぎに図９，図１０により関連技術例２を
説明する。この例は、前述の関連技術例１と比べて、Ｒ
ＡＭ１００，セレクタ１０１，ＴＦＦ１０２，ＴＦＦ１
０３が付加されている点で異なる。Next, a related technology example 2 will be described with reference to FIGS. In this example, R
AM100, selector 101, TFF102, TFF1
The difference is that 03 is added.
【０００９】回路動作の同じ部分の説明は省略し異なっ
ている部分について説明する。ディジタルコンパレータ
５の出力線１０は、ＣＰＵ４の入力端子のみならずセレ
クタ１０１の信号入力端子に接続している。セレクタ１
０１の信号セレクト端子は、信号線１０４を通じてＣＰ
Ｕ４のセレクト信号出力端子に接続している。また、セ
レクタ１０１の出力端子の一方はＴＦＦ１０２のＴ入力
端子に、他方はＴＦＦ１０３のＴ入力端子に接続してい
る。ＴＦＦ１０２，１０３の出力端子はそれぞれ出力ポ
ート１０５，１０６に接続している。また、ＴＦＦ１０
２，１０３のリセット端子は信号線１４を介してＣＰＵ
４に接続されている。ＲＡＭ１００は、ＣＰＵ４とバス
で接続されており、ＣＰＵ４が任意のタイミングで読み
書き可能な構造となっている。Descriptions of the same parts of the circuit operation will be omitted, and different parts will be described. The output line 10 of the digital comparator 5 is connected not only to the input terminal of the CPU 4 but also to the signal input terminal of the selector 101. Selector 1
The signal select terminal of 01 is connected to CP through the signal line 104.
It is connected to the select signal output terminal of U4. One of the output terminals of the selector 101 is connected to the T input terminal of the TFF 102, and the other is connected to the T input terminal of the TFF 103. The output terminals of the TFFs 102 and 103 are connected to the output ports 105 and 106, respectively. In addition, TFF10
The reset terminals 2 and 103 are connected to the CPU via the signal line 14.
4 is connected. The RAM 100 is connected to the CPU 4 via a bus, and has a structure in which the CPU 4 can read and write at arbitrary timing.
【００１０】つぎに動作について説明する。図１０はそ
のタイムチャートである。システムリセット後、ＣＰＵ
４は第１の信号波形の“Ｌ”レベルの期間のデータ１を
ＲＯＭ１・３から読み出しレジスタ２へｔ1 のタイミン
グでセットする。今カウンタ１のクロックの一周期をＴ
とすれば、ｔ1 ＋Ｔ／４のタイミングＴ1 でカウンタ１
の値とレジスタ２の値の一致比較をディジタルコンパレ
ータ５が行い、そのタイミングに切り換わるセレクタ１
のセレクト信号に同期して信号線１０上の一致比較結果
をＴＦＦ１０２にセットする。ｔ1 ＋２Ｔ／４のタイミ
ングｔ2 でＣＰＵ４は、レジスタ２のデータ１を信号線
９を通しＲＡＭ１００にストアし、第２の信号波形の
“Ｌ”レベルの期間のデータ２をＲＯＭ１・３より読み
出しレジスタ２へセットする。ｔ1 ＋３Ｔ／４のタイミ
ングＴ2 でＣＰＵ４はセレクタ１０１を切り換え、信号
線１０をＴＦＦ１０３の入力端子に接続し、それに同期
して信号線１０上の一致比較結果をＴＦＦ１０３にセッ
トする。ｔ1＋Ｔのタイミングｔ3 で、カウンタ１のカ
ウンタ値が１カウントアップし、またＣＰＵ４はレジス
タ２上のデータ２をＲＡＭ１００中にストアし、同時に
ｔ2 のタイミングでＲＡＭ１００中にストアしていたデ
ータ１をレジスタ２にセットし、つぎのｔ1 〜Ｔ3 と同
等の１サイクルの比較判定が開始する（ｔ1 におけるＲ
ＯＭ読み出しがｔ3 におけるＲＡＭ読み出しにおきかわ
る）。そして、信号線１０上の判定信号が反転するまで
前述の動作が継続する。Next, the operation will be described. FIG. 10 is the time chart. CPU after system reset
Reference numeral 4 sets the data 1 in the "L" level period of the first signal waveform from the ROMs 1 and 3 to the read register 2 at the timing of t 1 . Now, one cycle of the clock of the counter 1 is T
If so, the counter 1 at the timing T 1 of t 1 + T / 4
Of the selector 1 and the value of the register 2 are compared by the digital comparator 5, and the selector 1 switches to the timing.
The coincidence comparison result on the signal line 10 is set in the TFF 102 in synchronization with the select signal of. At the timing t 2 of t 1 + 2T / 4, the CPU 4 stores the data 1 of the register 2 in the RAM 100 through the signal line 9 and reads the data 2 of the “L” level period of the second signal waveform from the ROMs 1 and 3. Set to register 2. At the timing T 2 of t 1 + 3T / 4, the CPU 4 switches the selector 101, connects the signal line 10 to the input terminal of the TFF 103, and sets the coincidence comparison result on the signal line 10 in the TFF 103 in synchronization therewith. At the timing t 3 of t 1 + T, the counter value of the counter 1 counts up by 1, and the CPU 4 stores the data 2 on the register 2 in the RAM 100, and at the same time stores the data 2 stored in the RAM 100 at the timing of t 2. 1 is set in the register 2, and the next one-cycle comparison judgment equivalent to t 1 to T 3 is started (R at t 1
OM reading replaces the RAM read in t 3). Then, the above operation is continued until the determination signal on the signal line 10 is inverted.
【００１１】信号線１０上の比較結果が反転する都度、
そのタイミングでセレクトされている側のＴＦＦの出力
信号が反転し、そのｔn のタイミングでＣＰＵ４はレジ
スタ２のデータを読み出し、ＲＯＭ１・３中にあるつぎ
のＴＦＦの出力反転のタイミングを決めるデータｎを加
算し、ＲＡＭ１００にストアし、前述の手続を継続す
る。ｎ個の信号波形を生成する場合には、ｎ個のＴＦＦ
を用いｎ個のチャンネル切り換え能力をもつセレクタを
用い、１周期を２ｎ分割し、前述と同等の手続をｎ個の
データについて実行すればよい。その場合の動作フロー
チャートを図１１に示す。データが２個からｉ個になっ
ているが、そのフローは図８と同様なので説明は省略す
る。Each time the comparison result on the signal line 10 is inverted,
The output signal of the TFF on the selected side is inverted at that timing, and the CPU 4 reads the data of the register 2 at the timing of t n , and the data n that determines the timing of the output inversion of the next TFF in the ROM 1/3. Is added and stored in the RAM 100, and the above procedure is continued. To generate n signal waveforms, n TFF
Using n selectors having a channel switching capability, one cycle may be divided into 2n, and the same procedure as described above may be executed for n pieces of data. FIG. 11 shows an operation flowchart in that case. Although the number of data is changed from 2 to i, the flow is the same as that in FIG. 8 and the description is omitted.
【００１２】図１２は関連技術例３のブロック図であ
る。本例の基本回路及び動作は図９の関連技術例２と同
様なので説明を省略し、異なっている部分について説明
する。図１２においては、図９に対してＴＦＦの出力端
子１０５，１０６が信号線１０７，１０８を通じてＣＰ
Ｕ４の制御信号入力端子またはＲＯＭ２・１６のアクセ
ス信号入力端子に接続されている。また、ＲＯＭ２・１
６は、信号線１０７，１０８上にアクセス信号がきたと
き、ＣＰＵ４にそれぞれのアクセス信号に応じたＲＯＭ
情報をとりだせるようアクセス可能なＲＯＭとして新た
に追加される。FIG. 12 is a block diagram of Related Art Example 3. The basic circuit and the operation of this example are the same as those of the related art example 2 of FIG. 9, so the description thereof will be omitted and different points will be described. In FIG. 12, the output terminals 105 and 106 of the TFF are different from those of FIG. 9 in the CP through the signal lines 107 and 108.
It is connected to the control signal input terminal of U4 or the access signal input terminal of the ROM2.16. Also, ROM 2.1
6 is a ROM corresponding to each access signal to the CPU 4 when an access signal is received on the signal lines 107 and 108.
It is newly added as an accessible ROM for taking out information.
【００１３】つぎに動作について説明する。本例は、信
号線１０７，１０８が“Ｈ”のときはハード的にＣＰＵ
４はＲＯＭ１・３のデータのみアクセス可能であり、
“Ｌ”のときはＲＯＭ２・１６のデータのみアクセス可
能であるように動作する。そのため、ＣＰＵ４がディジ
タルコンパレータ５の一致情報を検出すると、過去の制
御情報をＣＰＵ４が記憶していなくても確実に出力ポー
ト１０５，１０６が“Ｈ”のときはＲＯＭ１のそれぞれ
のポート出力専用の“Ｌ”レベル情報をアクセスし、ま
たは出力ポート１０５，１０６が“Ｌ”のときはＲＯＭ
２のそれぞれのポート出力専用の“Ｈ”レベル情報をア
クセスする。Next, the operation will be described. In this example, when the signal lines 107 and 108 are "H", the CPU is hardware.
4 can access only the data of ROM1 and 3,
When it is "L", it operates so that only the data of the ROM 2/16 can be accessed. Therefore, when the CPU 4 detects the coincidence information of the digital comparator 5, even if the CPU 4 does not store the past control information, when the output ports 105 and 106 are "H", the "1" dedicated to the output of each port of the ROM 1 is surely performed. ROM when L "level information is accessed or when the output ports 105 and 106 are" L "
The "H" level information dedicated to the output of each port 2 is accessed.
【００１４】なお、イニシャライズのみハード的に、Ｃ
ＰＵ４は出力ポート１０５，１０６が“Ｌ”であっても
ＲＯＭ１の“Ｌ”レベル情報がアクセス可能な構造にな
っている。また、ＣＰＵ４は、出力ポート１０５，１０
６のレベルの変化の回数を内部でカウントし、そのカウ
ント条件によってＲＯＭデータを切り換えることも可能
となっている。図１３は本例の動作を示すフローチャー
トであるが、図１１と比べてＳ８０で出力ポートの
“Ｈ”／“Ｌ”に応じてＲＯＭを切り換えている点だけ
が相違する。In addition, only the initialization is hardware-like, C
The PU 4 has a structure in which the “L” level information of the ROM 1 can be accessed even when the output ports 105 and 106 are “L”. Further, the CPU 4 has output ports 105, 10
It is also possible to internally count the number of level changes of 6 and switch the ROM data according to the counting condition. FIG. 13 is a flowchart showing the operation of this example, but differs from FIG. 11 only in that the ROM is switched according to “H” / “L” of the output port in S80.
【００１５】本例によれば、プログラム作成が容易とな
り、ＴＦＦ１０２，１０３の誤動作等の悪影響を最小限
にくいとめることができる。According to this example, the program can be easily created, and the adverse effects such as malfunctions of the TFFs 102 and 103 can be minimized.
【００１６】図１４は関連技術例４のブロック図であ
り、図１５はその動作を示すフローチャートである。本
例は関連技術例３に対して、コンパレータ１７，信号源
１９−１，１９−２、基準電源２０が付加されているよ
うに構成されているため、それらの関連技術例３と異な
る部分について説明し、共通な部分の説明は省略する。FIG. 14 is a block diagram of Related Art Example 4, and FIG. 15 is a flowchart showing its operation. Since this example is configured such that the comparator 17, the signal sources 19-1 and 19-2, and the reference power supply 20 are added to the related art example 3, only parts different from those of the related art example 3 will be described. However, the description of common parts will be omitted.
【００１７】コンパレータ１７は出力端子が信号線１８
を通しＣＰＵ４の制御信号入力端子に接続されている。
また、その＋信号入力端子は一端がグランドに接地され
た基準電源Ｖｒｅｆ・２０の出力端子に接続され、−信
号入力端子は、信号源Ｖｉｎ・１９−１／１９−２の信
号出力端子に接続されている。特に１７はチョッパ型の
コンパレータでＣＰＵ４が信号源１９−１／１９−２，
基準電源２０を時分割に切り換え可能となっている。The output terminal of the comparator 17 is a signal line 18
Is connected to the control signal input terminal of the CPU 4 through.
Further, the + signal input terminal is connected to the output terminal of the reference power supply Vref-20 whose one end is grounded, and the-signal input terminal is connected to the signal output terminal of the signal source Vin-19-1 / 19-2. Has been done. In particular, 17 is a chopper type comparator, and the CPU 4 is a signal source 19-1 / 19-2,
The reference power source 20 can be switched in a time division manner.
【００１８】つぎに動作について説明する。動作は、Ｔ
ＦＦ１０２，１０３の出力データ（αという）の読み込
みまでは関連技術例３と同じなので省略し、それ以後の
手続について説明する。ＣＰＵ４は、αデータを読み込
んだ後信号源１９−１の電圧Ｖｉｎと基準電源２０の電
圧Ｖｒｅｆとの比較結果（以下βという）を信号線１８
を通じて読み込む。今出力ポート１０５に出力される信
号をスイッチング電源の制御等のＰＷＭ信号として用い
る場合には、ＣＰＵ４は１９−１をその被制御対象の電
源に切り換え、また２０をその制御用基準電圧に制御す
る。出力ポート１０５に出力される信号波形の“Ｈ”レ
ベルの時間が長くなると、信号源１９−１の電圧が増加
する系とすると、信号源１９−１の電圧Ｖｉｎが比較基
準電源２０の電圧Ｖｒｅｆより大となると、出力ポート
１０５に出力される信号波形の“Ｈ”レベルの時間が短
くなり信号源１９−１の電圧Ｖｉｎを減少させる方向の
信号波形が出力ポート１０５に出力されるということで
負帰還による制御をかけることができる。Next, the operation will be described. The operation is T
The process up to the reading of the output data (referred to as α) from the FFs 102 and 103 is the same as in the related art example 3, and therefore the description thereof will be omitted, and the procedure thereafter will be described. After reading the α data, the CPU 4 outputs the comparison result (hereinafter referred to as β) of the voltage Vin of the signal source 19-1 and the voltage Vref of the reference power source 20 to the signal line 18.
Read through. When the signal output to the output port 105 is used as a PWM signal for controlling the switching power supply, the CPU 4 switches 19-1 to the power supply to be controlled and controls 20 to the control reference voltage. .. Assuming a system in which the voltage of the signal source 19-1 increases when the “H” level time of the signal waveform output to the output port 105 increases, the voltage Vin of the signal source 19-1 changes to the voltage Vref of the comparison reference power source 20. When it becomes larger, the “H” level time of the signal waveform output to the output port 105 becomes shorter, and the signal waveform in the direction of decreasing the voltage Vin of the signal source 19-1 is output to the output port 105. Negative feedback control can be applied.
【００１９】すなわち、信号源１９−１の電圧Ｖｉｎが
比較基準電源２０の電圧Ｖｒｅｆより大のときは信号線
１８上には“Ｌ”の信号が、その逆の場合には“Ｈ”の
信号が出力される。ＣＰＵ４はその信号線１８上の信号
βを出力ポート１０５のデータαの読み込み後読み込
み、αが“Ｌ”のときで、βが“Ｌ”のときには、αで
セレクトしたＲＯＭ２の中のオン幅データをＲＯＭ２か
ら読み込み、そのデータとレジスタ２のデータを加えた
ものから１を減じたデータをレジスタ２にセットする。
αが“Ｌ”のときにβが“Ｈ”のときには、αでセレク
トしたＲＯＭ２中のオン幅データをＣＰＵ４が読み込
み、そのデータとレジスタ２のデータを加えたものから
１を加えたデータをレジスタ２にセットし、再びカウン
タの値とレジスタ２の値の一致判定ルーチンへはいる。
αが“Ｈ”のときには、αでセレクトしたＲＯＭ１のＲ
ＯＭデータをＣＰＵ４は読み込み、そのデータとレジス
タ２のデータを加えたものをレジスタ２に再設定し、再
びカウンタ１の値とレジスタ２の値の判定ルーチンへ戻
るよう動作する。そして、ＣＰＵ４は、１９−１を１９
−２の電圧源に、また基準電源２０の電圧Ｖｒｅｆの値
を変更することによってＴＦＦ１０３に対する制御も同
様に実行することが可能である。図１５のフローでは、
図１３に比べ、Ｓ１００〜Ｓ１０２のステップが付加さ
れている。また、３信号波形以上に対しても同様の手法
で拡張可能である。That is, when the voltage Vin of the signal source 19-1 is higher than the voltage Vref of the comparison reference power source 20, an "L" signal is present on the signal line 18, and in the opposite case, an "H" signal. Is output. The CPU 4 reads the signal β on the signal line 18 after reading the data α of the output port 105, and when α is “L” and when β is “L”, the ON width data in the ROM 2 selected by α. Is read from the ROM 2 and data obtained by subtracting 1 from the sum of the data and the data in the register 2 is set in the register 2.
When α is “L” and β is “H”, the CPU 4 reads the ON width data in the ROM 2 selected by α, and the data obtained by adding 1 to the data in the register 2 is added to the register. The value is set to 2, and the routine again enters the coincidence determination routine between the counter value and the register 2 value.
When α is “H”, R of ROM1 selected by α
The CPU 4 reads the OM data, resets the sum of the data and the data of the register 2 in the register 2, and returns to the determination routine of the value of the counter 1 and the value of the register 2 again. Then, the CPU 4 changes 19-1 to 19
It is also possible to similarly control the TFF 103 by changing the value of the voltage Vref of the reference power source 20 to the voltage source of −2. In the flow of FIG. 15,
Compared with FIG. 13, steps S100 to S102 are added. Further, the same method can be applied to the extension of three or more signal waveforms.
【００２０】前述のよう動作することから、 ａ．当該装置を用いて容易にオフ幅一定の複数のＰＷＭ
制御回路をくむことが可能となる。（周波数一定の複数
のＰＷＭ制御回路も同様の手法で容易に可能な事はもち
ろんである。） ｂ．制御にソフト的判定を用いてるため、制御に問題が
生じたときは容易に制御方法を変更し対処が可能となる
というメリットが生じる。Since it operates as described above, a. Multiple PWMs with a constant off width can be easily used with the device.
It is possible to include a control circuit. (Of course, a plurality of PWM control circuits with a constant frequency can be easily made by the same method.) B. Since the soft judgment is used for the control, there is an advantage that when a problem occurs in the control, the control method can be easily changed to cope with the problem.
【００２１】具体的には、ループの安定性，リップル含
有率を減少させるため、αが“Ｌ”のとき、ＲＯＭ２の
データとレジスタ２のデータとの和からの増減量を１以
外の値に変更することも容易である。Specifically, in order to reduce the stability of the loop and the ripple content, when α is "L", the increment / decrement amount from the sum of the data in the ROM 2 and the data in the register 2 is set to a value other than 1. It is easy to change.
【００２２】図１６は関連技術例５のブロック図であ
る。本例は、関連技術例４に対し、カウンタ２１が加わ
ったものである。基本は関連技術例３であるので、共通
な部分の説明は省略し、異なる部分について説明する。
なお、今の場合、カウンタ２１がＴＦＦ１０２の出力を
カウントする場合について説明するが、ＣＰＵ４は容易
に信号線２２を用いて、ＴＦＦ１０３の出力をカウント
するように切り換えることも可能である。カウンタ２１
はポート１０５の出力信号を信号線１０７を通じてその
クロツク入力端子に入力されるよう構成されている。FIG. 16 is a block diagram of Related Art Example 5. In this example, a counter 21 is added to the related art example 4. Since the basic is related art example 3, description of common parts will be omitted and different parts will be described.
In the present case, the case where the counter 21 counts the output of the TFF 102 will be described, but the CPU 4 can easily switch to count the output of the TFF 103 by using the signal line 22. Counter 21
Is configured to input the output signal of the port 105 to its clock input terminal through the signal line 107.
【００２３】また、そのカウント状況をＣＰＵ４は信号
線２３を通じて読みとることができるよう構成されてい
る。同時に信号線１０８もカウンタ２１の信号入力端子
に接続されており、ＣＰＵ４の命令で読みとり可能とな
っている。同時にＣＰＵ４はカウンタ２１を信号線２２
を通じて任意の初期状態に設定可能であるつぎに動作に
ついて説明する。ＣＰＵ４はイニシャル時、信号線２２
を通じカウンタ２１に必要な制御情報、例えばカウンタ
２１をアップカウンタまたはダウンカウンタにするか等
を書き込む。カウンタ２１は出力ポート１０５に出力さ
れるデータが立ち下がるごとにアップまたはダウンカウ
ントするよう動作する。ＣＰＵ４はその制御情報をもと
に、ＲＯＭ１・３またはＲＯＭ２・１６のデータとレジ
スタ２のデータの和にさらに加減する値の量を自由に設
定可能となっている。Further, the CPU 4 is constructed so that the count status can be read through the signal line 23. At the same time, the signal line 108 is also connected to the signal input terminal of the counter 21, and can be read by the instruction of the CPU 4. At the same time, the CPU 4 sets the counter 21 to the signal line 22.
The operation can be set to any initial state through the following. Next, the operation will be described. When the CPU 4 is initialized, the signal line 22
Through, the necessary control information is written in the counter 21, for example, whether the counter 21 is an up counter or a down counter. The counter 21 operates to count up or down each time the data output to the output port 105 falls. Based on the control information, the CPU 4 can freely set the amount of value to be added to or subtracted from the sum of the data in the ROM 1 or 3 or the ROM 2 or 16 and the data in the register 2.
【００２４】図１７は本例のフローチャートであり、図
１５に比べＳ１２２，Ｓ１２３のステップが付加されて
いる。本例によれば、容易にソフトスタート等の信号波
形が生成できる。FIG. 17 is a flowchart of this example, and steps S122 and S123 are added to FIG. According to this example, a signal waveform such as a soft start can be easily generated.
【００２５】[0025]
【発明が解決しようとする課題】以上説明したように、
関連技術例では、ソフトの変更により任意の信号波形が
生成できるものの、ソフトによってレジスタへの設定デ
ータを決定・変更する必要があるため、そのＣＰＵの１
命令サイクルから数十命令サイクル程度の範囲の高い周
波数の信号波形生成する際、処理時間がたらず無理があ
る。As described above,
In the related art example, although an arbitrary signal waveform can be generated by changing the software, it is necessary to determine / change the setting data to the register by the software.
When generating a signal waveform with a high frequency in the range of several tens to several instruction cycles, it takes an unreasonable amount of processing time.
【００２６】本発明はこのような事情に鑑みてなされた
もので、ソフトの変更により１個または複数個の任意の
信号波形を生成でき、かつ関連技術例より高い周波数の
信号波形を生成できる信号波形生成装置を提供すること
を目的とするものにである。The present invention has been made in view of such circumstances, and a signal capable of generating one or a plurality of arbitrary signal waveforms by changing software and generating a signal waveform having a higher frequency than the related art example. An object is to provide a waveform generation device.
【００２７】[0027]
【課題を解決するための手段】前記目的を達成するた
め、本発明では信号波形生成装置をつぎの（１）〜
（４）のとおりに構成する。In order to achieve the above-mentioned object, the present invention provides a signal waveform generating device with the following (1)-
Configure as in (4).
【００２８】（１）クロックパルスをカウントするカウ
ンタと、該カウンタと同じビット長のレジスタと、前記
カウンタと前記レジスタの対応する各ビットの値を比較
し、各ビットの値が全て一致したとき一致出力を出すコ
ンパレータと、該コンパレータの一致出力の都度、当該
装置の出力信号の状態を反転させる出力反転手段と、前
記コンパレータの一致出力の都度、ＣＰＵにより所要の
手続を実行し所要データを決定するデータ決定手段と、
前記レジスタに前記所要データを設定する設定手段とを
備えた信号波形生成装置であって、前記ＣＰＵに供給さ
れる原クロックを分周して前記クロックパルスを生成す
るクロックパルス生成手段を備えた信号波形生成装置。(1) A counter that counts clock pulses, a register having the same bit length as the counter, and the values of the corresponding bits of the counter and the register are compared, and when all the values of the bits match, they match. A comparator that outputs an output, an output inverting unit that inverts the state of the output signal of the device each time a coincidence output of the comparator, and a CPU performs a required procedure to determine required data every time the coincidence output of the comparator occurs. Data determination means,
A signal waveform generating device comprising: a setting means for setting the required data in the register, the signal having a clock pulse generating means for dividing the original clock supplied to the CPU to generate the clock pulse. Waveform generator.
【００２９】（２）クロックパルスをカウントするカウ
ンタと、該カウンタと同じビット長のレジスタと、当該
装置の複数出力信号に対応する複数の所要データを前記
クロックパルスの１周期中に時分割で前記レジスタに順
次設定する設定手段と、前記カウンタと前記レジスタの
対応する各ビットの値を比較し、各ビットの値が全て一
致したとき一致出力を出すコンパレータと、当該装置の
複数出力信号のうち、前記コンパレータが一致出力を出
したときの前記レジスタの所要データにかかる信号に対
応する出力信号の状態を反転する出力反転手段と、前記
コンパレータの一致出力の都度、ＣＰＵにより所要の手
続を実行し、該一致出力にかかる前記所要データについ
ての新たなデータを決定するデータ決定手段とを備えた
信号波形生成装置であって、前記ＣＰＵに供給される原
クロックを分周して前記クロックパルスを生成するクロ
ックパルス生成手段を備えた信号波形生成装置。(2) A counter for counting clock pulses, a register having the same bit length as the counter, and a plurality of required data corresponding to a plurality of output signals of the device are time-divided in one cycle of the clock pulse. Of the multiple output signals of the device, setting means for sequentially setting the registers, comparing the values of the corresponding bits of the counter and the register, and outputting a coincidence output when all the values of the bits match, Output inverting means for inverting the state of the output signal corresponding to the signal relating to the required data in the register when the comparator outputs a coincident output; and, for each coincident output of the comparator, executes the required procedure by the CPU, A signal waveform generating device, comprising: data deciding means for deciding new data of the required data for the coincidence output. There, the signal waveform generator with a clock pulse generating means for generating the clock pulses of the original clock supplied to the CPU by dividing.
【００３０】（３）クロックパルス生成手段を利用し
て、デューティおよび／または周波数可変の当該装置の
新たな出力信号を生成する出力信号生成手段を更に備え
た前記（１）または（２）記載の信号波形生成装置。(3) The above-mentioned (1) or (2), further comprising an output signal generation means for generating a new output signal of the device whose duty and / or frequency is variable by using the clock pulse generation means. Signal waveform generator.
【００３１】（４）出力信号生成手段は、外部回路の情
報に応じて、その新たな出力信号のデューティおよび／
または周波数が可変されるものである前記（３）記載の
信号波形生成装置。(4) The output signal generating means changes the duty and // of the new output signal according to the information of the external circuit.
Alternatively, the signal waveform generation device according to (3), wherein the frequency is variable.
【００３２】[0032]
【作用】前記（１）〜（４）の構成により、ＣＰＵには
原クロックが供給され、カウンタには原クロックを分周
したクロックパルスが供給されて、ＣＰＵの処理時間が
確保でき、同時に高い周波数の出力波形が生成できる。With the configurations (1) to (4) described above, the original clock is supplied to the CPU, and the clock pulse obtained by dividing the original clock is supplied to the counter, so that the processing time of the CPU can be secured, and at the same time, it is high. A frequency output waveform can be generated.
【００３３】前記（３）の構成では、更にクロックパル
ス生成手段を利用して新たな出力信号が生成でき、前記
（４）の構成では、更に外部回路の情報に応じたデュー
ティ，周波数の新たな出力信号が生成できる。In the configuration of (3), a new output signal can be further generated by utilizing the clock pulse generating means, and in the configuration of (4), a new duty and frequency are further generated according to the information of the external circuit. An output signal can be generated.
【００３４】[0034]
【実施例】以下、本発明を実施例により詳しく説明す
る。 （実施例１）図１は実施例１である“信号波形生成装
置”のブロック図である。図において、Ａ部は図９の関
連技術例２と同一構成であり、これに１００１，１００
２の回路が付加された構成となっている。EXAMPLES The present invention will be described in detail below with reference to examples. (Embodiment 1) FIG. 1 is a block diagram of a "signal waveform generator" which is Embodiment 1. In the figure, the part A has the same configuration as the related art example 2 of FIG.
The circuit of 2 is added.
【００３５】Ａ部の基本的動作は関連技術例２と同じな
のでその説明は省略し、異なる部分について説明する。
１００１は分周回路で１００２はセレクタである。セレ
クタ１００２の入力端子に分周回路１００１の分周出力
端子のうちの２出力端子ＱN，ＱX が接続している。セ
レクタ１００２の出力端子は信号線７を介してクロック
信号出力端子１００７に接続している。また信号線７は
カウンタ１のクロック入力端子とディジタルコンパレー
タ５の同期クロック入力端子に接続している。セレクタ
１００２の制御信号入力端子はＣＰＵ４の制御信号出力
ポートに信号線１００６を通じて接続している。分周回
路１００１のクロック入力端子は、信号線１００３を通
じてＣＰＵ４のクロック入力端子に接続し、この信号線
１０３は原クロックの入力端子１００８に接続してい
る。Since the basic operation of the section A is the same as that of the related art example 2, the description thereof is omitted and only the different part will be described.
Reference numeral 1001 is a frequency dividing circuit and 1002 is a selector. Two output terminals Q N and Q X of the frequency division output terminals of the frequency dividing circuit 1001 are connected to the input terminal of the selector 1002. The output terminal of the selector 1002 is connected to the clock signal output terminal 1007 via the signal line 7. The signal line 7 is connected to the clock input terminal of the counter 1 and the synchronous clock input terminal of the digital comparator 5. The control signal input terminal of the selector 1002 is connected to the control signal output port of the CPU 4 through the signal line 1006. The clock input terminal of the frequency dividing circuit 1001 is connected to the clock input terminal of the CPU 4 through the signal line 1003, and the signal line 103 is connected to the input terminal 1008 of the original clock.
【００３６】つぎに動作について説明する。端子１００
８に原クロックが入力され、そのクロック信号が直接Ｃ
ＰＵ４のクロック入力端子に入力されＣＰＵ４が動作を
開始する。ＣＰＵ４は信号線１００６に制御信号を供給
し、セレクタ１００２は、Ａ部で使用するのに適した分
周されたクロックを選択する。そのクロックがそのまま
クロック出力端子１００７に出力されると同時に、カウ
ンタ１のクロツク入力端子およびディジタルコンパレー
タ５の同期信号入力端子に入力されるため、出力ポート
１０５，１０６に出力される信号の周期およびデューテ
ィを決めるレジスタ２にセットするデータを、信号線７
上に出力されるクロック信号にあわせてＣＰＵ４はＲＯ
Ｍ１・３より選択し、動作を開始する。これ以外の動作
は関連技術例２の動作と同じなので説明は省略する。Next, the operation will be described. Terminal 100
The original clock is input to 8 and the clock signal is directly input to C
Input to the clock input terminal of PU4, CPU4 starts operation. The CPU 4 supplies a control signal to the signal line 1006, and the selector 1002 selects a divided clock suitable for use in the A section. Since the clock is output to the clock output terminal 1007 as it is, it is also input to the clock input terminal of the counter 1 and the synchronization signal input terminal of the digital comparator 5, and therefore, the cycle and duty of the signals output to the output ports 105 and 106. Data to be set in the register 2 that determines
The CPU 4 performs RO in accordance with the clock signal output above.
Select from M1.3 and start operation. The other operations are the same as those of the related art example 2, and therefore the description thereof is omitted.
【００３７】本実施例では、ＣＰＵ４がカウンタ１に供
給されるクロックパルスより高い周波数の原クロックで
動作するので、関連技術例の信号波形生成装置では生成
することができなかった高い周波数の信号波形を容易に
出力ポート１０５，１０６に生成することが可能とな
る。そして、クロック信号出力端子１００７の出力をＡ
部と同様の構成の信号波形生成装置のクロックに用いる
ことによって分周回路１００１を共用し余分なカウンタ
を省略することが可能となり、装置のコストダウンを実
現できる。In the present embodiment, since the CPU 4 operates with the original clock having a frequency higher than the clock pulse supplied to the counter 1, the signal waveform generation device of the related art cannot generate a high frequency signal waveform. Can be easily generated at the output ports 105 and 106. Then, the output of the clock signal output terminal 1007 is set to A
By using it as the clock of the signal waveform generation device having the same configuration as that of the section, it is possible to share the frequency dividing circuit 1001 and omit an extra counter, so that the cost of the device can be reduced.
【００３８】（実施例２）図２は実施例２のブロック図
である。Ａ部は図９の関連技術例２と同一構成となって
いる。まず構成について説明する。２００１，２００２
はラッチで、その入力端子はそれぞれ信号線１２に接続
し、その制御信号入力端子は信号線２０１１，２０１２
を通してＣＰＵ４の制御用出力ポートに接続している。
またその出力端子は、ラッチ２００１はダウンカウンタ
２００４のデータ入力端子に接続し、またラッチ２００
２はディジタルコンパレータ２００３の一方の比較信号
入力端子に接続している。(Second Embodiment) FIG. 2 is a block diagram of the second embodiment. The section A has the same configuration as the related art example 2 in FIG. First, the configuration will be described. 2001,2002
Is a latch, the input terminals of which are connected to the signal line 12, and the control signal input terminals thereof are the signal lines 2011 and 2012.
Is connected to the control output port of the CPU 4 through.
The output terminal of the latch 2001 is connected to the data input terminal of the down counter 2004.
2 is connected to one comparison signal input terminal of the digital comparator 2003.
【００３９】ダウンカウンタ２００４のクロック入力端
子は、原クロックの入力端子１００８に接続され、ダウ
ンカウンタ２００４のカウント出力端子Ｑは、ディジタ
ルコンパレータ２００３の他方の比較信号入力端子に接
続されている。また、ダウンカウンタ２００４のボロー
信号出力端子ＱB は、当該ダウンカウンタ２００４のデ
ータセット信号入力端子Ｓに接続されていると共に、Ａ
部中のカウンタ９のクロック入力端子およびディジタル
コンパレータ５の同期クロック入力端子に接続されてい
る。The clock input terminal of the down counter 2004 is connected to the input terminal 1008 of the original clock, and the count output terminal Q of the down counter 2004 is connected to the other comparison signal input terminal of the digital comparator 2003. The borrow signal output terminal Q B of the down counter 2004 is connected to the data set signal input terminal S of the down counter 2004, and A
It is connected to the clock input terminal of the counter 9 and the synchronous clock input terminal of the digital comparator 5 in the unit.
【００４０】ディジタルコンパレータ２００３の同期信
号入力端子は信号線１００３に接続されており、その比
較出力端子は信号線２００９を通じてＤＦＦ（Ｄフリッ
プフロップ）２００５のデータ入力端子Ｄに接続されて
いる。また、ＤＦＦ２００５のクロック入力端子は信号
線１００３に接続され、Ｑ出力端子は信号線２０１１を
通じてクロック信号（新たな信号波形）出力端子１００
７に接続されている。The synchronizing signal input terminal of the digital comparator 2003 is connected to the signal line 1003, and its comparison output terminal is connected to the data input terminal D of the DFF (D flip-flop) 2005 through the signal line 2009. Further, the clock input terminal of the DFF 2005 is connected to the signal line 1003, and the Q output terminal is fed through the signal line 2011 to the clock signal (new signal waveform) output terminal 100.
Connected to 7.
【００４１】Ａ部は関連技術例２と同じ構成であるた
め、関連技術例２と同じ構成と動作の説明を省略し動作
の異なる部分のみについて説明する。ＣＰＵ４は、まず
信号線１２を用いラッチ２００１にクロック信号出力端
子１００７に出力される信号の周波数（或は周期）を定
めるデータをセットし、ラッチ２００２にその信号のデ
ューティを定めるデータを設定する。そしてＣＰＵ４
は、その設定データによってダウンカウンタ２００４の
クロック入力端子に入力される原クロックの変化にもか
かわらず、出力端子１０５，１０６上に生成する信号波
形がシステムで用いるのに適合するデータになるよう選
択し、演算等を用い関連技術例２の通りの適当なデータ
がレジスタ２上に設定されるように動作する。Since the section A has the same structure as the related art example 2, the description of the same structure and operation as the related art example 2 will be omitted, and only different parts of the operation will be explained. First, the CPU 4 sets data for defining the frequency (or cycle) of the signal output to the clock signal output terminal 1007 in the latch 2001 using the signal line 12, and sets data for defining the duty of the signal in the latch 2002. And CPU4
Is selected such that the signal waveforms generated on the output terminals 105 and 106 are data suitable for use in the system despite the change of the original clock input to the clock input terminal of the down counter 2004 by the setting data. However, it operates such that appropriate data as in Related Art 2 is set on the register 2 by using calculation or the like.
【００４２】そのような条件下で今ダウンカウンタ２０
０４がリセットされ、そのＱ出力値が０からカウントが
スタートする場合を考える。そのタイムチャートを図３
に示す。信号線１００３に原クロックが入力する度にダ
ウンカウンタ２００４はその立下りに同期して１ずつそ
のＱ出力が減少する。Ｑ出力が０の時は１減少すると図
３に示すように、ボロー信号出力端子ＱB に“１”が出
力される。その信号がダウンカウンタ２００４のセット
信号入力端子Ｓに同時に入力され、ラッチ２００１上の
データが、その信号の出力されたつぎのクロックの立下
りのタイミングでダウンカウンタ２００４のデータ入力
端子よりダウンカウンタ２００４内にセットされる。そ
の値をダウンカウンタ２００４の最大値ＭＡＸとして、
信号線１００３の信号が立ち下がるたびにダウンカウン
タ２００４のカウント値が減少する。そしてディジタル
コンパレータ２００３は、ダウンカウンタ２００４の値
とラッチ２００２のデータの値の比較を信号線１００３
の立下りの信号に同期して実行し、ダウンカウンタ２０
０４の値がラッチ２００２のデータ値に一致または小さ
くなったとき、その出力信号線２００９に“Ｈ”レベル
信号を出力する。その信号は、そのつぎの信号線１００
３の立上りに同期しＤＦＦ２００５にセットされそのＱ
出力の値が“１”となり、クロック信号出力端子１００
７に“１”が出力される。そして、ダウンカウンタ２０
０４の値が０になりつぎのボローＱB がでて、ダウンカ
ウンタ２００４はすべてのビットがＨとなりディジタル
コンパレータ２００３の出力が０となり、次の１００３
の立ち下がり信号に同期しＤＦＦ２００５のＱ出力に０
がセットされる。そして以後前述の動作を再びくりかえ
するよう動作する。Under such conditions, the down counter 20 now
Consider the case where 04 is reset and the Q output value starts counting from 0. The time chart is shown in Figure 3.
Shown in. Each time the original clock is input to the signal line 1003, the Q output of the down counter 2004 is decreased by 1 in synchronization with its falling edge. When the Q output is 0 and decreases by 1, "1" is output to the borrow signal output terminal Q B as shown in FIG. The signal is input to the set signal input terminal S of the down counter 2004 at the same time, and the data on the latch 2001 is output from the data input terminal of the down counter 2004 at the falling timing of the next clock output of the signal. Set inside. The value is set as the maximum value MAX of the down counter 2004,
Each time the signal on the signal line 1003 falls, the count value of the down counter 2004 decreases. Then, the digital comparator 2003 compares the value of the down counter 2004 and the data value of the latch 2002 with the signal line 1003.
Is executed in synchronization with the falling signal of
When the value of 04 becomes equal to or smaller than the data value of the latch 2002, the “H” level signal is output to the output signal line 2009. The signal is the next signal line 100.
Q is set in the DFF 2005 in synchronization with the rise of 3
The output value becomes "1" and the clock signal output terminal 100
“1” is output to 7. And the down counter 20
The value of 04 becomes 0, the next borrow Q B appears, all the bits of the down counter 2004 become H, the output of the digital comparator 2003 becomes 0, and the next 1003
To the Q output of DFF2005 in synchronization with the falling signal of
Is set. After that, the above-mentioned operation is repeated.
【００４３】図４に本実施例の動作フローチャートの一
例を示す。図示のようにＳ２４，Ｓ２５，Ｓ３４，Ｓ３
５，Ｓ３６のステップが図１１の関連技術例２のフロー
チャートに付加されている。FIG. 4 shows an example of an operation flowchart of this embodiment. As shown, S24, S25, S34, S3
Steps S5 and S36 are added to the flowchart of the related art example 2 of FIG.
【００４４】このように動作するので、たとえばラッチ
２００２の内容を信号線１００３の信号の立上りに同期
させて変更することにより、高周波の、周波数一定でデ
ューティを随時変更可能なＰＷＭ信号をクロック信号出
力端子１００７上に生成することが可能となる。また、
ラッチ２００１の内容を変更することによりＯＮタイ
ム、またはＯＦＦタイム一定のＰＷＭ信号を生成可能と
なる。クロック信号出力端子１００７の周波数が変更さ
れても、ＣＰＵ４により出力ポート１０５，１０６に生
成する低周波信号の設定データを変更することによって
必要な元の信号にあわせることができる。Since the operation is performed in this manner, for example, by changing the contents of the latch 2002 in synchronization with the rising of the signal on the signal line 1003, a high frequency PWM signal whose frequency is constant and whose duty can be changed at any time is output as a clock signal. It can be generated on the terminal 1007. Also,
By changing the content of the latch 2001, it is possible to generate a PWM signal with a constant ON time or OFF time. Even if the frequency of the clock signal output terminal 1007 is changed, it can be adjusted to the required original signal by changing the setting data of the low-frequency signal generated by the CPU 4 at the output ports 105 and 106.
【００４５】（実施例３）実施例２は関連技術例２によ
り説明したが、関連技術例４，５にも同様の回路，手法
を適用可能である。その場合には、実施例２のＡ部を図
１４，図１６の回路とおきかえることによって実現でき
る。それによってコンパレータ１７を通して外部回路の
情報をＣＰＵ４が読み込み、駆動クロックの条件を決め
るラッチ２００１，２００２のデータを変更することが
可能となる。(Third Embodiment) Although the second embodiment has been described with reference to the related art example 2, the same circuit and method can be applied to the related art examples 4 and 5. In that case, it can be realized by replacing the part A of the second embodiment with the circuits of FIGS. This allows the CPU 4 to read the information of the external circuit through the comparator 17 and change the data of the latches 2001 and 2002 that determine the driving clock condition.
【００４６】図５に本実施例のブロック図を示す。Ｂ部
が関連技術例４と同一構成部分である。コンパレータ１
７の動作以外は実施例２と同じ動作をする。図６に本実
施例の動作フローチャートの一例を示す。FIG. 5 shows a block diagram of this embodiment. The section B is the same as the related art example 4. Comparator 1
Other than the operation of 7, the same operation as in the second embodiment is performed. FIG. 6 shows an example of an operation flowchart of this embodiment.
【００４７】本実施例によれば、応答の速い外部回路の
制御には、クロック信号出力端子１００７の出力を用
い、応答の遅い外部回路の制御には出力ポート１０５，
１０６の出力を用いることができる。According to this embodiment, the output of the clock signal output terminal 1007 is used to control the external circuit having a fast response, and the output port 105,
The output of 106 can be used.
【００４８】なお、以上の実施例は、いずれも複数出力
のものであるが、本発明はこれに限定されるものではな
く、たとえば関連技術例１をベースとして１出力の形で
実施することもできる。It should be noted that although the above-described embodiments each have a plurality of outputs, the present invention is not limited to this. For example, the present invention may be carried out in a one-output form based on Related Art Example 1. it can.
【００４９】[0049]
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵに原クロックを、カウンタに原クロツクを分周し
たクロックパルスを供給しているので、ＣＰＵの処理時
間が確保でき、関連技術例より高い周波数の信号波形を
生成することができる。As described above, according to the present invention,
Since the original clock is supplied to the CPU and the clock pulse obtained by dividing the original clock is supplied to the counter, the processing time of the CPU can be secured and a signal waveform having a higher frequency than the related art example can be generated.
【００５０】また、請求項３の発明では、クロックパル
ス生成手段を利用して新たな信号波形が生成でき、請求
項４の発明では、外部回路の情報に応じた新たな信号波
形が生成できる。又、以上の様な特徴があるので本信号
波形生成装置は、複数の周波数ｄｕｔｙの異なったパル
ス波形を必要とする複写機等電源制御への適用に最適で
ある。Further, in the invention of claim 3, a new signal waveform can be generated by utilizing the clock pulse generating means, and in the invention of claim 4, a new signal waveform according to the information of the external circuit can be generated. Further, because of the above-mentioned characteristics, the present signal waveform generating apparatus is most suitable for application to power supply control of a copying machine or the like which requires a plurality of pulse waveforms with different frequencies duty.
【図１】 実施例１のブロック図FIG. 1 is a block diagram of a first embodiment.
【図２】 実施例２のブロック図FIG. 2 is a block diagram of a second embodiment.
【図３】 実施例２のタイムチャートFIG. 3 is a time chart of the second embodiment.
【図４】 実施例２のフローチャートFIG. 4 is a flowchart of the second embodiment.
【図５】 実施例３のブロック図FIG. 5 is a block diagram of a third embodiment.
【図６】 実施例３のフローチャートFIG. 6 is a flowchart of the third embodiment.
【図７】 関連技術例１のブロック図FIG. 7 is a block diagram of Related Art Example 1
【図８】 関連技術例１のフローチャートFIG. 8 is a flowchart of related technology example 1.
【図９】 関連技術例２のブロック図FIG. 9 is a block diagram of Related Art Example 2
【図１０】 関連技術例２のタイムチャートFIG. 10 is a time chart of related technology example 2.
【図１１】 関連技術例２のフローチャートFIG. 11 is a flowchart of Related Art Example 2
【図１２】 関連技術例３のブロック図FIG. 12 is a block diagram of Related Art Example 3
【図１３】 関連技術例３のフローチャートFIG. 13 is a flowchart of Related Technology Example 3.
【図１４】 関連技術例４のブロック図FIG. 14 is a block diagram of Related Art Example 4.
【図１５】 関連技術例４のフローチャートFIG. 15 is a flowchart of Related Art Example 4.
【図１６】 関連技術例５のブロック図FIG. 16 is a block diagram of a related technology example 5.
【図１７】 関連技術例５のフローチャートFIG. 17 is a flowchart of Related Art Example 5.
１ カウンタ ２ レジスタ ４ ＣＰＵ ５ ディジタルコンパレータ １００１ 分周回路 1 counter 2 register 4 CPU 5 digital comparator 1001 frequency divider
Claims (4)
と、該カウンタと同じビット長のレジスタと、前記カウ
ンタと前記レジスタの対応する各ビットの値を比較し、
各ビットの値が全て一致したとき一致出力を出すコンパ
レータと、該コンパレータの一致出力の都度、当該装置
の出力信号の状態を反転させる出力反転手段と、前記コ
ンパレータの一致出力の都度、ＣＰＵにより所要の手続
を実行し所要データを決定するデータ決定手段と、前記
レジスタに前記所要データを設定する設定手段とを備え
た信号波形生成装置であって、前記ＣＰＵに供給される
原クロックを分周して前記クロックパルスを生成するク
ロックパルス生成手段を備えたことを特徴とする信号波
形生成装置。1. A counter for counting clock pulses, a register having the same bit length as the counter, and a value of each bit corresponding to the counter and the register are compared,
Required by the comparator that outputs a coincidence output when all the bit values coincide, an output inverting means that inverts the state of the output signal of the device every time the coincidence output of the comparator occurs, and a CPU every time the coincidence output of the comparator occurs. A signal waveform generation device comprising data determining means for executing the procedure of (1) to determine required data and setting means for setting the required data in the register, wherein an original clock supplied to the CPU is divided. And a clock pulse generating means for generating the clock pulse.
と、該カウンタと同じビット長のレジスタと、当該装置
の複数出力信号に対応する複数の所要データを前記クロ
ックパルスの１周期中に時分割で前記レジスタに順次設
定する設定手段と、前記カウンタと前記レジスタの対応
する各ビットの値を比較し、各ビットの値が全て一致し
たとき一致出力を出すコンパレータと、当該装置の複数
出力信号のうち、前記コンパレータが一致出力を出した
ときの前記レジスタの所要データにかかる信号に対応す
る出力信号の状態を反転する出力反転手段と、前記コン
パレータの一致出力の都度、ＣＰＵにより所要の手続を
実行し、該一致出力にかかる前記所要データについての
新たなデータを決定するデータ決定手段とを備えた信号
波形生成装置であって、前記ＣＰＵに供給される原クロ
ックを分周して前記クロックパルスを生成するクロック
パルス生成手段を備えたことを特徴とする信号波形生成
装置。2. A counter for counting clock pulses, a register having the same bit length as the counter, and a plurality of required data corresponding to a plurality of output signals of the device in a time division manner during one cycle of the clock pulse. Of the plurality of output signals of the device, a setting means for sequentially setting to, a comparator that compares the values of the corresponding bits of the counter and the register, and outputs a coincidence output when all the values of the bits match. Output inversion means for inverting the state of the output signal corresponding to the signal relating to the required data of the register when the comparator outputs a coincidence output, and for each coincidence output of the comparator, the required procedure is executed by the CPU, A signal waveform generation device comprising: data determining means for determining new data for the required data for coincidence output. And a clock pulse generation means for dividing the original clock supplied to the CPU to generate the clock pulse.
ューティおよび／または周波数可変可能な当該装置の新
たな出力信号を生成する出力信号生成手段を更に備えた
ことを特徴とする請求項１または請求項２記載の信号波
形生成装置。3. The output signal generating means for generating a new output signal of the device whose duty and / or frequency can be changed by using the clock pulse generating means, further comprising: Item 2. The signal waveform generator according to item 2.
応じて、その新たな出力信号のデューティおよび／また
は周波数が可変されるものであることを特徴とする請求
項３記載の信号波形生成装置。4. The signal waveform generation according to claim 3, wherein the output signal generation means is capable of varying the duty and / or frequency of the new output signal according to the information of the external circuit. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231255A JPH0575403A (en) | 1991-09-11 | 1991-09-11 | Signal waveform generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231255A JPH0575403A (en) | 1991-09-11 | 1991-09-11 | Signal waveform generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575403A true JPH0575403A (en) | 1993-03-26 |
Family
ID=16920752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231255A Withdrawn JPH0575403A (en) | 1991-09-11 | 1991-09-11 | Signal waveform generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575403A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2515688A (en) * | 2012-04-30 | 2014-12-31 | Caterpillar Inc | Internal combustion engine having valve lifter assembly with misalignment limiting key pin |
-
1991
- 1991-09-11 JP JP3231255A patent/JPH0575403A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2515688A (en) * | 2012-04-30 | 2014-12-31 | Caterpillar Inc | Internal combustion engine having valve lifter assembly with misalignment limiting key pin |
| GB2515688B (en) * | 2012-04-30 | 2019-02-06 | Caterpillar Inc | Internal combustion engine having valve lifter assembly with misalignment limiting key pin |
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