JPH0573031B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マイクロプログラムに従つて楽音
波形信号の生成処理を行う信号処理装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a signal processing device that generates a musical waveform signal according to a microprogram.

〔発明の背景〕[Background of the invention]

従来より、デイジタル技術によつて各種信号処
理を行う装置が開発されている。例えば電子楽器
のような信号処理装置も、デイジタル回路により
楽音信号を得るようにしたものが多くある。しか
るに、従来の電子楽器においては、夫々の機能毎
に夫々の固有の処理を行う回路を設けるのが一般
的である。 2. Description of the Related Art Conventionally, devices that perform various types of signal processing using digital technology have been developed. For example, many signal processing devices such as electronic musical instruments obtain musical tone signals using digital circuits. However, in conventional electronic musical instruments, it is common to provide circuits that perform unique processing for each function.

即ち、例えば楽音波形信号を生成するために
は、波形のアドレスを指定するアドレス指定回
路、波形メモリから読出された波形情報に対しエ
ンベロープを付加するためのエンベロープ制御回
路、複数楽音を同時に発生するために各チヤンネ
ルから発生された波形情報を累算した後、アナロ
グ信号に変換するための累算回路などは、個別の
構成としなければならなかつた。 That is, for example, in order to generate a musical waveform signal, there is an addressing circuit that specifies the address of the waveform, an envelope control circuit that adds an envelope to the waveform information read from the waveform memory, and a circuit that generates multiple musical tones at the same time. The accumulation circuit for accumulating the waveform information generated from each channel and then converting it into an analog signal had to be constructed separately.

このような従来技術によれば、複雑な波形生成
処理を実行するためには、ハードウエアが莫大な
ものとなり、しかも専用の処理しかできない汎用
性に欠くものであつた。 According to such conventional techniques, in order to execute complicated waveform generation processing, the amount of hardware required is enormous, and moreover, it lacks versatility as it can only perform specialized processing.

そこで例えば、信号処理装置としての電子楽器
の場合、楽音信号を生成するための楽音波形を生
成する処理やエンベロープを付加する処理などを
夫々個別の回路を設けずに、同一の演算回路を用
いて、予め記憶されたデータとマイクロプログラ
ムに従つて繰り返し演算することが考えられてい
るが、変化の速い楽音信号を生成するにはこれら
各処理は極めて短時間で行わねば、楽音信号の変
化に追従できなくなる。 For example, in the case of an electronic musical instrument as a signal processing device, processes such as generating a musical sound waveform and adding an envelope to generate a musical sound signal can be performed using the same arithmetic circuit instead of providing separate circuits. It has been proposed to repeatedly perform calculations according to pre-stored data and a microprogram, but in order to generate fast-changing musical tone signals, each of these processes must be performed in an extremely short time, and it is difficult to follow the changes in the musical tone signal. become unable.

逆に楽音信号の各処理のうち、例えばエンベロ
ープ付加処理などは楽音波形生成処理と比べて変
化がゆつくりであるため、他の処理が複数回実行
される間に１回実行するだけでよく、楽音波形生
成処理と同一の周期で処理を実行すれば無駄な処
理が多くなつて全体の演算時間が長くなつてしま
う問題があつた。 On the other hand, among various processes for musical tone signals, for example, envelope addition processing changes more slowly than musical waveform generation processing, so it only needs to be executed once while other processes are executed multiple times. If the processing is executed at the same cycle as the tone waveform generation processing, there is a problem in that there will be a lot of unnecessary processing and the overall calculation time will become longer.

この問題を解決する方法のひとつとして、この
エンベロープ付加処理と楽音波形生成処理とをイ
ンターラプト処理ルーチンとし、夫々異なる周期
のインターラプトクロツクで実行を開始させる方
式が考えられる。しかしながら、こうしたインタ
ーラプト処理ルーチンを読み出すためにアドレス
制御を行うための構成が複雑になるばかりでな
く、メイン処理ルーチンで実行される処理がイン
ターラプトクロツクの発生毎に中断されるため、
処理時間がインターラプトの周期によつて変動す
るという問題があつた。 One possible solution to this problem is to use the envelope addition process and the musical waveform generation process as interrupt process routines, and to start their execution at interrupt clocks of different cycles. However, not only does the configuration for performing address control to read out such an interrupt processing routine become complicated, but also the processing executed by the main processing routine is interrupted every time an interrupt clock occurs.
There was a problem that the processing time varied depending on the interrupt cycle.

〔発明の目的〕[Purpose of the invention]

本発明は、上記事情に鑑みてなされたものであ
り、簡単なハードウエア構成で、無駄な処理を行
うことのない信号処理装置を提供することにあ
る。 The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a signal processing device that has a simple hardware configuration and does not perform unnecessary processing.

〔発明の要点〕[Key points of the invention]

本発明は、複数種の処理を所定の順序でかつ各
処理が異なる繰り返し間隔をもつて配置されたマ
イクロプログラムを記憶したプログラムメモリ手
段を有し、このプログラムメモリ手段を最初から
順次時分割に読み出すことにより、各処理に対応
する一連の演算命令を夫々異なる周期で出力し、
この一連の演算命令を複数の演算手段の演算を組
み合わせて実行するようにしたことを特徴とす
る。 The present invention has a program memory means that stores a microprogram in which a plurality of types of processing are arranged in a predetermined order and each process has a different repetition interval, and the program memory means is read out sequentially from the beginning in a time-sharing manner. By doing this, a series of arithmetic instructions corresponding to each process are output at different cycles,
The present invention is characterized in that this series of arithmetic instructions is executed by combining arithmetic operations of a plurality of arithmetic means.

〔実施例〕〔Example〕

以下図面を参照して、本発明の一実施例を説明
する。 An embodiment of the present invention will be described below with reference to the drawings.

第１図は、その実施例の回路構成を示すもので
ある。この実施例の回路が実行する処理を機能毎
にまとめて等価的に図式化すると第２図の如くな
る。従つて、本実施例の回路構成を詳細に説明す
るに先だち、第２図の機能ブロツク図の説明す
る。 FIG. 1 shows the circuit configuration of this embodiment. When the processing executed by the circuit of this embodiment is summarized by function and equivalently diagrammed, it becomes as shown in FIG. Therefore, before explaining the circuit configuration of this embodiment in detail, the functional block diagram of FIG. 2 will be explained.

＜機能ブロツク＞ 第２図中、符号１は、図示しないマイクロプロ
セツサとのインターフエース回路であり、マイク
ロプロセツサとはデータバスDBを介して接続さ
れている。<Functional Block> In FIG. 2, reference numeral 1 is an interface circuit with a microprocessor (not shown), and is connected to the microprocessor via a data bus DB.

このインターフエース回路１を介して、ピツチ
エンベロープジエネレータ２には、ピツチエンベ
ロープを発生するための情報FRRとFRSとが与
えられる。 Via this interface circuit 1, the pitch envelope generator 2 is given information FRR and FRS for generating pitch envelopes.

即ち、ピツチエンベロープジエネレータ２は、
情報FRRで指定される傾きをもつ信号を、最終
値即ち情報FRSまで徐々に発生する。その現在
値の情報を以下FRCと称する。従つて、このピ
ツチエンベロープジエネレータ２は、１回の演算
で、FRC←FRC＋FRRを行い、FRCがFRSと一
致あるいはそれを越えると、インタラプト信号
INTを発生して、次の情報FRR，FRSをセツト
するよう上記マイクロプロセツサに指令する。 That is, the pitch envelope generator 2 is
A signal having a slope specified by the information FRR is gradually generated up to the final value, that is, the information FRS. Information on the current value is hereinafter referred to as FRC. Therefore, this pitch envelope generator 2 performs FRC←FRC+FRR in one operation, and when FRC matches or exceeds FRS, an interrupt signal is generated.
Generates INT and instructs the microprocessor mentioned above to set the next information FRR and FRS.

その結果、ピツチエンベロープジエネレータ２
は、折れ線のピツチエンベロープ信号を発生す
る。第３図は、その状態を示す。 As a result, Pitzi Envelope Generator 2
generates a polygonal pitch envelope signal. FIG. 3 shows the situation.

図中３は、加算器で、上記ピツチエンベロープ
ジエネレータ２の出力FRCと、情報FCとを加算
する。情報FCは、出力楽音のピツチの中心値を
決定するもので、仮に、ピツチエンベロープジエ
ネレータ２の出力FRCがゼロならば、このFCで
指定される音高の楽音が定常的に発生することに
なる。 3 in the figure is an adder that adds the output FRC of the pitch envelope generator 2 and the information FC. The information FC determines the center value of the pitch of the output musical tone. If the output FRC of the pitch envelope generator 2 is zero, a musical tone with the pitch specified by this FC will be generated steadily. Become.

そして、この加算器３の出力は、指数変換
ROM４に与えられ、周波数情報FIに変換され
る。即ち、情報FCあるいはFRCは、セント比例
の情報であり、それをヘルツ単位の実際の周波数
を指定する情報とする。 Then, the output of this adder 3 is converted into an exponential
It is given to the ROM 4 and converted into frequency information FI. That is, the information FC or FRC is cent-proportional information, and is information specifying the actual frequency in hertz.

この指数変換ROM４には、更にノイズ情報
NOISEあるいは、FM変調のときは後述する出力
波形情報Ｏが、情報OSCとして入力する。 This index conversion ROM4 also contains noise information.
In the case of NOISE or FM modulation, output waveform information O, which will be described later, is input as information OSC.

従つて、この情報OSCによつて、更に周波数
が変調することになる。なお、指数変換ROM４
に与えられる２つの情報は内部で加算された後、
指数変換される。 Therefore, the frequency is further modulated by this information OSC. In addition, index conversion ROM4
After the two pieces of information given to are added internally,
Exponential conversion is performed.

そして、出力される周波数情報FIは、位相角
情報ジエネレータ５にて累算されて、位相角アド
レスを指定する位相角情報PAとなり、乗／除算
器６に供給される。 The output frequency information FI is accumulated by the phase angle information generator 5 to become phase angle information PA specifying a phase angle address, and is supplied to the multiplier/divider 6.

乗／除算器６には更に、高調波抑止回路７から
のモジユレーシヨン情報MODが供給される。即
ち、インターフエース回路１を介してウエーブエ
ンベロープジエネレータ８には、情報WRRと
WRSとが与えられる。この情報WRRは、エンベ
ロープ信号の傾きを指定し、情報WRSは最終値
を決定する。そして、このウエーブエンベロープ
ジエネレータ８からは、現在値を与える情報
WRCが出力する。 The multiplier/divider 6 is further supplied with modulation information MOD from a harmonic suppression circuit 7. That is, information WRR and information are sent to the wave envelope generator 8 via the interface circuit 1.
WRS is given. This information WRR specifies the slope of the envelope signal, and the information WRS determines the final value. Then, from this wave envelope generator 8, information giving the current value
WRC outputs.

即ち、ウエーブエンベロープジエネレータ８
は、１回の演算で、WRC←WRC＋WRRを実行
する。そして、情報WRCがWRSと一致又はそれ
を越えると、ウエーブエンベロープジエネレータ
８からインタラプト信号INTを発生し、次の情
報WRR，WRSをセツトするよう上記マイクロプ
ロセツサに指令する。この状態を、第４図に示
す。 That is, the wave envelope generator 8
executes WRC←WRC+WRR in one operation. When the information WRC matches or exceeds WRS, the wave envelope generator 8 generates an interrupt signal INT, instructing the microprocessor to set the next information WRR and WRS. This state is shown in FIG.

そして、このウエーブエンベロープジエネレー
タ８の出力情報WRCは、加算器９に、グロウル
ジエネレータ１０の出力する情報GLWとともに
与えられる。このグロウルジエネレータ１０は、
低周波信号発振器（LFO）の機能をもつており、
出力楽音の周波数に比べて十分低い周波数の信号
即ち情報GLWを発生する。 The output information WRC of the wave envelope generator 8 is then given to the adder 9 together with the information GLW output from the glow generator 10. This growl generator 10 is
It has a low frequency signal oscillator (LFO) function,
A signal, ie, information GLW, whose frequency is sufficiently lower than that of the output musical tone is generated.

そして、上記加算器９の出力が、基本的に波形
の高調波成分の含有率を決定する、つまり波形を
歪ませる程度を決定するものであるが、極度に波
形を歪ませるとスペクトルの折返し歪によるノイ
ズがでることになり、それを防止するために、周
波数情報FIでその上限を決定すべく、上記高調
波抑止回路７でその処理をして、モジユレーシヨ
ン情報MODとして、上記乗／除算器６に与えて
いる。なお、この高調波抑止回路７の詳細は、特
願昭58−251738号（発明の名称「電子楽音の高調
波制限方式」）にて開示してある。 The output of the adder 9 basically determines the content rate of harmonic components of the waveform, that is, the degree to which the waveform is distorted. However, if the waveform is extremely distorted, aliasing distortion of the spectrum occurs. In order to prevent this, the harmonic suppression circuit 7 processes the upper limit using the frequency information FI, and uses the multiplier/divider 6 as the modulation information MOD. is giving to The details of this harmonic suppression circuit 7 are disclosed in Japanese Patent Application No. 58-251738 (title of invention: ``Harmonic Limiting System for Electronic Musical Sounds'').

そして、乗／除算器６は、位相角情報PAをモ
ジユレーシヨン情報MODで除算あるいは双方の
情報を乗算することによつて、波形一周期におい
て、レートが変化する修正アドレス信号、あるい
は波形一周期において１周期を越えてアドレスを
指定する修正アドレス信号を発生するもので、位
相角定数PAが一定レートで繰返し変化するのに
対し、それを歪ませてあるいはそのレートを１よ
り大のレートとして変化する情報ANGを発生す
る。 Then, the multiplier/divider 6 divides the phase angle information PA by the modulation information MOD or multiplies both pieces of information to produce a modified address signal whose rate changes in one waveform period, or a modified address signal whose rate changes in one waveform period. Generates a modified address signal that specifies an address over a period of time, and the phase angle constant PA changes repeatedly at a constant rate. Information that distorts it or changes the rate at a rate greater than 1. Generates ANG.

なお、波形一周期において、レートが不均一と
なる修正アドレス信号で、例えば余弦波を記憶し
たメモリをアクセスすることによつて矩形波、鉅
歯状波を生成する技術を詳細に開示したものとし
て、特願昭57−221266号（発明の名称「波形発生
方式」）があり、波形一周期において１より大の
周期のアドレスを指定する修正アドレス信号で、
例えば余弦波を記憶したメモリをアクセスするこ
とにより、複数周期の波形を得、それに対して一
周期内で窓関数（包絡線信号）を更に乗算してレ
ゾナンス効果を得る技術を開示したものとして、
特願昭57−225582号（発明の名称「電子楽器の楽
音発生方式」）がある。 In addition, this article discloses in detail a technique for generating a rectangular wave or a serpentine wave by accessing a memory that stores a cosine wave, for example, with a modified address signal whose rate is non-uniform in one waveform period. , Patent Application No. 57-221266 (invention title: "Waveform generation method") is a modified address signal that specifies an address with a period greater than 1 in one waveform period.
For example, by accessing a memory that stores cosine waves, a multi-cycle waveform is obtained, and the waveform is further multiplied by a window function (envelope signal) within one cycle to obtain a resonance effect.
There is a Japanese Patent Application No. 57-225582 (title of the invention: ``Method for generating musical sounds for electronic musical instruments'').

そして、この乗／除算器６から出力する情報
ANGは、ウエーブジエネレータ１１に与えられ
波形情報Ｗを発生し、乗算器１２に送出される。 The information output from this multiplier/divider 6
ANG is applied to a wave generator 11 to generate waveform information W, which is sent to a multiplier 12.

乗算器１２は、通常状態では、入力波形信号を
窓関数信号を１として乗算して出力する、換言す
れば、入力信号を何も変更することなく出力信号
とするものであり、上述したようにレゾナンス効
果時には、所定の波形を１周期毎に繰返しとる窓
関数を入力波形信号に乗算して出力するものであ
る。更に、リング変調効果時には、他のチヤンネ
ルの最終出力波形信号を、当該チヤンネルの波形
信号に乗算する機能をもつ。 In the normal state, the multiplier 12 multiplies the input waveform signal by 1 by the window function signal and outputs the result. In other words, the multiplier 12 outputs the result without changing the input signal in any way, as described above. At the time of the resonance effect, the input waveform signal is multiplied by a window function that repeatedly takes a predetermined waveform every cycle and is output. Furthermore, during the ring modulation effect, it has a function of multiplying the waveform signal of the channel by the final output waveform signal of another channel.

即ち、この乗算器１２は、上記波形情報Ｗのほ
か、窓関数情報Ｆが、位相角情報ジエネレータ５
から、最終波形情報Ｏが乗算器１３から選択的に
与えられるようになる。 That is, in this multiplier 12, in addition to the waveform information W, the window function information F is transmitted to the phase angle information generator 5.
, the final waveform information O is selectively given from the multiplier 13.

この乗算器１２において、如何なる演算をとら
せるのか、例えばどのような窓関数情報Ｆを波形
情報Ｗに乗算するのかを指定するのが、波形指定
回路１４であり、また、この波形指定回路１４は
乗／除算器６において実行する演算形式を変更し
て出力波形を指定する機能も有し、情報WAVを
出力する。この波形指定回路１４には、マイクロ
プロセツサの信号がインターフエース回路１を介
して、音色、効果を指定する信号が予めセツトさ
れる。 In this multiplier 12, the waveform designation circuit 14 designates what kind of operation is to be performed, for example, what kind of window function information F is to be multiplied by the waveform information W. It also has a function of specifying an output waveform by changing the arithmetic format executed in the multiplier/divider 6, and outputs information WAV. In this waveform designation circuit 14, a signal from the microprocessor is passed through the interface circuit 1, and a signal for designating the tone color and effect is preset.

第２図中、符号１５は振幅エンベロープジエネ
レータであり、音量を決定するエンベロープ信号
を発生するもので、インターフエース回路１を介
して、情報ARR，ARSがマイクロプロセツサか
ら与えられる。 In FIG. 2, reference numeral 15 is an amplitude envelope generator, which generates an envelope signal that determines the volume. Information ARR and ARS are given from the microprocessor via the interface circuit 1.

即ち、この振幅エンベロープジエネレータ１５
は、上述したピツチエンベロープジエネレータ２
やウエーブエンベロープジエネレータ８と同様
に、１度の演算で、ARC←ARC＋ARRを実行す
る。そして、情報ARCが情報ARSと一致または
それを越えると、振幅エンベロープジエネレータ
１５からインタラプト信号INTを発生し、次に
情報ARR，ARSをセツトするようマイクロプロ
セツサに指示する。この状態を、第５図に示す。 That is, this amplitude envelope generator 15
is the above-mentioned Pitzi envelope generator 2
Similarly to the Wave Envelope Generator 8, ARC←ARC+ARR is executed in one operation. When the information ARC matches or exceeds the information ARS, the amplitude envelope generator 15 generates an interrupt signal INT, which instructs the microprocessor to set the information ARR and ARS. This state is shown in FIG.

そして、振幅エンベロープジエネレータ１５
は、加算器１６に情報ARCを送出する。 And the amplitude envelope generator 15
sends information ARC to adder 16.

またこの加算器１６には、トレモロジエネレー
タ１７から情報TRMが供給される。即ち、この
トレモロジエネレータ１７は、上記グロウルジエ
ネレータ１０と同様、低周波数信号を発生する低
周波発振器（LFO）の機能を有しており、時間
と共に振幅レベルが繰返し変化するいるゆるトレ
モロ効果を得るための信号を発生する機能を有す
る。 Information TRM is also supplied to this adder 16 from a tremology generator 17 . That is, like the growl generator 10 described above, this tremolo generator 17 has the function of a low frequency oscillator (LFO) that generates a low frequency signal, and produces a tremolo effect in which the amplitude level repeatedly changes over time. It has the function of generating signals to obtain signals.

そして、上記加算器１６は、情報ARCと情報
TRMを加算した後、指数変換ROM１８に与え
られる。この指数変換ROM１８は、直線／指数
関数変換を行うもので、この指数変換ROM１８
は、指数関数変換されたエンベロープ情報、即ち
情報AREを出力し、上記乗算器１３に与える。 Then, the adder 16 adds the information ARC and the information
After adding the TRM, it is applied to the exponent conversion ROM 18. This exponential conversion ROM 18 performs linear/exponential function conversion.
outputs the exponentially transformed envelope information, that is, the information ARE, and supplies it to the multiplier 13.

乗算器１３は、乗算器１２の出力情報WFと、
指数変換ROM１８の出力情報AREとを乗算し、
その出力情報Ｏを、最終段の累算器１９に与え
る。 The multiplier 13 receives the output information WF of the multiplier 12,
Multiply by the output information ARE of the index conversion ROM 18,
The output information O is given to the accumulator 19 at the final stage.

即ち、上述した本実施例の機能ブロツク回路に
あつては、例えば、８チヤンネルの時分割処理が
実現でき、上記位相角情報ジエネレータ５、ピツ
チエンベロープジエネレータ２、ウエーブエンベ
ロープジエネレータ８、振幅エンベロープジエネ
レータ１５は夫々８チヤンネルの時分割動作を
し、その結果得られる出力波形情報Ｏは、最大８
チヤンネル分あり、それを累算して最終出力情報
OSMを累算器１９は発生し、最終出力DOUTと
する。 That is, in the functional block circuit of the present embodiment described above, for example, time division processing of eight channels can be realized, and the phase angle information generator 5, the pitch envelope generator 2, the wave envelope generator 8, and the amplitude envelope generator Each of the generators 15 performs time-division operation for 8 channels, and the output waveform information O obtained as a result is a maximum of 8 channels.
There are channels, which are accumulated to produce the final output information.
The accumulator 19 generates OSM and takes it as the final output DOUT.

さて、この第２図に示した機能ブロツクの処理
のうち主たる処理の信号変化をまとめると第６図
の如くなる。 Now, FIG. 6 shows a summary of the signal changes of the main processes among the processes of the functional blocks shown in FIG.

即ち、第２図に示した各ブロツクのうち、全て
が同じ頻度で処理を実行するのではなく、ピツチ
エンベロープジエネレータ２の処理のレートを
5Kレートとすれば、ウエーブエンベロープジエ
ネレータ８の処理は10Kレートとなり、振幅エン
ベロープジエネレータ１５の処理は、20Kレート
となり、波形を生成するために動作する位相角情
報ジエネレータ５、乗／除算器６、乗算器１２，
１３等の処理は40Kレートとなる。 That is, among the blocks shown in FIG. 2, all of them do not execute processing at the same frequency, but the processing rate of the pitch envelope generator 2 is
If the rate is 5K, the processing by the wave envelope generator 8 is at a 10K rate, the processing by the amplitude envelope generator 15 is at a 20K rate, and the phase angle information generator 5 and multiplier/divider 6 operate to generate a waveform. , multiplier 12,
13th class processing will be at 40K rate.

従つて、波形生成処理を８回行うときに、振幅
エンベロープ処理は４回、ウエーブエンベロープ
処理は２回、ピツチエンベロープ処理は１回行え
ばよい。 Therefore, when performing waveform generation processing eight times, amplitude envelope processing only needs to be performed four times, wave envelope processing twice, and pitch envelope processing once.

第１図の実施例は、第２図の機能ブロツクの
夫々の処理を、第６図のようにマイクロプログラ
ムに従つて演算実行するように変換し、これを効
率的に実行するような回路構成をとることにより
実現されたものである。なお、この第６図の説明
は後述する。 The embodiment shown in FIG. 1 has a circuit configuration that converts the processing of each of the functional blocks shown in FIG. 2 to perform calculations according to a microprogram as shown in FIG. This was realized by taking the following. Note that the explanation of FIG. 6 will be given later.

＜実施例の構成＞ 以下、第１図の構成を説明する。この第１図に
おいては、演算処理回路ALU１，ALU２を中心
とする回路群と、更にその他の回路群に分けるこ
とができる。<Configuration of Example> The configuration shown in FIG. 1 will be described below. In FIG. 1, the circuit can be divided into a circuit group centered on the arithmetic processing circuits ALU1 and ALU2, and other circuit groups.

演算処理回路ALU１には、DRAM２１と
SRAM２２が接続される。即ち、このDRAM２
１の内容は、クロツクφ_Dにて読込がなされるラ
ツチ２３に記憶され、SRAM２２の内容は、ク
ロツクφ_Sにて読込がなされるラツチ２４に記憶さ
れる。そして、ラツチ２３の出力はゲートg₁を介
して演算処理回路ALU１のＡ入力端に入力する。
また、演算処理回路ALU１のＡ入力端にはゲー
トg₂を介してバスABが接続される。 The arithmetic processing circuit ALU1 includes DRAM21 and
SRAM22 is connected. That is, this DRAM2
The contents of SRAM 22 are stored in latch 23, which is read on clock _φD , and the contents of SRAM 22 are stored in latch 24, which is read on clock _φS . The output of the latch 23 is input to the A input terminal of the arithmetic processing circuit ALU1 via the gate _g1 .
Furthermore, a bus AB is connected to the A input terminal of the arithmetic processing circuit ALU1 via a gate _g2 .

また、ラツチ２４の出力は、演算回路ALU１
のＢ入力端に入力すると共に、クロツクφ_Cで読
込動作するラツチ２５に与えられ、ゲートg³を介
し更にゲートg⁴を介して、DRAM２１に供給さ
れ、またゲートg³，g⁵を介してバスABに接続さ
れる。 Furthermore, the output of the latch 24 is the arithmetic circuit ALU1.
It is input to the B input terminal of the circuit, and is also applied to the latch 25 which performs a read operation with the clock φ _C , and is supplied to the DRAM 21 through the gate g ³ and further through the gate g ⁴ , and also through the gates g ³ and g ⁵ . Connected to bus AB.

演算処理回路ALU１のＯ出力端からの出力は
ゲートg⁶を介してクロツクφA₁で読込動作するラ
ツチ（Acc）２６に印加される。また、ラツチ２
４の出力はゲートg⁷を介して、このラツチ２６に
も供給される。そして、このラツチ２６は上記バ
スABに接続される。 The output from the O output terminal of the arithmetic processing circuit ALU1 is applied via a gate ^g6 to a latch (Acc) ₂₆ which performs a read operation with a clock φA1. Also, latch 2
The output of 4 is also supplied to this latch ²⁶ via gate g7. This latch 26 is then connected to the bus AB.

また、上記ラツチ２３の出力はゲートGJを介
してバスEBに接続される。このバスEBには、更
にゲートGKが接続されており、クロツクφE₂で
読込動作をするラツチ２７の出力が供給される。 Further, the output of the latch 23 is connected to the bus EB via the gate GJ. A gate GK is further connected to this bus EB, and is supplied with the output of a latch 27 which performs a read operation with a clock _φE2 .

更に、ラツチ２７の出力はゲートg⁸を介して
SRAM２２の入力端に与えられる。このSRAM
２２には、バスOBがゲートg⁹を介して接続され、
また上記DRAMにもこのバスOBがゲートg¹⁰を
介して接続される。そして、上記演算処理回路
ALU１からは、演算結果が所定条件を満足する
ことを検出すると、インタラプト信号INTが出
力し、図示しないマイクロプロセツサに供給され
る。 Furthermore, the output of latch 27 is passed through gate ^g8 .
It is given to the input terminal of SRAM22. This SRAM
22, the bus OB is connected via gate ^g9 ,
This bus OB is also connected to the DRAM via gate ^g10 . And the above arithmetic processing circuit
When it is detected that the calculation result satisfies a predetermined condition, the ALU 1 outputs an interrupt signal INT, which is supplied to a microprocessor (not shown).

上記ラツチ２７には、指数変換ROM２８の出
力に従い、更に補間処理を実行する乗算器（内部
に加算器を含む）２９の出力が印加される。この
乗算器２９のＡ入力端には、ゲートg¹¹を介して
与えられるラツチ２３の出力か、あるいはゲート
g¹²を介して与えられるバスABの出力が供給さ
れ、乗算器２９のＢ入力端にはバスPBの出力が
供給される。 In accordance with the output of the exponent conversion ROM 28, the output of a multiplier (internally including an adder) 29 for performing interpolation processing is applied to the latch 27. The A input terminal of this multiplier 29 is either the output of the latch 23 applied via the gate ^g11 or the gate
The output of the bus AB given via ^g12 is supplied, and the B input of the multiplier 29 is supplied with the output of the bus PB.

そして、また上記バスABの出力はゲートg¹³を
介し、更にゲートg¹⁴を介して、上記ゲートg⁸あ
るいはゲートGKに接続される。また、ゲート
g¹³，g¹⁴は、ゲートg¹⁵に接続される。 Then, the output of the bus AB is connected to the gate ^g8 or the gate GK via the gate ^g13 and further via the gate ^g14 . Also, the gate
g ¹³ and g ¹⁴ are connected to gate g ¹⁵ .

上記バスABへのラツチ２６出力は、ラツチ３
０にクロツクφ_Nで読込まれる。このラツチ３０
には、周波数情報を累算して得られる位相角情報
がラツチされるもので、その出力は、出力波形の
形状に応じて異なるゲート制御がなされるゲート
３１に供給されると共に、コンパレータ３２に供
給される。そして、このコンパレータ３２の出力
は、上記ゲート３１に与えられると共にゲート３
３にも供給される。即ち、このゲート３３は、ラ
ツチ３４にクロツクφ_Mで記憶されるモジユレー
シヨン情報を適宜ゲート制御して、乗／除算器３
５に供給する。 The latch 26 output to the above bus AB is the latch 3
0 with the clock _φN . This latch 30
, phase angle information obtained by accumulating frequency information is latched, and its output is supplied to a gate 31 that performs gate control differently depending on the shape of the output waveform, and is also supplied to a comparator 32. Supplied. The output of this comparator 32 is given to the gate 31 and also to the gate 31.
3 is also supplied. That is, this gate 33 appropriately gate-controls the modulation information stored in the latch 34 by the clock φ _M , and outputs the modulation information to the multiplier/divider 3.
Supply to 5.

乗／除算器３５では、ゲート３１を介して与え
られる位相角情報を、ゲート３３を介して与えら
れるモジユレーシヨン情報にて除算するか、ある
いは両情報を乗算して、ラツチ３６に記憶させ
る。このラツチ３６は、クロツクφw₁にて読込動
作をする。 Multiplier/divider 35 divides the phase angle information provided via gate 31 by the modulation information provided via gate 33, or multiplies both information and stores the result in latch 36. This latch 36 performs a read operation on clock _φw1 .

そして、このラツチ３６の出力は、例えば余弦
波の情報を記憶するROM３７に与えられ、波形
情報をアクセスし、補間用の乗算器（内部に加算
器を含む）３８を介して、ラツチ３９にクロツク
φw₂でストアされる。 The output of this latch 36 is then given to a ROM 37 that stores, for example, cosine wave information, accesses the waveform information, and sends a clock signal to a latch 39 via an interpolation multiplier (internally including an adder) 38. Stored in φw ₂ .

ラツチ３９の出力は、ゲートg¹⁶を介してブー
のアルゴリズムによる乗算器４０のＸ入力端に供
給される。またこの乗算器４０のＹ入力端には、
クロツクφw₃にて読込動作がなされるラツチ４１
の出力がゲートg¹⁷を介して、またラツチ２６の
出力がゲートg¹⁸を介して与えられ、その乗算結
果はＺ入力端から出力し、ラツチ４２にクロツク
φw₃にて読込まれる。そして、このラツチ４２の
出力は、クロツクφw₃の発生によりラツチ４１に
供給記憶され、またラツチ４３にクロツクφ_Uに
て読込まれる。 The output of latch 39 is applied via gate ^g16 to the X input of a multiplier 40 according to Bou's algorithm. Moreover, at the Y input terminal of this multiplier 40,
Latch 41 whose reading operation is performed at clock _φw3
The output of latch ²⁶ is applied through gate g17, and the output of latch 26 is applied through gate ^g18 , and the multiplication result is output from the Z input and read into latch 42 at clock _φw3 . The output of this latch 42 is supplied to and stored in latch 41 upon generation of clock _φw3 , and read into latch 43 at clock _φU .

そして、このラツチ４３の出力は、ゲートGL
を介して、バスEBと接続されるほか、ゲートg¹⁹
を介して、ゲートg¹⁵，g¹³，g¹⁴とも接続される。 The output of this latch 43 is the gate GL
In addition to being connected to the bus EB via the gate G ¹⁹
It is also connected to gates g ¹⁵ , g ¹³ , and g ¹⁴ via .

上記ゲートGLからの出力は、演算処理回路
ALU２のＡ入力端にも供給される。この演算処
理回路ALU２のＢ入力端には、PRAM４５の出
力がラツチ４６を介して与えられる。このラツチ
４６には読込クロツクφ_Pが与えられる。そして、
このラツチ４６の出力は、更にクロツクφ_Lにて
読込動作をするラツチ４７にも供給される。この
ラツチ４７の出力はゲートg²⁰を介して、ラツチ
４８にクロツクφ_TRでラツチされる。また、演算
処理回路ALU２のＯ出力端からはゲートg²⁰を介
してラツチ（Acc）４９にクロツクφ_A2で読込ま
れる。 The output from the gate GL above is the arithmetic processing circuit
It is also supplied to the A input terminal of ALU2. The output of the PRAM 45 is applied via a latch 46 to the B input terminal of the arithmetic processing circuit ALU2. This latch 46 is provided with a read clock _φP . and,
The output of this latch 46 is also supplied to a latch 47 which performs a read operation on clock _.phi.L . The output of latch 47 is latched via gate ^g20 into latch 48 by clock _φTR . Further, the signal is read from the O output terminal of the arithmetic processing circuit ALU2 into the latch (Acc) 49 via the gate ^g20 using the clock _φA2 .

また、このラツチ４９には、ノイズジエネレー
タ４４の出力がゲートg²¹を介し、更にゲートg²²
を介して与えられる。またゲートg²⁰を介して出
力される信号は、ゲートg²³を介して演算処理回
路ALU２のＢ入力端にも入力される。 Further, the output of the noise generator 44 is connected to this latch 49 via a gate ^g21 , and further to a gate ^g22.
given through. Further, the signal outputted via the gate ^g20 is also inputted to the B input terminal of the arithmetic processing circuit ALU2 via the gate ^g23 .

そして、上記ラツチ４９の出力は、DA変換器
（図示せず）に最終出力を与えるラツチ５０にク
ロツクφ₀にて読込まれると共に、バスPBにも与
えられ、ゲートg²⁴にも与えられる。またゲート
g¹⁴，g¹⁹にも与えられる。 The output of the latch 49 is then read into a latch 50 which provides a final output to a DA converter (not shown) at the clock φ ₀ , and is also applied to the bus PB and to the gate g ²⁴ . Also the gate
Also given to g ¹⁴ and g ¹⁹ .

そして、このラツチ４９の出力は、ゲートg²⁵
を介してラツチ４８に供給されるほか、ゲート
g²⁶を介してPRAM４５にも記憶される。更にゲ
ートg²⁷を介してラツチ４８に記憶された内容が、
ゲートg²⁵，g²⁶にも与えられる。そして、上記
PRAMには、バスOBを介して供給される信号が
ゲートg²⁸介し供給される。 The output of this latch 49 is gate g ²⁵
In addition to being supplied to the latch 48 via the gate
It is also stored in the PRAM 45 via ^g26 . Further, the contents stored in latch 48 via gate ^g27 are
Also given to gates g ²⁵ and g ²⁶ . And above
The signal supplied via the bus OB is supplied to the PRAM via the gate ^g28 .

第１図中符号５１はインターフエース回路であ
り、マイクロプロセツサから供給されるデータは
ゲートg³⁰を介してバスOBに出力される。そし
て、また、各種コントロール信号は、インストラ
クシヨンデコーダ５２にも供給される。そして、
この第１図の回路の動作を所定の順序（シーケン
ス）で制御するために、プログラムカウンタ５３
があり、後述するように、このプログラムカウン
タ５３の上位カウンタは00〜1Fまでの32ステツ
プをとるようになつていて、この32ステツプの処
理で基本的な演算ルーチンがおわる。 Reference numeral 51 in FIG. 1 is an interface circuit, and data supplied from the microprocessor is outputted to the bus OB via gate ^g30 . The various control signals are also supplied to the instruction decoder 52. and,
In order to control the operation of the circuit shown in FIG. 1 in a predetermined order (sequence), the program counter 53
As will be described later, the upper counter of the program counter 53 takes 32 steps from 00 to 1F, and the basic arithmetic routine ends with the processing of these 32 steps.

このプログラムカウンタ５３には中位カウンタ
として14進のカウンタがあり、下位カウンタとし
て中位カウンタの２倍のレートのカウンタ（28
進）がある。 This program counter 53 has a hexadecimal counter as a middle counter, and a counter with a rate twice that of the middle counter (28
There is a

そして、これらのプログラムカウンタ５３の出
力は、ROM５４に与えられて、種々のマイクロ
インストラクシヨンコードが読出され、それを、
上記インストラクシヨンデコーダ５２に与えて
個々の指令、各ゲートg¹〜g³⁰，GJ，GK，GLの
開閉指令、RAMに対するアドレス指定等のイン
ストラクシヨン信号を出力するようになつてい
る。 The outputs of these program counters 53 are given to the ROM 54, where various microinstruction codes are read out and
The instruction decoder 52 is provided with instruction signals such as individual commands, opening/closing commands for gates ^g1 to ^g30 , GJ, GK, and GL, and address designation for the RAM.

なお、この第１図の回路構成において、第２図
の機能ブロツク図のうち、指数変換ROM４と指
数変換ROM１８とは、この第１図の指数変換
ROM２８、乗算器２９に相当する。後述するよ
うに、第１図では１つの回路を用いて、周波数変
換、エンベロープの指数変換の双方の機能を実現
するようになり、ハードウエアの節約をはかつて
いる。 In the circuit configuration shown in FIG. 1, the index conversion ROM 4 and the index conversion ROM 18 in the functional block diagram shown in FIG.
This corresponds to the ROM 28 and the multiplier 29. As will be described later, in FIG. 1, one circuit is used to realize both the functions of frequency conversion and envelope index conversion, thereby saving hardware.

また同様に、第２図の乗／除算器６は、第１図
の符号３０〜３６の回路に相当し、第２図のウエ
ーブジエネレータ１１は、第１図の符号３７，３
８，３９の回路に相当する。 Similarly, the multiplier/divider 6 in FIG. 2 corresponds to circuits 30 to 36 in FIG. 1, and the wave generator 11 in FIG. 2 corresponds to circuits 37 and 3 in FIG.
This corresponds to 8.39 circuits.

そして、第２図では、乗算器１２と乗算器１３
を別個の構成としたが、第１図では、ブースのア
ルゴリズムによる乗算器４０を時分割的に２回の
演算を１つの波形演算に対して行うようにしたも
のであり、この点でもハードウエアの低減をはか
つている。 In FIG. 2, multiplier 12 and multiplier 13
However, in FIG. 1, the multiplier 40 based on the Booth's algorithm is configured to time-divisionally perform two operations for one waveform operation, and in this respect, the hardware is We are working to reduce this.

その他の機能ブロツクは、演算処理回路ALU
１と演算処理回路ALU２とを中心とする回路に
よつて実現されており、その詳細な対応関係は後
に説明するとおりである。 Other functional blocks are the arithmetic processing circuit ALU
1 and an arithmetic processing circuit ALU2, and their detailed correspondence will be explained later.

＜メモリマツプ＞ 次に、SRAM２２，DRAM２１，PRAM４５
のメモリマツプを第７図〜第９図を参照して説明
する。<Memory map> Next, SRAM22, DRAM21, PRAM45
The memory map will be explained with reference to FIGS. 7 to 9.

先ずSRAM２２は、夫々８チヤンネル（ch0〜
ch7）の10種類のデータが記憶される。例えば１
つのチヤンネルの１つの種類のデータは16ビツト
から成る。なお、他のメモリについても同様のビ
ツト構成とする。 First of all, each SRAM22 has 8 channels (ch0~
ch7) 10 types of data are stored. For example 1
One type of data in one channel consists of 16 bits. Note that the other memories have similar bit configurations.

そして、SRAM２２には、ピツチエンベロー
プを生成するための情報FRR，FRS（既に第２図
で説明済、以下同様）、ウエーブエンベロープを
生成するための情報WRR，WRS、振幅エンベロ
ープを生成するための情報ARR，ARSが記憶さ
れる。また、中心周波数を指定する情報FC、波
形形状等を指定する情報WAV、周波数情報FI、
指数変換された振幅エンベロープ情報AREがこ
のSRAM２２に記憶される。 The SRAM 22 contains information FRR and FRS for generating a pitch envelope (already explained in Fig. 2; the same applies hereinafter), information WRR and WRS for generating a wave envelope, and information for generating an amplitude envelope. ARR and ARS are memorized. In addition, information FC specifying the center frequency, information WAV specifying the waveform shape, etc., frequency information FI,
The exponentially converted amplitude envelope information ARE is stored in this SRAM 22.

また第８図に示すように、DRAM２１には、
８チヤンネル（ch0〜ch7）の４種類のデータが
記憶される。即ち、ピツチエンベロープの現在値
情報FRC、ウエーブエンベロープの現在値情報
WRC、振幅エンベロープの現在値情報ARC、位
相角を指定する位相角情報PAがこのDRAM２１
に記憶される。なお、夫々の情報は第２図にて示
したとおりのものである。 In addition, as shown in FIG. 8, the DRAM 21 has
Four types of data of 8 channels (ch0 to ch7) are stored. In other words, the current value information FRC of the pitch envelope, the current value information of the wave envelope
WRC, amplitude envelope current value information ARC, and phase angle information PA that specifies the phase angle are in this DRAM21.
is memorized. Note that each piece of information is as shown in FIG.

第９図は、PRAM４５の記憶内容を示し、８
チヤンネル分の高調波抑止のための情報BL、８
チヤンネル分のモジユレーシヨン情報MOD、４
チヤンネル分のグロウル情報GLW、トレモロ情
報TRMが記憶される。 FIG. 9 shows the memory contents of PRAM45.
Information BL for channel harmonic suppression, 8
Modulation information MOD for channels, 4
Growl information GLW and tremolo information TRM for each channel are stored.

なお、グロウル効果、トレモロ効果をかけると
きは、２つのチヤンネル毎に相違する効果が付加
されるようになつていて、４種類の情報でよいこ
とになる。 Note that when applying a growl effect or a tremolo effect, different effects are added to each of the two channels, so four types of information are sufficient.

また、FM変調、あるいはノイズ変調を行うた
めの情報OSCは、５個分あり、奇数チヤンネル
ch1，３，５，７は変調を基本的にかけないため
０である情報OSC７が相等し、偶数チヤンネル
ch0はOSC0，ch2は情報OSC１，ch4は情報OSC
２，ch6は情報OSC３が相当する。 In addition, there are 5 information OSCs for performing FM modulation or noise modulation, and odd channels
Channels 1, 3, 5, and 7 are basically not modulated, so the information OSC7 that is 0 is equal, and the even channels
ch0 is OSC0, ch2 is information OSC1, ch4 is information OSC
2, ch6 corresponds to information OSC3.

また、最終出力の累算情報OSMは１個分
（OSM４）、後述する変調レベルの基準を決める
情報αは２個分（α５が奇数チヤンネルch1，
３，５，７に対応し、α６が偶数チヤンネル
ch0，２，４，６に対応する）あり、これらが
PRAM４５に記憶される。 In addition, the cumulative information OSM of the final output is for one piece (OSM4), and the information α that determines the standard of the modulation level, which will be described later, is for two pieces (α5 is odd channel ch1,
Corresponds to 3, 5, 7, α6 is even channel
corresponding to ch0, 2, 4, 6), and these are
It is stored in PRAM45.

＜インストラクシヨン＞ 次に、これらのSRAM２２，DRAM２１，
PRAM４５の内容に対し種々の演算を実行する
ために出力されるインストラクシヨンにつき説明
する。<Instruction> Next, these SRAM22, DRAM21,
Instructions output to perform various operations on the contents of PRAM 45 will be explained.

即ち、これらのインストラクシヨンは、ROM
５４の内容に従つてインストラクシヨンデコーダ
５２から出力するものであつて、先ず、演算処理
回路ALU１に関連するインストラクシヨンにつ
いて説明する。 That is, these instructions are
First, instructions related to the arithmetic processing circuit ALU1 will be explained.

(イ) Ｄ＋Ｓ→Acc これは、DRAM２１の内容をラツチ２３を介
し更にゲートg¹を介して演算処理回路ALU１の
Ａ入力端に与えると共に、SRAM２２の内容を
ラツチ２４を介して演算処理回路ALU１のＢ入
力端に与え、その各入力端の内容を加算した後、
ゲートg⁶を介して、ラツチ（Acc）２６にセツト
するものであり、具体的なインストラクシヨンと
しては、 FRC＋FC→Acc，PA＋FI→Acc がある。(a) D+S→Acc This means that the contents of the DRAM 21 are applied to the A input terminal of the arithmetic processing circuit ALU1 via the latch 23 and further through the gate ^g1 , and the contents of the SRAM 22 are applied to the A input terminal of the arithmetic processing circuit ALU1 via the latch 24. B input terminal, and after adding the contents of each input terminal,
It is set in the latch (Acc) 26 via the gate ^g6 , and specific instructions include FRC+FC→Acc, PA+FI→Acc.

(ロ) Ｄ±Ｓ→Acc これは、DRAM２１の内容とSRAM２２の内
容と、SRAM２２の符号（±）によつて、加減
算し、それをラツチ２６に記憶させるもので、具
体的なインストラクシヨンとしては、 FRC＋FRR→Acc WRC＋WRR→Acc ARC＋ARR→Acc がある。(b) D±S→Acc This is to add and subtract the contents of DRAM 21, the contents of SRAM 22, and the sign (±) of SRAM 22, and store it in the latch 26. As a concrete instruction, has FRC+FRR→Acc WRC+WRR→Acc ARC+ARR→Acc.

(ハ) Ｓ→Acc これはSRAM２２の内容をラツチ２４に記憶
させ、ゲートg⁷を開成し、ラツチ２６に記憶させ
るもので、具体的なインストラクシヨンとして
は、 ARE→Acc がある。(c) S→Acc This is to store the contents of the SRAM 22 in the latch 24, open the gate ^g7 , and store it in the latch 26. A specific instruction is ARE→Acc.

(ニ) Ｄ→Acc これはDRAM２１の内容をラツチ２６へ同様
に転送するもので、ゲートg¹，g⁶を開成し、演算
処理回路ALU１を介して転送記憶する。具体的
なインストラクシヨンとしては、 PA→Acc がある。(d) D→Acc This transfers the contents of the DRAM 21 to the latch 26 in the same way, by opening the gates g ¹ and g ⁶ and transferring and storing them via the arithmetic processing circuit ALU 1. A specific instruction is PA→Acc.

(ホ) Acc−Ｓ→Ｄ これは、ラツチ２６の内容を、ゲートg²を開成
し、（ゲートg¹は閉成し）て、演算処理回路ALU
１のＡ入力端に印加し、SRAM２２の内容を演
算処理回路ALU１のＢ入力端に印加し、その減
算結果が一致またはSRAM２２の内容を越えた
とき、SRAM２２の内容をラツチφ_C、ゲートg³
を介し、ゲートg⁴を介してDRAM２１に書込み、
また減算結果が、ラツチ２６つまりAccの値が
SRAM２２の内容を越えなければその値、Acc
をゲートg⁵を開成し、ゲートg⁴を介してDRAM
２１に書込む。この具体的なインストラクシヨン
は、各エンベロープの計算の際に出力される Acc−FRS→FRC Acc−WRS→WRC Acc−ARS→ARC である。(e) Acc-S→D This transfers the contents of the latch 26 to the arithmetic processing circuit ALU by opening the gate ^g2 and closing the gate ^g1 .
1, the contents of SRAM22 are applied to the B input of arithmetic processing circuit ALU1, and when the subtraction result matches or exceeds the contents of SRAM22, the contents of SRAM22 are latched φ _C and gate g ³
write to DRAM21 via gate ^g4 ,
Also, the subtraction result is latch 26, that is, the value of Acc.
If the value does not exceed the contents of SRAM22, Acc
Open gate g ⁵ and connect DRAM through gate g ⁴
Write to 21. This specific instruction is Acc-FRS→FRC Acc-WRS→WRC Acc-ARS→ARC, which is output when calculating each envelope.

(ヘ) Acc→Ｄ これは、ラツチ２６の内容をゲートg⁵，g⁴を介
してDRAM２１に書込むもので、具体的には、 Acc→PA という命令がある。(f) Acc→D This writes the contents of the latch 26 to the DRAM 21 via gates ^g5 and ^g4 , and specifically there is an instruction called Acc→PA.

以上が、演算処理回路ALU１に関する主なイ
ンストラクシヨンである。次に、演算処理回路
ALU２についてのインストラクシヨンの説明を
する。 The above are the main instructions regarding the arithmetic processing circuit ALU1. Next, the arithmetic processing circuit
I will explain the instructions for ALU2.

(ト) Ｐ＋GJ→Acc これは、PRAM４５の内容をラツチ４６に転
送し、演算処理回路ALU２のＢ入力端に印加す
るとともに、バスEB上のゲートGJを開成し、
DRAM２１からの情報をＡ入力端に印加し、そ
の加算結果をゲートg²⁰を介してラツチ（Acc）
４９にストアさせるもので、具体的には、 GLW＋GJ→Acc なるインストラクシヨンがあり、そのときゲート
GJを介して与えられる情報はWRCである。(g) P+GJ→Acc This transfers the contents of PRAM45 to latch 46, applies it to the B input terminal of arithmetic processing circuit ALU2, and opens gate GJ on bus EB.
Information from DRAM21 is applied to the A input terminal, and the addition result is latched (Acc) via gate ^g20 .
49. Specifically, there is an instruction such as GLW+GJ→Acc, and at that time, the gate
The information given via GJ is WRC.

（チ）Ｐ＋GK→Acc これはPRAM４５の内容を、同様にして演算
処理回路ALU２のＢ入力端に与えると共に、ゲ
ートGKを開成してバスEB上の情報をＡ入力端
に与え、その演算結果をラツチ４９に記憶させ
る。(H) P+GK→Acc This similarly applies the contents of PRAM45 to the B input terminal of the arithmetic processing circuit ALU2, opens the gate GK, applies the information on the bus EB to the A input terminal, and outputs the result of the operation. It is stored in the latch 49.

具体的には、 α＋GK→Acc という命令であつて、このときゲートGKを介し
て与えられるのは、周波数情報FI（ラツチ２７の
出力）である。 Specifically, the command is α+GK→Acc, and at this time, what is given via gate GK is frequency information FI (output of latch 27).

（リ）Ｐ＋GL→Acc これはPRAM４５の内容を、演算処理回路
ALU２のＢ入力端に与えると共に、ゲートGLを
開成し、バスEB上の情報を、演算処理回路ALU
２のＡ入力端に与え、双方の情報を加算してラツ
チ４９に記憶させる。(li) P+GL→Acc This converts the contents of PRAM45 to the arithmetic processing circuit.
At the same time, the gate GL is opened and the information on the bus EB is transferred to the arithmetic processing circuit ALU2.
2, the information on both sides is added and stored in the latch 49.

具体的には、 OSM＋GL→Acc という命令であり、このときゲートGLを開成し
て入力するのはラツチ４３の波形情報である。 Specifically, the command is OSM+GL→Acc, and at this time, it is the waveform information of the latch 43 that opens the gate GL and inputs it.

（ヌ）Ｐ→Acc これは、PRAM４５の内容をラツチ（Acc）
４９に記憶させるもので、ゲートg²³を開成して
行う。(NU) P→Acc This latches the contents of PRAM45 (Acc).
This is done by opening gate ^g23 .

具体的には、 MOD→Acc TRM→Acc OSC→Acc というインストラクシヨンがある。 in particular, MOD→Acc TRM→Acc OSC→Acc There is an instruction.

（ル）Acc−Ｐ→TR これは、ラツチ４９の内容Accをゲートg²⁴を
開成して演算処理回路ALU２のＡ入力端に与え、
PRAM４５の内容を演算処理回路ALU２のＢ入
力端に与え、両情報を減算し、Accの値が
PRAM４５の値を越えなければ値Accを、そう
でなければPRAM４５の値を、ラツチ４８に記
憶させる。(ru) Acc-P→TR This opens the gate ^g24 and applies the content Acc of the latch 49 to the A input terminal of the arithmetic processing circuit ALU2,
The contents of PRAM45 are given to the B input terminal of the arithmetic processing circuit ALU2, and both pieces of information are subtracted, and the value of Acc is
If the value of PRAM 45 is not exceeded, the value Acc is stored in latch 48, and if not, the value of PRAM 45 is stored in latch 48.

そのとき、ラツチ４９の値を、ラツチ４８に転
送する場合は、ゲートg²⁵を開成して行ない、ラ
ツチ４６の内容をラツチ４８に転送するときは、
ラツチ４７に一度転送し、ゲートg²⁹を開成して
転送する。この具体的なインストラクシヨンとし
ては、 Acc−BL→TR がある。 At that time, if the value of latch 49 is to be transferred to latch 48, gate ^g25 is opened, and if the content of latch 46 is to be transferred to latch 48,
The signal is transferred once to latch 47, gate ^g29 is opened, and the signal is transferred. A specific instruction for this is Acc-BL→TR.

（ヲ）TR→Ｐ これは、ラツチ４８の内容をPRAM４５に転
送するもので、ゲートg²⁷，g²⁶を開成して行う。
この具体的なインストラクシヨンとしては、 TR→MOD がある。(w) TR→P This is to transfer the contents of the latch 48 to the PRAM 45, and is performed by opening the gates ^g27 and ^g26 .
A specific instruction for this is TR→MOD.

（ワ）Acc→Ｐ これは、ラツチ４９の内容をPRAM４５に記
憶するもので、ラツチ４９の内容をゲートg²⁶を
開成して転送する。この具体的なインストラクシ
ヨンとしては、 Acc→OSM Acc→BL がある。(W) Acc→P This is to store the contents of the latch 49 in the PRAM 45, and transfer the contents of the latch 49 by opening the gate ^g26 . This specific instruction is Acc→OSM Acc→BL.

（カ）GL→Acc これは、ゲートGL（ゲートg²¹）を開成し、バ
スEBの内容を、ラツチ４９にゲートg²²を介して
入力する。具体的には、ラツチ４３に記憶された
波形情報または、ノイズジエネレータ４４のノイ
ズ出力をこのラツチ４９に記憶させる。(f) GL→Acc This opens gate GL (gate g ²¹ ) and inputs the contents of bus EB to latch 49 via gate g ²² . Specifically, the waveform information stored in latch 43 or the noise output of noise generator 44 is stored in latch 49.

（ヨ）Acc→Ｐ これは、ラツチ４９の内容を、PRAM４５に
書込むもので、ゲートg²⁵，g²⁶を介してPRAM４
５に供給する。具体的には Acc→OSC というインストラクシヨンがある。(Y) Acc→P This is to write the contents of the latch 49 to the PRAM 45, and the contents of the latch 49 are written to the PRAM 45 through the gates g ²⁵ and g ²⁶ .
Supply to 5. Specifically, there is an instruction called Acc→OSC.

次に、第６図を参照して、夫々のレートの処理
を説明する。 Next, the processing of each rate will be explained with reference to FIG.

＜5Kレートの演算＞ 先ず、ピツチエンベロープを算出する際は、
5Kレート毎であるが、上述した演算処理回路
ALU１では、DRAM２１の情報FRCと、SRAM
２２の情報FRRとを加減算し、レジスタ２６に
記憶させる（FRC＋FRR→Acc）。<5K rate calculation> First, when calculating the pitch envelope,
For each 5K rate, the above-mentioned arithmetic processing circuit
In ALU1, information FRC of DRAM21 and SRAM
22 information FRR is added and subtracted, and the result is stored in the register 26 (FRC+FRR→Acc).

そして、この演算結果情報が、SRAM２２の情
報FRSを越えるか否か判断し、もしそれ以下で
あれば、この情報FRCをDRAM２１に記憶させ
る。もし上記判断により情報FRSを越えたこと
が検知されると、ピツチエンベロープの１つフエ
イズの折れ線の演算が完了したことになり、演算
処理回路ALU１はインタプラト信号INTを発生
し、かつ情報FRSを、DRAM２１に情報FRCと
して記憶させる（Acc−FRS→FRC）。Then, it is determined whether this calculation result information exceeds the information FRS of the SRAM 22, and if it is less than that, this information FRC is stored in the DRAM 21. If it is detected that the information FRS has been exceeded by the above judgment, it means that the calculation of the polyline of one phase of the pitch envelope has been completed, and the arithmetic processing circuit ALU1 generates the interrupt signal INT and outputs the information FRS. It is stored in the DRAM 21 as information FRC (Acc-FRS→FRC).

そして、次に、演算処理回路ALU１では、
DRAM２１の情報FRCと、SRAM２２の情報
FCとを加算し、ラツチ２６に記憶させる。 Then, in the arithmetic processing circuit ALU1,
DRAM21 information FRC and SRAM22 information
FC and stored in latch 26.

そして、ラツチ２６の出力はバスABを介して
乗算器２９のＡ入力端に与えられる。そして、同
時に、演算処理回路ALU２の側ではPRAM４５
からラツチ４９に転送（OSC→Acc）されている
情報OSCが、バスPBを介して上記乗算器２９の
Ｂ入力端に与えられる。 The output of latch 26 is then applied to the A input terminal of multiplier 29 via bus AB. At the same time, on the side of the arithmetic processing circuit ALU2, the PRAM45
The information OSC transferred from the latch 49 to the latch 49 (OSC→Acc) is applied to the B input terminal of the multiplier 29 via the bus PB.

そして、その双方の情報は加算された後、指数
変換ROM２８を用いて指数変換され、且つ演算
精度をあげるために補間の乗算を、乗算器２９が
実行し、その演算結果、即ち周波数情報FIを、
ゲートg⁸を介してSRAM２２に記憶させる
（SRAM_WRITE）とともに、ゲートGKを介しバス
EBを介して、演算処理回路ALU２のＡ入力端に
与える。 After the two pieces of information are added, they are exponentially converted using an exponential conversion ROM 28, and a multiplier 29 executes interpolation multiplication to increase the calculation accuracy, and the calculation result, that is, the frequency information FI. ,
It is stored in SRAM22 through gate ^g8 (SRAM _WRITE ), and is also stored on the bus through gate GK.
It is applied to the A input terminal of the arithmetic processing circuit ALU2 via EB.

そして同時に、PRAM４５に記憶されている
情報αが、この演算処理回路ALU２のＢ入力端
にも与えられ、その加算結果がラツチ４９に記憶
される（α＋GK→Acc）。そして、次にラツチ４
９の出力が、PRAM４５に高調波抑止情報BLと
して記憶される。 At the same time, the information α stored in the PRAM 45 is also applied to the B input terminal of the arithmetic processing circuit ALU2, and the addition result is stored in the latch 49 (α+GK→Acc). And then latch 4
The output of No. 9 is stored in the PRAM 45 as harmonic suppression information BL.

以上の処理により、ピツチエンベロープ情報を
発生し、それに従つて周波数情報FIを発生する
とともに、周波数情報FIに従つた高調波抑止情
報BLを得ることができる。 Through the above processing, it is possible to generate pitch envelope information, generate frequency information FI in accordance with the pitch envelope information, and obtain harmonic suppression information BL in accordance with the frequency information FI.

＜10Kレートの演算＞ 演算処理回路ALU１では、DRAM２１に記憶
された情報WRCと、SRAM２２に記憶された情
報WRRとを加算して、ラツチ２６にセツトする
（WRC＋WRR→Acc）。そして、次にこのラツチ
２６の出力Accが、SRAM２２に記憶されてい
るWRSを越えたか否か判断し、もし越えていな
ければ、ラツチ２６の内容をDRAM２１に情報
WRCとしてセツトし、もし越えたら、演算処理
回路ALU１からインタラプト信号を発生すると
ともに、情報WRSを、DRAM２１に情報WRC
として記憶させる（Acc−WRS→WRC）。<10K rate calculation> In the calculation processing circuit ALU1, the information WRC stored in the DRAM 21 and the information WRR stored in the SRAM 22 are added and set in the latch 26 (WRC+WRR→Acc). Next, it is determined whether the output Acc of this latch 26 exceeds the WRS stored in the SRAM 22, and if it does not, the contents of the latch 26 are transferred to the DRAM 21.
If it exceeds the WRC, an interrupt signal is generated from the arithmetic processing circuit ALU1, and the information WRS is sent to the DRAM21 as the information WRC.
(Acc-WRS→WRC).

また、上記DRAM２１の情報WRCは、ゲート
GJを介し、バスEBを介して、演算処理回路
ALU２のＡ入力端に与えられ、同時にPRAM４
５からＢ入力端に供給される情報GLWと加算し、
ラツチ４９にストアさせる（GLW＋GJ→Acc）。 In addition, the information WRC of DRAM21 above is the gate
Arithmetic processing circuit via GJ and bus EB
It is applied to the A input terminal of ALU2, and at the same time PRAM4
5 to the information GLW supplied to the B input terminal,
Store it in Latch 49 (GLW+GJ→Acc).

そして次に、このラツチ４９の出力Accと、
PRAM４５に記憶された情報BLとの比較が行わ
れ、もし、情報Accが情報BLを越えていなけれ
ば、情報Accをにラツチ４８に、セツトし、もし
情報Accが情報BLを越えていたら、情報BLをラ
ツチ４８にセツトする（Acc−BL→TR）。そし
て次に、このラツチ４８の内容をPRAM４５に
情報MODとして転送記憶させる。 And next, the output Acc of this latch 49,
A comparison is made with the information BL stored in the PRAM 45, and if the information Acc does not exceed the information BL, the information Acc is set to the latch 48, and if the information Acc exceeds the information BL, the information Set BL to latch 48 (Acc-BL→TR). Then, the contents of this latch 48 are transferred and stored in the PRAM 45 as information MOD.

以上の処理によりウエーブエンベロープの演算
が実行され、その結果が高調波制限情報BLと比
較されて適切な値の情報がモジユレーシヨン情報
MODとして算出されることになる。 Through the above processing, the wave envelope calculation is executed, the result is compared with the harmonic limit information BL, and the appropriate value information is used as the modulation information.
It will be calculated as MOD.

＜20Kレートの演算＞ 演算処理回路ALU１では、DRAM２１の出力
ARCと、SRAM２２の出力ARRとが加減算され
て、ラツチ２６にストアされる（ARC＋ARR→
Acc）。そして、次にこのラツチ２６の出力と、
SRAM２２の出力ARSとの大小比較判断が行わ
れ、情報Accが情報ARSを越えていなければ、
情報AccがDRAM２１に情報ARCとしてストア
され、情報ARSを越えたときは、あるエンベロ
ープのフエイズが終了したことになり、演算処理
回路ALU１がインタラプト信号INTを発生し、
かつ情報ARSを、DRAM２１に情報ARCとして
ストアさせる（Acc−ARS→ARC）。<20K rate calculation> In the calculation processing circuit ALU1, the output of DRAM21
ARC and the output ARR of the SRAM 22 are added and subtracted and stored in the latch 26 (ARC+ARR→
Acc). Then, the output of this latch 26,
A comparison judgment is made with the output ARS of the SRAM 22, and if the information Acc does not exceed the information ARS,
When the information Acc is stored in the DRAM 21 as the information ARC and exceeds the information ARS, it means that the phase of a certain envelope has ended, and the arithmetic processing circuit ALU1 generates an interrupt signal INT.
And the information ARS is stored in the DRAM 21 as the information ARC (Acc-ARS→ARC).

また、情報ARCは、乗算器２９のＡ入力端に
印加される。演算処理回路ALU２側では、
PRAM４５の内容TRMを、ラツチ４９に転送し
た（TRM→Acc）後、バスPBを介して乗算器２
９のＢ入力端に供給する。 Further, the information ARC is applied to the A input terminal of the multiplier 29. On the arithmetic processing circuit ALU2 side,
After the content TRM of PRAM45 is transferred to the latch 49 (TRM→Acc), it is transferred to the multiplier 2 via the bus PB.
9's B input terminal.

乗算器２９では、Ａ入力端に入力する情報と、
Ｂ入力端に入力する情報とを加算した後、指数変
換するための処理を実行し、その出力AREを
SRAM２２に記憶させる（SRAM_WRITE）。 In the multiplier 29, the information input to the A input terminal,
After adding the information input to the B input terminal, execute processing for exponent conversion, and convert the output ARE to
Store it in SRAM22 (SRAM _WRITE ).

このようにして、振幅エンベロープが発生し、
それとトレモロ情報と加算された後、指数変換が
なされて、エンベロープ情報AREが生成される。 In this way, an amplitude envelope is generated,
After adding it to the tremolo information, an exponential conversion is performed to generate envelope information ARE.

＜40Kレートの演算＞ 演算処理回路ALU１では、DRAM２１の内容
PAと、SRAM２２の内容FIとを加算して新たな
位相角情報PAを生成しラツチ２６に記憶させ
（PA＋FI→Acc）るとともに、その内容を再び
DRAM２１に入力する（Acc→PA）。<40K rate calculation> In the calculation processing circuit ALU1, the contents of DRAM21
PA and the content FI of the SRAM 22 are added to generate new phase angle information PA, which is stored in the latch 26 (PA+FI→Acc), and the content is read again.
Input to DRAM21 (Acc→PA).

そして、この位相角情報PAは、バスABを介
してラツチ３０に記憶される。また、PRAM４
５からは、情報MODが読出されラツチ４９に記
憶され（MOD→Acc）た後、バスPBを介してラ
ツチ３４にストアされる。 This phase angle information PA is then stored in latch 30 via bus AB. Also, PRAM4
5, information MOD is read out and stored in latch 49 (MOD→Acc), and then stored in latch 34 via bus PB.

そして、乗／除算器３５及びゲート３１，３
３、コンパレータ３２は指定される演算をこの位
相角情報PAとモジユレーシヨン情報MODに対
し施し、しかる後、情報ANGとして送出しラツ
チ３６にセツトする。そして、この情報ANGに
よつてROM３７及び乗算器３８が動作し、波形
情報Ｗが、ラツチ３９に記憶されるようになる。 Then, the multiplier/divider 35 and the gates 31 and 3
3. The comparator 32 performs the specified calculation on the phase angle information PA and modulation information MOD, and then sets it in the sending latch 36 as information ANG. The ROM 37 and the multiplier 38 operate according to this information ANG, and the waveform information W is stored in the latch 39.

そして、このラツチ３９の内容は、ゲートg¹⁶
を介して乗算器４０のＸ入力端に与えられるとと
もに、Ｙ入力端には、DRAM２１の情報PAがラ
ツチ２６に転送され（PA→Acc）、さらにその情
報Accが、バスABを介して窓関数情報Ｆとして
ゲートg¹⁸を介して与えられる。 And the contents of this latch 39 are gate g ¹⁶
At the same time, the information PA of the DRAM 21 is transferred to the latch 26 (PA→Acc) at the Y input terminal of the multiplier 40 via the bus AB. Information F is provided via gate ^g18 .

そしてこの乗算器４０のＺ出力端からは、窓関
数Ｆと波形情報Ｗとを乗算した結果情報WFが、
出力しラツチ４２にラツチされ、更にラツチ４１
にラツチされた後乗算器４０のＸ入力端に再度与
えられる。 Then, from the Z output terminal of this multiplier 40, the result information WF obtained by multiplying the window function F and the waveform information W is
It is output and latched by latch 42, and further latched by latch 41.
After being latched, the signal is applied again to the X input terminal of the multiplier 40.

そして、今度は、SRAM２２の出力AREがラ
ツチ２６に一時記憶された後（ARE→Acc）、バ
スABを介して、更にゲートg¹⁸を介して乗算器４
０のＹ入力端に与えられる。 Then, this time, after the output ARE of the SRAM 22 is temporarily stored in the latch 26 (ARE→Acc), it is sent to the multiplier 4 via the bus AB and further via the gate ^g18 .
It is given to the Y input terminal of 0.

即ち、このＹ入力端に与えられるのはエンベロ
ープ情報であり、このエンベロープ情報と、ラツ
チ４１の波形情報とが乗算器４０にて乗算され
て、ラツチ４２，４３を介し、更にゲートGLを
介して演算処理回路ALU２のＡ入力端に与えら
れる。そして同時に、PRAM４５の内容OSMと
加算され、ラツチ４９に記憶される（OSM＋GL
→Acc）。 That is, envelope information is given to this Y input terminal, and this envelope information is multiplied by the waveform information of latch 41 in multiplier 40, and then transmitted through latches 42 and 43 and further through gate GL. It is applied to the A input terminal of the arithmetic processing circuit ALU2. At the same time, the contents of PRAM45 are added to OSM and stored in latch 49 (OSM+GL
→Acc).

そして、このラツチ４９の内容は、再び
PRAM４５に記憶される（Acc→OSM）ととも
に、例えば、８チヤンネルの全ての波形演算の終
了毎にクロツクφ₀が出力されて、ラツチ４９の
内容がラツチ５０に転送記憶されて、最終出力と
なる。 And the contents of this latch 49 are again
At the same time as being stored in the PRAM 45 (Acc→OSM), for example, a clock φ ₀ is output every time all waveform calculations of 8 channels are completed, and the contents of the latch 49 are transferred to and stored in the latch 50, becoming the final output. .

また、次にゲートGLを開成して、バスEB上の
波形情報か、ゲートg²¹を開成してノイズ情報か
をラツチ４９にストアさせ（GL→Acc）、それを
PRAM４５に情報OSCとして記憶させ、FM変調
かノイズ変調の場合に使用する。 Next, open the gate GL and store the waveform information on the bus EB, or open the gate ^g21 and store the noise information in the latch 49 (GL→Acc).
It is stored in the PRAM 45 as information OSC and used for FM modulation or noise modulation.

このようにして、波形生成処理は実行される。
以上は、特に単一のチヤンネルに限つた動作を説
明したが、実際には８チヤンネルの異なる処理が
時分割的に、所定のシーケンスで行われるのであ
つて、以下にその動作を第１０図を参照して説明
する。 In this way, the waveform generation process is executed.
The above has explained the operation specifically limited to a single channel, but in reality, different processes for eight channels are performed in a time-sharing manner in a predetermined sequence. Refer to and explain.

上述したように、プログラムカウンタ５３は３
つに分けられており、上位のカウンタが32ステツ
プ（00〜1F）をとり、中位のカウンタが上位の
カウンタの１つのステツプの間に14個のステツプ
をとり、下位のカウンタは、中位のカウンタの１
ステツプを２つに分けてカウントするものであ
る。 As mentioned above, the program counter 53 is
The upper counter takes 32 steps (00 to 1F), the middle counter takes 14 steps between one step of the upper counter, and the lower counter takes the middle 1 of the counter of
The steps are divided into two and counted.

そして、上位カウンタが４ステツプ進む間に、
８チヤンネル（ch0〜ch7）の波形情報O₀〜O₇を
１回生成するものであり（ゲートGLの欄を参照
されたい。）、従つて、１つの特定のチヤンネルに
つき着目すれば、上位カウンタが一巡するとき、
８回新たな波形生成処理がなされる。 Then, while the upper counter advances by 4 steps,
Waveform information O ₀ to O ₇ of 8 channels (ch0 to ch7) is generated once (please refer to the gate GL column). Therefore, if you focus on one specific channel, the upper counter When it goes around,
New waveform generation processing is performed eight times.

そして、これが40Kレートの演算であり、従つ
て、20Kレートの演算では、上位カウンタが一巡
する間に、１つのチヤンネルについて４回処理を
し、10Kレートの演算では同様に２回、5Kレー
トの演算では１回処理を行うようになる。 This is a 40K rate calculation. Therefore, in a 20K rate calculation, one channel is processed four times while the upper counter completes one cycle, and in a 10K rate calculation, it is processed twice, and a 5K rate calculation is processed twice. The calculation is performed once.

即ち、それは最終的な波形情報を生成しようと
した際に、ピツチエンベロープの生成処理の頻
度、ウエーブエンベロープの生成処理の頻度、振
幅エンベロープの生成処理の頻度に異なる重み付
けをして行つたものである。 In other words, when trying to generate the final waveform information, different weights are given to the frequency of pitch envelope generation processing, the frequency of wave envelope generation processing, and the frequency of amplitude envelope generation processing. .

そして、いま例えば上位カウンタの歩進速度は １／5K（H^Z）／32＝6.25×10^-6秒（160KHz） となり、中位カウンタの歩進速度は、 １／5K（H^Z）／（32×14）＝4.46×10^-7秒（2240K Hz） となり、下位カウンタの歩進速度は、 １／5K（H^Z）／（32×14×２）＝2.23×10^-7秒 （4480KHz） となる。 Now, for example, the step speed of the upper counter is 1/5K (H ^Z )/32 = 6.25 x ^{10 -6} seconds (160KHz), and the step speed of the middle counter is 1/5K (H ^Z )/( 32×14) = 4.46×10 ^-7 seconds (2240K Hz), and the step speed of the lower counter is 1/5K (H ^Z )/(32×14×2) = 2.23×10 ^-7 seconds (4480KHz) becomes.

＜5Kレートの演算＞ 先ずピツチエンベロープを求める演算について
チヤンネルＯにつき説明する。<5K rate calculation> First, the calculation for calculating the pitch envelope will be explained for channel O.

プログラムカウンタ５３の上位と中位のカウン
タ（以下同様）が01，Ｂのときに、SRAM２２
から情報FRR₀（添字はチヤンネル０を示してお
り、以下同様である。）を、DRAM２１から情報
FRC₀を読出し、夫々ラツチ２４，２３にセツト
した後、演算処理回路ALU１にて加算しラツチ
２６に入力する。 When the upper and middle counters (the same applies below) of the program counter 53 are 01 and B, the SRAM 22
information FRR ₀ (the subscript indicates channel 0, and the same applies hereinafter) from the DRAM21.
After reading FRC ₀ and setting them in latches 24 and 23, the arithmetic processing circuit ALU1 adds them and inputs them into latch 26.

そして次にラツチ２６の出力と、SRAM２２
から読出される情報FRC₀と上記演算処理回路
ALU₁にて比較検出し、その出力にもとづき適切
な情報を、DRAM２１にセツトする。 Then, the output of the latch 26 and the SRAM 22
Information read from FRC ₀ and the above arithmetic processing circuit
Comparative detection is performed in ALU ₁ , and appropriate information is set in DRAM 21 based on the output.

そして、この情報FRC₀は、プログラムカウン
タ５３が03，Ｄのときに 再びDRAM２１から
読出され、同時にSRAM２２から読出される情
報FC₀と加算され、ラツチ２６にセツトされる。 Then, this information FRC ₀ is read out again from the DRAM 21 when the program counter 53 is 03, D, is added to the information FC ₀ read out from the SRAM 22 at the same time, and is set in the latch 26.

また、そのときPRAM４５から読出された情
報OSC₀は、ラツチ４６にセツトされた後、ラツ
チ４９に転送され、しかる後、乗算器２９のＢ入
力端に供給される。 Further, the information OSC ₀ read out from the PRAM 45 at that time is set in the latch 46, transferred to the latch 49, and then supplied to the B input terminal of the multiplier 29.

そして、Ａ入力端に供給される情報とともに加
算され乗算器２９にて指数変換され、周波数情報
FI₀となる。いま、この第１０図では周波数情報
FI₀がラツチ２７にラツチされた後の動作につい
て示されていないので、他のチヤンネル即ちチヤ
ンネル７の周波数情報FI₇が、プログラムカウン
タ５３が00，３の時点で得られた後の動作の説明
をする。 Then, it is added together with the information supplied to the A input terminal, and the multiplier 29 performs exponential conversion to obtain frequency information.
FI becomes ₀ . Now, in this Figure 10, frequency information
Since the operation after FI ₀ is latched to the latch 27 is not shown, the operation after the frequency information FI ₇ of the other channel, that is, channel 7, is obtained when the program counter 53 is 00, 3 will be explained. do.

即ち、この周波数情報FI₇は、ゲートGKを介
して、演算処理回路ALU２のＡ入力端に印加さ
れ、同時に、PRAM４５から読出された情報α₅
と加算され、ラツチ４９にクロツクφ_A2の出力時
にラツチされ、しかる後に、PRAM４５の所定
エリアに高調波抑止情報BLとして記憶される。 That is, this frequency information FI ₇ is applied to the A input terminal of the arithmetic processing circuit ALU2 via the gate GK, and at the same time, the information α ₅ read from the PRAM 45 is applied to the A input terminal of the arithmetic processing circuit ALU2.
is added and latched by the latch 49 when the clock φ _A2 is output, and then stored in a predetermined area of the PRAM 45 as harmonic suppression information BL.

このようにして、ピツチエンベロープの情報が
生成される。なお、他のチヤンネルについても全
く同様である。 In this way, pitch envelope information is generated. Note that the same applies to other channels.

＜10Kレートの演算＞ 次にウエーブエンベロープを求める演算につい
て第１０図を参照して説明する。チヤンネルＯの
演算は、プログラムカウンタ５３が00，Ｂのとき
開始されるのであつて、SRAM２２から情報
WRR₀がラツチ２４に転送され、DRAM２１か
ら情報WRC₀がラツチ２３に転送され、その結果
得られる情報がラツチ２６にクロツクφ_A1の出力
時にセツトされる。<10K rate calculation> Next, the calculation for determining the wave envelope will be explained with reference to FIG. The calculation of channel O starts when the program counter 53 is 00,B, and information is input from the SRAM 22.
WRR ₀ is transferred to latch 24, information WRC ₀ from DRAM 21 is transferred to latch 23, and the resulting information is set in latch 26 at the output of clock φ _A1 .

そしてこのラツチ２６の情報とSRAM２２か
ら出力される情報WRS₀との比較が次に行われ、
その結果適切な情報がDRAM２１にセツトされ
る。また、この情報WRC₀が、ゲートGJを介し
て、演算処理回路ALU２のＡ入力端に供給され
る。 Then, a comparison is made between the information of this latch 26 and the information WRS ₀ output from the SRAM 22.
As a result, appropriate information is set in the DRAM 21. Further, this information WRC ₀ is supplied to the A input terminal of the arithmetic processing circuit ALU2 via the gate GJ.

そして、PRAM４５から読出されたグロウル
情報GLW₀がクロツクφ_Pの出力時点でラツチ４６
にセツトされて、演算処理回路ALU２のＢ入力
端に与えられ、それが加算される。その演算結果
がラツチ４９にセツトされ、次にPRAM４５か
ら読出される情報BLがラツチ４６にセツトされ、
その情報が演算処理回路ALU２にて比較され、
その結果適切な情報がラツチ４８に読込まれ、し
かる後PRAM４５にモジユレーシヨン情報
MOD₀として記憶されることになる。 Then, the growl information GLW ₀ read from the PRAM 45 is locked in the latch 46 at the output of the clock _φP .
, and is applied to the B input terminal of the arithmetic processing circuit ALU2, where it is added. The result of the calculation is set in the latch 49, and the information BL read out from the PRAM 45 is then set in the latch 46.
The information is compared in the arithmetic processing circuit ALU2,
As a result, the appropriate information is loaded into latch 48, which then loads modulation information into PRAM 45.
It will be stored as MOD ₀ .

なお、チヤンネル０に対しては、グロウル情報
GLW₀が対応したが、チヤンネル１に対してはグ
ロウル情報GLW₂が、チヤンネル２に対してはグ
ロウル情報GLW₁が、チヤンネル３に対してはグ
ロウル情報GLW₃が、同様にチヤンネル４に対し
てはグロウル情報GLW₀が、チヤンネル５に対し
てはグロウル情報GLW₂が、チヤンネル６に対し
てはグロウル情報GLW₁が、チヤンネル７に対し
てはグロウル情報GLW₃が対応する。 In addition, for channel 0, growl information
GLW ₀ corresponds, but growl information GLW ₂ corresponds to channel 1, growl information GLW ₁ corresponds to channel 2, growl information GLW 3 corresponds to channel ₃ , and similarly, growl information GLW 3 corresponds to channel 4. corresponds to growl information GLW ₀ , channel 5 corresponds to growl information GLW ₂ , channel 6 corresponds to growl information GLW ₁ , and channel 7 corresponds to growl information GLW ₃ .

以上は、チヤンネル０についての説明であつた
が、他のチヤンネルについても同様に所定のシー
ケンスで行えるものである。 The above description has been about channel 0, but the same procedure can be applied to other channels in a predetermined sequence.

＜20Kレートの演算＞ 次に振幅エンベロープを求める演算について、
チヤンネル０につき着目して説明する。<20K rate calculation> Next, regarding the calculation to obtain the amplitude envelope,
The explanation will focus on channel 0.

プログラムカウンタ５３が、00，３のときに
SRAM２２から情報ARR₀が、DRAM２１から
情報RC₀が出力され、演算処理回路ALU１から
その演算結果出力が得られ、この結果情報と、再
びSRAM２２から読出される情報ARS₀とが比較
され、適切な情報が乗算器２９のＡ入力端に与え
られる。 When the program counter 53 is 00,3
Information ARR ₀ is output from the SRAM 22, information RC ₀ is output from the DRAM 21, the operation result output is obtained from the arithmetic processing circuit ALU1, this result information is compared with the information ARS ₀ read out from the SRAM 22 again, and an appropriate Information is applied to the A input of multiplier 29.

そして、PRAM４５からラツチ４６にクロツ
クφ_Pにて読込まれたトレモロ情報TRM₄がラツ
チ４９にクロツクφ_A2にて記憶された後バスPBを
介して乗算器２９のＢ入力端に与えられる。 Then, the tremolo information _TRM4 read from the PRAM 45 into the latch 46 at the clock _φP is stored in the latch 49 at the _{clock φA2} , and then applied to the B input terminal of the multiplier 29 via the bus PB.

そして、この乗算器２９から指数変換された振
幅エンベロープ情報ARE₀がラツチ２７にクロツ
クφ_E2で、プログラムカウンタ５３が00，Ａのと
きにセツトされる（第１０図EXPの欄参照）。 Then, the amplitude envelope information _ARE0 , which has been exponentially converted from the multiplier 29, is set in the latch 27 at the clock _φE2 when the program counter 53 is 00, A (see the column EXP in FIG. 10).

そして、この出力ARE₀は、ゲートg⁸を介して
SRAM２２にセツトされる。 And this output ARE ₀ is passed through gate g ⁸
It is set in SRAM22.

以上は、チヤンネル０の場合であるが、他のチ
ヤンネルに対しても順次所定のシーケンスで同様
の処理がなされることで、エンベロープ情報
ARE₁〜ARE₇が算出される。 The above is for channel 0, but similar processing is performed for other channels in a predetermined sequence, so that envelope information
ARE ₁ to ARE ₇ are calculated.

＜40Kレートの演算＞ プログラムカウンタ５３の上位、中位カウンタ
が00，６〜00，８〜00，９のときに、SRAM２
２から情報FI₀を読出し、クロツクφ_Sでラツチ２
４にセツトするようインストラクシヨンデコータ
５２から所定のインストラクシヨンが発生する。
同時に、DRAM２１からラツチ２３に対し情報
PA₀を入力する。<40K rate calculation> When the upper and middle counters of the program counter 53 are 00, 6~00, 8~00, 9, the SRAM2
Read information FI ₀ from 2 and latch 2 with clock _φS.
A predetermined instruction is generated from the instruction decoder 52 to set the number to 4.
At the same time, information is sent from DRAM21 to latch 23.
Enter PA ₀ .

そして、その情報FI₀とPA₀とは、演算処理回
路ALU１に与えられ、演算PA₀＋FI₀→Accが行
われ、それが再びDRAM２１にセツトされると
ともに、ラツチ３０にクロツクφ_Nで読込まれる
（乗／除算器MPY／DIVのφ_Nの欄参照）。そして
同時にラツチ３４にはモジユレーシヨン情報
MOD₀がPRAM４５からラツチ４６にクロツク
φ_Pにて読込まれ（演算処理回路ALU２のφ_Pの欄
参照。）その後ラツチ４９にクロツクφ_A2にて読込
まれた後、与えられる。 Then, the information FI ₀ and PA ₀ are given to the arithmetic processing circuit ALU1, where the arithmetic operation PA ₀ +FI ₀ →Acc is performed, and this information is again set in the DRAM 21 and read into the latch 30 by the clock _φN . (See the φ _N column of the multiplier/divider MPY/DIV). At the same time, the latch 34 contains modulation information.
MOD ₀ is read from the PRAM 45 into the latch 46 at the clock φ _P (see the φ _P column of the arithmetic processing circuit ALU 2), and is then read into the latch 49 at the clock φ _A2 and then applied.

また、このとき、SRAM２２に記憶されてい
る音色を決定する情報WAV₀が読出され、この
乗／除算器３５にも与えられて、演算の指定が行
われる。 Also, at this time, information WAV ₀ that determines the timbre stored in the SRAM 22 is read out, and is also applied to this multiplier/divider 35 to designate an operation.

そして、情報MOD₀，PA₀，WAV₀に従つて、
プログラムカウンタ５３が01，６となつたとき
に、ラツチ３６に情報ANG₀がクロツクφ_W1で読
込まれる。そして、このラツチ３６の内容に従つ
て、ROM３７、乗算器３８は動作し、波形情報
W₀を出力し、そればプログラムカウンタ５３が
01，Ｅとなつたときに、ラツチ３９にクロツク
φ_W2で読込まれる。 And according to the information MOD ₀ , PA ₀ , WAV ₀ ,
When the program counter 53 reaches 01.6, the information ANG ₀ is read into the latch 36 at the clock φ _W1 . Then, according to the contents of this latch 36, the ROM 37 and the multiplier 38 operate to generate waveform information.
Outputs W ₀ , then the program counter 53
01,E, it is read into the latch 39 by the clock _φW2 .

そして、通常演奏（ノーマル）のときは、ブー
スの乗算器４０のＸ入力端に、プログラムカウン
タ５３の出力が02，３のときに与えられ、同時に
Ｙ入力端には、DRAM２１から読出された（演
算処理回路ALU１のφ_D，φ_A1の欄参照）情報PA₀
が適宜変換されて、窓関数情報F₀として与えら
れる。 During normal performance, the output of the program counter 53 is given to the X input terminal of the multiplier 40 of the booth when it is 02, 3, and at the same time, the output of the program counter 53 is given to the Y input terminal ( (Refer to the φ _D and φ _A1 columns of the arithmetic processing circuit ALU1) Information PA ₀
is converted as appropriate and given as window function information F ₀ .

そして、この情報W₀，F₀の乗算出力WF₀がプ
ログラムカウンタ５３が02，８のときに乗算器４
０から出力し、それがクロツクφ_W3にてラツチ４
２にラツチされ、次にラツチ４３にラツチされて
再び乗算器４０のＸ入力端に与えられる（プログ
ラムカウンタ５３が02，Ｅのとき）。 Then _, when the multiplication output WF 0 of this information W ₀ and F ₀ is 02 and 8 on the program counter 53, the multiplier 4
It outputs from 0 and is latched at clock φ _W3 .
2, then latched by the latch 43 and applied again to the X input terminal of the multiplier 40 (when the program counter 53 is 02, E).

そして、このとき乗算器４０のＹ入力端には、
SRAM２２から読出された情報ARE₀が与えられ
（演算処理回路ALU１のφ_S，φ_A1の欄参照）、その
演算結果がプログラムカウンタ５３から03，４か
ら発生する。即ち、乗算器４０では、WF₀×A₀
＝0₀の演算が実行され、その出力がクロツクφ_W3
でラツチ４２に記憶され、またクロツクφ_Uでラ
ツチ４３に出力される。 At this time, at the Y input terminal of the multiplier 40,
The information ARE ₀ read from the SRAM 22 is given (see the columns φ _S and φ _A1 of the arithmetic processing circuit ALU 1), and the results of the operation are generated from the program counter 53 at 03 and 4. That is, in the multiplier 40, WF ₀ ×A ₀
=0 ₀ operation is executed and its output is clock φ _W3
It is stored in the latch 42 at the clock _φU , and output to the latch 43 at the clock φU.

そして、この出力0₀は、ゲートGLを介して
（演算処理回路ALU２のGKの欄参照）演算処理
回路ALU２に与えられ他方の入力として情報
OSM４が与えられて演算がなされた後ラツチ４
９にラツチされ、しかる後、PRAM４５に記憶
され、またこの演算処理回路ALU２が全チヤン
ネル分の波形情報O₀〜O₇を加算したときクロツ
クφ_Oにてラツチ５０に最終出力情報がラツチさ
れて外部へ出力されることになる。 Then, this output 0 ₀ is given to the arithmetic processing circuit ALU2 via the gate GL (refer to the GK column of the arithmetic processing circuit ALU2) and is used as the other input to provide information.
After OSM4 is given and the operation is performed, latch 4
9, and then stored in the PRAM 45, and when this arithmetic processing circuit ALU2 adds up the waveform information _O0 to _O7 for all channels, the final output information is latched in the latch 50 at the clock _φO . It will be output to the outside.

そして、また、ゲートGL（又はg²¹）が開成し、
ラツチ４９に波形情報又はノイズ情報が入力さ
れ、それがPRAM４５に情報OSCとして入力さ
れる。 Then, the gate GL (or g ²¹ ) opens again,
Waveform information or noise information is input to the latch 49, which is input to the PRAM 45 as information OSC.

以上、チヤンネル０（ch0）の波形生成動作に
つき説明したが、他のチヤンネルについても同様
である。また、上記例では、ノーマルな波形生成
処理時での動作を説明したが、リング変調を付加
するときは、ブースの乗算器４０の動作が相違す
るようになる。 The waveform generation operation for channel 0 (ch0) has been described above, but the same applies to other channels. Further, in the above example, the operation during normal waveform generation processing has been described, but when ring modulation is added, the operation of the Booth multiplier 40 becomes different.

即ち、チヤンネル０について再びその動作を以
下に説明する。リング変調時には、プログラムカ
ウンタ５３の出力が02，３のときに、乗算器４０
のＸ入力端に波形情報W₀が与えられ、Ｙ入力端
には、チヤンネル５の出力情報O₅が与えられる。 That is, the operation of channel 0 will be explained below again. During ring modulation, when the output of the program counter 53 is 02, 3, the multiplier 40
Waveform information W ₀ is given to the X input end of the , and output information O ₅ of channel 5 is given to the Y input end.

即ち、この情報O₅は、チヤンネル５の演算を
行つて得られるもので、ブースの乗算器４０で
は、そのための演算を、プログラムカウンター５
３が00，Ｂのときから開始している。即ち、W₅
×F₅＝WF₅の演算を先ず行い、この情報WF₅に
対して振幅エンベロープ情報A₅との乗算をプロ
グラムカウンタ５３が01，８から開始し、その結
果情報O₅がラツチ４１にセツトされる。 That is, this information _O5 is obtained by performing the calculation on channel 5, and the Booth multiplier 40 performs the calculation on the program counter 5.
It starts when 3 is 00,B. i.e. W ₅
×F ₅ =WF ₅ is first calculated, and the program counter 53 starts multiplying this information WF ₅ by the amplitude envelope information A ₅ from 01 and 8, and as a result, information O ₅ is set in the latch 41. Ru.

そして、この乗算結果W₀O₅と、チヤンネル０
のエンベロープ情報A₀とが再び乗算器４０で乗
算されて、クロツクφ_Uによりラツチ４３にその
乗算結果W₀A₀O₅が得られ、これが出力波形情報
O₀としてゲートGLを介して演算処理回路ALU₂
に供給される。 Then, this multiplication result W ₀ O ₅ and channel 0
is multiplied again by the multiplier ₄₀ and the multiplication result W ₀ A ₀ O ₅ is obtained in the latch 43 by the clock φ _U , which is the output waveform information.
Arithmetic processing circuit ALU ₂ through gate GL as O ₀
is supplied to

このように、チヤンネル０の波形演算に対して
はチヤンネル５の波形出力O₅が与えれてリング
変調効果を実現するようになる。同様にチヤンネ
ル２に対してはチヤンネル７が、チヤンネル４に
対してはチヤンネル１が、チヤンネル６に対して
はチヤンネル３が組合されて、合計最大４音のリ
ング変調効果音が発生することになる。 In this way, the waveform output _O5 of channel 5 is given to the waveform calculation of channel 0, thereby achieving a ring modulation effect. Similarly, channel 7 is combined for channel 2, channel 1 is combined for channel 4, and channel 3 is combined for channel 6, resulting in a total of up to 4 ring modulation sound effects. .

以上本発明の一実施例につき説明したが、この
実施例においては、各演算レートが相違する複数
の演算を、プログラムカウンタ５３の出力に従つ
て所定のシーケンスで実行するようにして、小規
模の回路で、波形生成のための複数の演算を全て
実行することができるものである。 One embodiment of the present invention has been described above, but in this embodiment, a plurality of calculations with different calculation rates are executed in a predetermined sequence according to the output of the program counter 53. The circuit is capable of executing all of the multiple operations for waveform generation.

なお、上記実施例では、ピツチエンベロープ、
ウエーブエンベロープ、振幅エンベロープを夫々
5Kレート、10Kレート、20Kレートとしたが、そ
の比率は適宜変更でき、要は波形生成のために時
間と共に頻繁に変化すべきフアクターの演算のレ
ートを高くすればよい。 In addition, in the above embodiment, the pitch envelope,
Wave envelope and amplitude envelope respectively
Although the rates are 5K rate, 10K rate, and 20K rate, the ratios can be changed as appropriate.The point is to increase the rate of calculation of factors that should change frequently over time for waveform generation.

また、波形生成のための演算としては、必ずし
も上述した３種類のエンベロープを用いて行うも
のでなくともよい。 Furthermore, the computation for waveform generation does not necessarily have to be performed using the three types of envelopes described above.

また、回路構成としては、加減算器（ALU）
や乗除算器等を複数組合せて所定のシーケンスに
従つて演算を行うものであればよく、上記実施例
の回路構成に限定されるものでない。 In addition, the circuit configuration is an adder/subtractor (ALU)
The present invention is not limited to the circuit configuration of the above embodiment, as long as it performs calculations according to a predetermined sequence by combining a plurality of multipliers, multipliers, dividers, etc.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、プログラム
メモリ手段には、複数種の処理が所定の順序でか
つ各処理が異なる繰り返し間隔で配置されたマイ
クロプログラムを記憶し、このプログラムメモリ
手段を最初から順次時分割に繰り返しアクセスす
ることにより、各処理に対応する一連の演算命令
は夫々異なる周期を以て実行されるため、変化の
ゆつくりしたデータの処理は他の処理が複数回処
理が実行される毎に１回だけとなつて無駄な処理
が実行されなくなり、全体の処理時間が短くな
る。また、プログラムメモリ手段は単に最初から
順にアクセスするだけでよいから、従来のインタ
ーラプト制御のような複雑なハードウエア構成も
必要なくなる、という利点を有する。 As described above, according to the present invention, the program memory means stores a microprogram in which a plurality of types of processing are arranged in a predetermined order and each processing is arranged at different repetition intervals, and the program memory means is programmed from the beginning. By repeatedly accessing data in a sequential time-sharing manner, a series of arithmetic instructions corresponding to each process are executed at different cycles, so processing of slowly changing data is performed every time other processes are executed multiple times. Since the processing is executed only once per cycle, unnecessary processing is not executed, and the overall processing time is shortened. Furthermore, since the program memory means only needs to be accessed sequentially from the beginning, there is no need for a complicated hardware configuration such as conventional interrupt control.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は、本発明の一実施例を示し、第１図はそ
の回路構成図、第２図は、その機能ブロツクを示
す図、第３図はピツチエンベロープを示す図、第
４図はウエーブエンベロープを示す図、第５図は
振幅エンベロープを示す図、第６図は同実施例の
動作を示す図、第７図は、第１図のSRAMの内
容を示す図、第８図は、第１図のDRAMの内容
を示す図、第９図は、第１図のPRAMの内容を
示す図、第１０図は同実施例のタイムチヤートを
示す図である。 ALU１，ALU２……演算処理回路、２１……
DRAM、２２……SRAM、２８……指数変換
ROM、２９……乗算器、３５……乗／除算器、
３８……乗算器、４０……乗算器、４５……
PRAM、５２……インストラクシヨンデコーダ、
５３……プログラムカウンタ、５４……ROM。 The drawings show an embodiment of the present invention; FIG. 1 is a diagram showing its circuit configuration, FIG. 2 is a diagram showing its functional blocks, FIG. 3 is a diagram showing a pitch envelope, and FIG. 4 is a diagram showing a wave envelope. 5 shows the amplitude envelope, FIG. 6 shows the operation of the same embodiment, FIG. 7 shows the contents of the SRAM in FIG. 1, and FIG. 8 shows the contents of the SRAM in FIG. FIG. 9 is a diagram showing the contents of the PRAM in FIG. 1, and FIG. 10 is a diagram showing the time chart of the same embodiment. ALU1, ALU2... Arithmetic processing circuit, 21...
DRAM, 22...SRAM, 28...exponential conversion
ROM, 29...multiplier, 35...multiplier/divider,
38... Multiplier, 40... Multiplier, 45...
PRAM, 52...Instruction decoder,
53...Program counter, 54...ROM.

Claims (1)

【特許請求の範囲】 １ 複数種の処理が所定の順序でかつ各処理が異
なる繰り返し間隔で配置されたマイクロプログラ
ムを記憶したプログラムメモリ手段と、 このプログラムメモリ手段に記憶された上記マ
イクロプログラムを最初から所定の順序で繰返し
アクセスするアクセス手段と、 このアクセス手段により上記マイクロプログラ
ムを解読して上記複数の処理の各処理を行う為の
一連の演算命令を順次送出するインストラクシヨ
ンデコーダ手段と、 上記複数の処理に必要なデータを記憶したデー
タメモリ手段と、 このデータメモリ手段からのデータに対して上
記インストラクシヨンデコーダ手段からの各処理
に基づく一連の演算命令に応答して夫々対応する
演算を実行する複数の演算手段と、 を具備した信号処理装置。[Scope of Claims] 1. Program memory means storing a microprogram in which a plurality of types of processing are arranged in a predetermined order and each processing at different repetition intervals; an access means that repeatedly accesses the microprogram in a predetermined order from the access means; an instruction decoder means that uses the access means to decode the microprogram and sequentially sends out a series of arithmetic instructions for performing each of the plurality of processes; a data memory means that stores data necessary for a plurality of processes; and a data memory means that performs corresponding operations on the data from the data memory means in response to a series of operation instructions based on each process from the instruction decoder means. A signal processing device comprising: a plurality of arithmetic means for execution;