JPH0571176B2 - - Google Patents
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- JPH0571176B2 JPH0571176B2 JP11559387A JP11559387A JPH0571176B2 JP H0571176 B2 JPH0571176 B2 JP H0571176B2 JP 11559387 A JP11559387 A JP 11559387A JP 11559387 A JP11559387 A JP 11559387A JP H0571176 B2 JPH0571176 B2 JP H0571176B2
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は低ソース抵抗と高ドレイン耐圧に有す
る電界効果トランジスタの製造方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for manufacturing a field effect transistor having low source resistance and high drain breakdown voltage.
＜従来の技術＞
従来の電界効果トランジスタ（FETという）
としては、ソース抵抗（Rsp）を低減させるとと
もに、製造工程を簡便化するため、第２図に示す
ように、半導体基板１１の主表面に能動層１２を
形成し、この能動層１２の主表面上に形成された
ゲート電極１３をマスクとして、能動層１２と同
一の導電型となる不純物を拡散或いはイオン注入
により導入して、高濃度のソース領域１４および
ドレイン領域１５を形成することにより、ソース
およびドレイン領域１４，１５をゲート領域に対
して自己整合させて製造されたものがある。な
お、図中１６はソース電極、１７はドレイン電極
である。<Conventional technology> Conventional field effect transistor (referred to as FET)
In order to reduce the source resistance (R sp ) and simplify the manufacturing process, an active layer 12 is formed on the main surface of the semiconductor substrate 11 as shown in FIG. Using the gate electrode 13 formed on the surface as a mask, impurities having the same conductivity type as the active layer 12 are introduced by diffusion or ion implantation to form a highly concentrated source region 14 and drain region 15. Some devices are manufactured by aligning the source and drain regions 14, 15 with the gate region. In the figure, 16 is a source electrode, and 17 is a drain electrode.
＜発明が解決しようとする問題点＞
しかし、従来のこの種の電界効果トランジスタ
は、ドレイン電圧を10V以上にすると、ゲート・
ドレイン間が破壊しやすく、充分なドレイン耐圧
が得られなかつたり、あるいはゲート・ドレイン
容量が増大する等の問題があつた。このドレイン
耐圧の低下やゲート・ドレイン容量の増大はドレ
イン側の高濃度領域１５がゲート電極１３に近接
していることによるが、これはソース抵抗を低下
させるためにソース側の高濃度領域１４をゲート
電極１３に対して自己整合的に形成する結果、生
じることによる。<Problems to be solved by the invention> However, in conventional field effect transistors of this type, when the drain voltage is increased to 10V or more, the gate voltage
There were problems such as the space between the drains was easily destroyed, a sufficient drain breakdown voltage could not be obtained, and the gate-drain capacitance increased. This decrease in drain breakdown voltage and increase in gate-drain capacitance is due to the fact that the high concentration region 15 on the drain side is close to the gate electrode 13, but this is because the high concentration region 14 on the source side is This is caused by the formation of the gate electrode 13 in a self-aligned manner.
ドレイン耐圧を向上させるために、ドレイン側
の高濃度領域をゲート電極から離すことは、従来
の自己整合法でも試みられているが、この方法に
よると、ソース側高濃度領域も同時にゲート電極
から離れてしまい、その結果、ソース抵抗が増大
して良好なFET特性を得ることができないとい
う欠点があつた。 Conventional self-alignment methods have also attempted to separate the high concentration region on the drain side from the gate electrode in order to improve drain breakdown voltage, but with this method, the high concentration region on the source side is also separated from the gate electrode at the same time. As a result, the source resistance increases and good FET characteristics cannot be obtained.
またFET特性の向上にはゲート長Lg（第２図）
の短縮が有効であるが、ゲート長Lgを短かくす
るとゲート抵抗が増大し、FET特性の向上をさ
またげるため、ゲート長Lgはある値より短かく
することができないという問題点があつた。 In addition, to improve FET characteristics, the gate length Lg (Fig. 2)
Although it is effective to shorten the gate length Lg, there is a problem in that the gate length Lg cannot be made shorter than a certain value because reducing the gate length Lg increases the gate resistance and hinders the improvement of FET characteristics.
本発明は上記諸点に鑑みて創案されたものであ
り、上記した従来の問題点を解決すべく、ソース
側高濃度領域をゲート電極から任意の距離L1離
れた位置に形成するとともにドレイン側高濃度領
域をゲート電極から任意の距離L2離れた位置に
形成し、かつL2をL1より大きくすることにより
ソース抵抗の増大を防ぎかつドレイン耐圧を向上
させると同時に、ゲート長の短縮によるゲート抵
抗の増大を抑えた電界効果トランジスタの製造方
法を提供することを目的としたものである。 The present invention was devised in view of the above-mentioned points, and in order to solve the above-mentioned conventional problems, the high concentration region on the source side is formed at an arbitrary distance L1 from the gate electrode, and the high concentration region on the drain side is By forming the concentration region at an arbitrary distance L2 from the gate electrode and making L2 larger than L1 , it is possible to prevent an increase in source resistance and improve drain breakdown voltage, while at the same time reducing the gate length by shortening the gate length. The object of the present invention is to provide a method for manufacturing a field effect transistor that suppresses an increase in resistance.
＜問題点を解決するための手段＞
上記の目的を達成するため、本発明の半導体基
板の主表面に能動層を形成し、この能動層と同一
表面上にソース電極、ゲート電極及びドレイン電
極を並置した電界効果トランジスタであつて、能
動層と同一の伝導型である不純物を高濃度に含有
するソース領域及びドレイン領域が能動層に相接
するように形成するとともに、ソース領域及びド
レイン領域と能動層がそれぞれ相接する位置とゲ
ート電極との間に所定の距離、即ち、ソース領域
と能動層領域とが相接する位置とゲート電極との
間の距離が、ドレイン領域と能動層領域とが相接
する位置とゲート電極との間の距離より小さい関
係が存在し、かつソース領域及びドレイン領域が
ゲート電極に対して自己整合的に形成する電界効
果トランジスタの製造方法は、半導体基板の主表
面上に能動層を形成するためのイオン注入を行な
い、しかる後同一表面上にソース電極、ゲート電
極、ドレイン電極を並置して電界効果トランジス
タを形成する際に、上記の半導体基板の能動層表
面上に２層の耐熱性金属からなるゲート電極を形
成する工程と、上記の半導体基板全面にレジスト
を塗布しホトマスクを上記の能動層以外の領域上
に形成する工程と、ソース側から斜めに露光、現
像することにより、上記のゲート電極のドレイン
側の側壁部から上記のドレイン側の所望の位置ま
での領域上及び上記の能動層以外の領域上にイオ
ン注入マスクを形成する工程と、上記の能動層と
同一伝導型となる不純物を高濃度にイオン注入し
て、ソース及びドレイン領域となる高濃度領域を
形成する工程と、上記のゲート電極を形成する２
層の耐熱性金属のうち半導体基板に接する耐熱性
金属をエツチングする工程と、上記の能動層及び
高濃度領域を熱処理により活性化する工程と、上
記の高濃度領域上にソース及びドレイン電極を形
成する工程とを含むように構成している。<Means for Solving the Problems> In order to achieve the above object, an active layer is formed on the main surface of the semiconductor substrate of the present invention, and a source electrode, a gate electrode, and a drain electrode are formed on the same surface as the active layer. A field effect transistor arranged in parallel, in which a source region and a drain region containing a high concentration of impurities of the same conductivity type as the active layer are formed so as to be in contact with the active layer; A predetermined distance between the positions where the layers are in contact with each other and the gate electrode, that is, the distance between the position where the source region and the active layer region are in contact with each other and the gate electrode is the distance between the drain region and the active layer region. A method for manufacturing a field effect transistor in which a relationship smaller than the distance between an adjacent position and a gate electrode exists, and a source region and a drain region are formed in self-alignment with the gate electrode, When ion implantation is performed to form an active layer on the semiconductor substrate, and then a source electrode, a gate electrode, and a drain electrode are juxtaposed on the same surface to form a field effect transistor, the active layer surface of the semiconductor substrate is a step of forming a gate electrode made of two layers of heat-resistant metal; a step of applying resist to the entire surface of the semiconductor substrate and forming a photomask on the region other than the active layer; and diagonal exposure from the source side. forming an ion implantation mask on the region from the drain side side wall of the gate electrode to the desired position on the drain side and on the region other than the active layer by developing; A step of ion-implanting impurities having the same conductivity type as the layer at a high concentration to form high concentration regions that will become source and drain regions, and step 2 of forming the gate electrode described above.
A process of etching the heat-resistant metal in contact with the semiconductor substrate among the heat-resistant metals in the layer, a process of activating the above-mentioned active layer and high concentration region by heat treatment, and forming source and drain electrodes on the above-mentioned high-concentration region. It is configured to include a step of.
＜実施例＞
以下、図面を参照して本発明の一実施例を詳細
に説明する。<Example> Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図ａ乃至ｇは本発明の一実施例を説明する
ための電界効果トランジスタの製造工程を示す断
面図である。 FIGS. 1A to 1G are cross-sectional views showing the manufacturing process of a field effect transistor for explaining one embodiment of the present invention.
第１図ａにおいて、半導体基板２１、例えば半
絶縁性GaAs基板２１に例えば半絶縁性GaAs基
板の場合、Siなどの不純物をイオン注入法により
導入し、ｎ型能動層２２を形成する。 In FIG. 1a, in the case of a semiconductor substrate 21, for example a semi-insulating GaAs substrate, impurities such as Si are introduced by ion implantation to form an n-type active layer 22. In FIG.
次に高融点金属２３及び高融点金属２４をスパ
ツタ法など適当な被着法を用いて半導体基板２１
の主表面上に被着して２層の耐熱性金属層を形成
する。高融点金属２３としては、例えばGaAsの
場合、熱処理によりシヨツトキー特性が劣化しな
いMo.W等の高融点金属又はそのシリサイドなど
が適当である。又、高融点金属２４としては熱処
理により変質せずかつ高融点金属２３をエツチン
グする時のマスクとなりうることが必要であり、
高融点金属２３として何を用いるかにより、適当
な金属を選ぶ。高融点金属２３及び高融点金属２
４の組み合わせ例としては、MoSi2とMo，Moと
Auなどがある。 Next, the high melting point metal 23 and the high melting point metal 24 are applied to the semiconductor substrate 21 using an appropriate deposition method such as a sputtering method.
is deposited on the main surface of the metal to form two heat-resistant metal layers. As the high melting point metal 23, for example, in the case of GaAs, a high melting point metal such as Mo.W, whose shot key characteristics do not deteriorate due to heat treatment, or its silicide is suitable. Further, the high melting point metal 24 must not change in quality due to heat treatment and can serve as a mask when etching the high melting point metal 23.
An appropriate metal is selected depending on what is used as the high melting point metal 23. High melting point metal 23 and high melting point metal 2
An example of a combination of 4 is MoSi 2 and Mo, Mo and
There are Au etc.
次いで、被着した高融点金属２３及び高融点金
属２４上に、ゲート電極加工用パターンをレジス
ト２５を用いて形成する。このレジスト２５の寸
法は必要とするゲート長より例えば0.4μm程度長
く設定しておく。 Next, a pattern for gate electrode processing is formed using a resist 25 on the deposited high melting point metal 23 and high melting point metal 24 . The dimensions of this resist 25 are set to be longer, for example, by about 0.4 μm than the required gate length.
次に第１図ｂに示すようにレジスト２５をマス
クとして高融点金属２３及び高融点金属２４をエ
ツチングし、ゲート電極を形成する。 Next, as shown in FIG. 1B, the high melting point metal 23 and the high melting point metal 24 are etched using the resist 25 as a mask to form a gate electrode.
次に第１図ｃに示すように、レジスト２５を剥
離した後、ゲート電極２３，２４と同等の厚みを
有するレジスト２５１を塗布し、ホトマスク２６
を用いて絶縁層となる部分をマスク合わせした
後、ソース側に鋭角な角度から露光し、現像す
る。この時、ゲート電極２３，２４がマスクとな
り第１図ｄに示すようにゲート電極のドレイン側
にレジスト２５２が残存する。尚この残存領域２
５２はゲート電極２３，２４の厚み及び露光角度
で任意に制御することができる。このようにし
て、レジスト２５１によつてイオン注入用のパタ
ーンを形成する。 Next, as shown in FIG. 1c, after removing the resist 25, a resist 251 having the same thickness as the gate electrodes 23, 24 is applied,
After using a mask to match the part that will become the insulating layer, the source side is exposed to light from an acute angle and developed. At this time, the gate electrodes 23 and 24 serve as masks, and a resist 252 remains on the drain side of the gate electrodes as shown in FIG. 1d. Furthermore, this remaining area 2
52 can be arbitrarily controlled by the thickness of the gate electrodes 23 and 24 and the exposure angle. In this way, a pattern for ion implantation is formed using the resist 251.
次に第１図ｅに示すようにレジスト２５１，２
５２及びゲート電極２３，２４をマスクとして用
い、能動層２２と同一の伝導型となる不純物を高
濃度イオン注入することにより、高濃度領域２
７，２８を形成する。このとき上記したレジスト
２５２によりドレイン側の高濃度領域２８は、ゲ
ート電極より長さαだけ離れる。そしてこのαの
長さはゲート電極２３，２４の厚み、露光の角度
及びイオン注入時の加速エネルギーの３点により
決まる。 Next, as shown in FIG.
52 and the gate electrodes 23 and 24 as a mask, the high concentration region 2 is implanted with high concentration impurities having the same conductivity type as the active layer 22.
7, 28 are formed. At this time, the high concentration region 28 on the drain side is separated from the gate electrode by a length α due to the resist 252 described above. The length α is determined by three points: the thickness of the gate electrodes 23 and 24, the angle of exposure, and the acceleration energy during ion implantation.
次に、第１図ｆに示すようにレジスト２５１及
び２５２を剥離した後、高融点金属２４をマスク
として高融点金属２３をエツチングする。このと
きのエツチング量をｂとすると、この工程の結
果、高融点金属２３はソース側高濃度領域２７か
ら距離ｂだけ離れたところに、ドレイン側高濃度
領域２８から距離ａ＋ｂだけ離れたところに形成
される。距離ａ，ｂとしては、例えば、ａ＝
0.4μm，ｂ＝0.2μm程度が適当である。 Next, as shown in FIG. 1F, after the resists 251 and 252 are peeled off, the high melting point metal 23 is etched using the high melting point metal 24 as a mask. Assuming that the amount of etching at this time is b, as a result of this step, the refractory metal 23 is formed at a distance b from the source side high concentration region 27 and at a distance a+b from the drain side high concentration region 28. be done. As distances a and b, for example, a=
Appropriate values are approximately 0.4 μm and b = 0.2 μm.
次に、第１図ｇに示すように、熱処理により能
動層２２及び高濃度領域２７，２８を活性化さ
せ、レジストを用いたリストオフ法により高濃度
領域２７，２８の上部にオーム性接触を形成する
金属２９，３０を被着する。合金化のための熱処
理により、金属２９，３０はそれぞれ電界効果ト
ランジスタのソース電極２９及びドレイン電極３
１となる。 Next, as shown in FIG. 1g, the active layer 22 and the high concentration regions 27 and 28 are activated by heat treatment, and ohmic contact is made on the upper parts of the high concentration regions 27 and 28 by a list-off method using a resist. The metals 29 and 30 to be formed are deposited. Through the heat treatment for alloying, the metals 29 and 30 become the source electrode 29 and drain electrode 3 of the field effect transistor, respectively.
It becomes 1.
以上によりゲート電極（高融点金属２３，２４
から成る）に対しソース側高濃度領域２７は距離
L1（＝ｂ）だけ離れ、ドレイン側高濃度領域２８
は距離L2（＝ａ＋ｂ）だけ離れた電界効果トラン
ジスタを製造することができる。また距離l1、距
離L2を適当な値に設定することにより、自己整
合型電界効果トランジスタにおいて、ソース抵抗
を増大させることなくドレイン耐圧やゲート・ド
レイン容量などを改善することができる。 As a result of the above, the gate electrodes (high melting point metals 23, 24
), whereas the source side high concentration region 27 is at a distance of
Separated by L 1 (=b), drain side high concentration region 28
can produce field effect transistors separated by a distance L 2 (=a+b). Further, by setting the distance l 1 and the distance L 2 to appropriate values, it is possible to improve drain breakdown voltage, gate-drain capacitance, etc. in a self-aligned field effect transistor without increasing the source resistance.
またゲート長を短縮しても、ゲート電極を構成
する２層の金属、すなわち高融点金属２３，２４
のうち、能動層領域２２と接触しない金属２４の
長さは一定に保たれており、ゲート抵抗はほとん
ど増大しない。従つて、電界効果トランジスタの
特性が有効に向上する。 Furthermore, even if the gate length is shortened, the two layers of metal constituting the gate electrode, that is, the high melting point metals 23 and 24
Among them, the length of the metal 24 that does not contact the active layer region 22 is kept constant, and the gate resistance hardly increases. Therefore, the characteristics of the field effect transistor are effectively improved.
＜発明の効果＞
以上詳述した様に、本発明の方法により従来の
実施例に比べて次の様な効果が得られる。<Effects of the Invention> As detailed above, the method of the present invention provides the following effects compared to the conventional embodiments.
ゲート電極（２層の耐熱性金属から成る）と
ソース電極又はドレイン電極との距離をそれぞ
れL1，L2とするとき、距離L1を例えば0.2〜
0.3μm、距離L2を例えば0.4〜数μmの再現性良
く高精度に制御することができるので、自己整
合型トランジスタのソース抵抗を増大させるこ
となくドレイン耐圧を向上させると共にゲー
ト・ドレイン容量の増加を防止することができ
る。 When the distances between the gate electrode (consisting of two layers of heat-resistant metal) and the source or drain electrode are L1 and L2 , respectively, the distance L1 is, for example, 0.2 to
0.3 μm, and distance L 2 can be controlled with high precision and repeatability of, for example, 0.4 to several μm, improving drain breakdown voltage and increasing gate-drain capacitance without increasing the source resistance of self-aligned transistors. can be prevented.
ゲート長を短縮してもゲート抵抗はほとんど
増大しないため、電界効果トランジスタの特性
が有効に向上する。 Even if the gate length is shortened, the gate resistance hardly increases, so the characteristics of the field effect transistor are effectively improved.
斜め蒸着・斜めイオン注入のような複雑な技
術を用いることなく、簡単に再現性良く非対称
構造の電界効果トランジスタを製造することが
できる。 A field effect transistor with an asymmetric structure can be easily manufactured with good reproducibility without using complicated techniques such as oblique vapor deposition or oblique ion implantation.
第１図ａ乃至ｇはそれぞれ本発明の一実施例を
説明するための電界効果トランジスタの製造工程
を示す断面図、第２図は従来の一例を示す電界効
果トランジスタの断面図である。
２１……半導体基板、２２……能動層、２３，
２４……高融点金属（ゲート電極）、２５，２５
１，２５２……レジスト、２６……マスク、２７
……高濃度のソース領域、２８……高濃度のドレ
イン領域、２９……ソース電極、３０……ドレイ
ン電極。
FIGS. 1A to 1G are cross-sectional views showing the manufacturing process of a field effect transistor for explaining an embodiment of the present invention, and FIG. 2 is a cross-sectional view of a conventional field effect transistor. 21...Semiconductor substrate, 22...Active layer, 23,
24... High melting point metal (gate electrode), 25, 25
1,252...Resist, 26...Mask, 27
. . . Highly doped source region, 28… Highly doped drain region, 29… Source electrode, 30… Drain electrode.
Claims (1)
めのイオン注入を行ない、しかる後同一表面上に
ソース電極、ゲート電極、ドレイン電極を並置し
て電界効果トランジスタを形成する際に、 前記半導体基板の能動層表面上に２層の耐熱性
金属からなるゲート電極を形成する工程と、前記
半導体基板全面にレジストを塗布しホトマスクを
前記能動層以外の領域上に形成する工程と、ソー
ス側から斜めに露光、現像することにより、前記
ゲート電極のドレイン側の側壁部から前記ドレイ
ン側の所望の位置までの領域上及び前記能動層以
外の領域上にイオン注入マスクを形成する工程
と、前記能動層と同一伝導型となる不純物を高濃
度にイオン注入して、ソース及びドレイン領域と
なる高濃度領域を形成する工程と、 前記ゲート電極を形成する２層の耐熱性金属の
うち半導体基板に接する耐熱性金属をエツチング
する工程と、 前記能動層及び高濃度領域を熱処理により活性
化する工程と、 前記高濃度領域上にソース及びドレイン電極を
形成する工程と を含むことを特徴とする電界効果トランジスタの
製造方法。[Claims] 1. Ion implantation is performed to form an active layer on the main surface of a semiconductor substrate, and then a source electrode, a gate electrode, and a drain electrode are juxtaposed on the same surface to form a field effect transistor. In this case, a step of forming a gate electrode made of two layers of heat-resistant metal on the surface of the active layer of the semiconductor substrate, and a step of applying a resist to the entire surface of the semiconductor substrate and forming a photomask on a region other than the active layer. By exposing and developing obliquely from the source side, an ion implantation mask is formed over the region from the drain side side wall of the gate electrode to a desired position on the drain side and over the region other than the active layer. a step of ion-implanting impurities having the same conductivity type as the active layer at a high concentration to form high-concentration regions that will become source and drain regions; The method is characterized by including the following steps: etching a heat-resistant metal in contact with the semiconductor substrate; activating the active layer and high concentration region by heat treatment; and forming source and drain electrodes on the high concentration region. A method for manufacturing a field effect transistor.
Priority Applications (1)
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|---|---|---|---|
| JP11559387A JPS63280462A (en) | 1987-05-12 | 1987-05-12 | Manufacture of field-effect transistor |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| JPS63280462A JPS63280462A (en) | 1988-11-17 |
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| JP (1) | JPS63280462A (en) |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2553690B2 (en) * | 1989-02-13 | 1996-11-13 | 三菱電機株式会社 | Method for manufacturing asymmetric structure FET |
| JP2786307B2 (en) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | Field effect transistor and method of manufacturing the same |
-
1987
- 1987-05-12 JP JP11559387A patent/JPS63280462A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63280462A (en) | 1988-11-17 |
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