JPH0568033B2

JPH0568033B2 -

Info

Publication number: JPH0568033B2
Application number: JP16929484A
Authority: JP
Inventors: Motoyoshi Shibano
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1984-08-15
Filing date: 1984-08-15
Publication date: 1993-09-28
Also published as: JPS6148178A

Description

【発明の詳細な説明】〔産業上の利用分野〕オーデイオテープデツキなど、複数のトラツク
にビツト位置が同一に記録されたデイジタル記録
媒体から、マルチヘツドによりデイジタル信号を
再生する方式の時間軸補正回路に関する。[Detailed Description of the Invention] [Industrial Field of Application] This invention relates to a time axis correction circuit for reproducing digital signals using a multihead from a digital recording medium such as an audio tape deck in which bit positions are recorded at the same position on a plurality of tracks. .

〔従来の技術〕固定ヘツド方式のデイジタルオーデイオテープ
デツキなどでは、ヘツドに対するテープ走行速度
が小さいので、高密度記録で符号伝送速度を高く
するためマルチヘツドによる再生方式をとる。マ
ルチトラツクの録音においては、テープの基準エ
ツヂからテープの幅方向にトラツクの始点を合わ
せて、一定の位置ごとに記録してゆく。しかし、
この録音テープを走行させマルチヘツドにより再
生する場合、各ヘツドの組立、取りつけの工作誤
差、テープ走行時のねじれなどで各トラツクから
検出した再生信号が時間的に合わず、ずれ、いわ
ゆるスキユーが生ずる。このため、スキユーが著
しいときは各トラツクの再生信号を同一のビツト
クロツクでデータ処理をすると、符号誤りが生ず
ることがある。そのため、各再生信号の時間軸を
何らかの手段により合わせる必要がある。スキユ
ーは個々の機械に依存し、機械的調整のみで完全
に調整することは難しく、最終的には電気的手段
で調整しなければならない。[Prior Art] In fixed head type digital audio tape decks, etc., the tape running speed relative to the head is slow, so a multi-head playback system is used to increase the code transmission speed with high-density recording. In multi-track recording, the starting point of the track is aligned in the width direction of the tape from the reference edge of the tape, and recording is made at fixed positions. but,
When this recording tape is run and played back by a multi-head, the playback signals detected from each track do not match in time due to errors in assembly and installation of each head, twisting during tape running, etc., resulting in a so-called skew. Therefore, when the skew is significant, code errors may occur if the reproduced signals of each track are processed using the same bit clock. Therefore, it is necessary to align the time axes of each reproduced signal by some means. Skew depends on each individual machine, and it is difficult to completely adjust it by mechanical adjustment alone, and ultimately it must be adjusted by electrical means.

一般的に、デイジタル信号の時間軸の誤差補正
はメモリを利用する。固定マルチヘツド方式で
も、通常、各トラツクの信号を共通の大きなメモ
リに書きこみ、読みだしの際に読みだし時間を揃
える方法によつている。一方固定ヘツド方式では
各チヤネルの信号を複数のトラツクに分割して記
録してある（インタリーブ）ので、メモリにかき
こみ後フオートマツトに従つて読み出す際分割デ
ータを揃える。上記の方法では、トラツク数、チ
ヤネル数が大きいと、メモリ制御回路が極めて複
雑になる欠点があつた。 Generally, memory is used to correct errors in the time axis of digital signals. Even in the fixed multihead system, the signals of each track are usually written into a common large memory, and the reading times are made the same when reading them out. On the other hand, in the fixed head system, the signals of each channel are divided into a plurality of tracks and recorded (interleaved), so the divided data are aligned when read out according to the format after being written into the memory. The above method has the disadvantage that when the number of tracks and channels is large, the memory control circuit becomes extremely complex.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明の目的は、データをすべて一旦共通のメ
モリにストアしてから何もかもメモリの制御回路
に負担させるという従来の方式でなく、各トラツ
クの信号をメモリに入力する際に、メモリ作用の
あるバツフアで時間軸補正を行ない、かつメモリ
入力のアドレスをフオーマツトに従つてデインタ
リーブするようメモリへ入力することによつて、
時間軸補正とデインタリーブを兼ねた簡単な回路
構成のスキユーキラー回路を提供することにあ
る。 The purpose of the present invention is to use a buffer with a memory function when inputting each track signal to the memory, instead of the conventional method of storing all data in a common memory and then burdening the memory control circuit. By performing time axis correction with and inputting the memory input address to the memory to be deinterleaved according to the format
An object of the present invention is to provide a skew killer circuit with a simple circuit configuration that serves both time axis correction and deinterleaving.

〔問題点を解決するための手段〕[Means for solving problems]

本発明においては、各トラツクごとにデータ蓄
積部を設け、共通のトラツク制御部によつて、特
定の１トラツクの同期信号を時間の基準としデー
タ蓄積部のデータを時分割で共通バスに送出し、
かつ制御部は現在どのトラツクからデータが共通
バスに送出されているか識別し、フオーマツトに
従いアドレスを作成することでデインタリーブさ
れたデータがメモリにかきこまれる。 In the present invention, a data storage section is provided for each track, and a common track control section sends the data in the data storage section to the common bus in a time-division manner using the synchronization signal of one specific track as a time reference. ,
The control section identifies from which track data is currently being sent to the common bus, and creates an address according to the format, thereby writing the deinterleaved data into the memory.

すなわち、各データ蓄積部は、各トラツクの再
生信号から同期信号を抽出し、再生信号と合わせ
てデータとしてメモリ作用のあるバツフアに書き
こみ、読みだし信号があるときに書きこみ優先し
て共通バスに前記バツフアからデータを送出す
る。 That is, each data storage section extracts a synchronization signal from the playback signal of each track, writes it together with the playback signal as data to a buffer that functions as a memory, and when there is a read signal, it gives priority to writing and transfers it to the common bus. The data is sent from the buffer.

トラツク制御部は、特定の１トラツクからの同
期信号を入力し、この同期信号に同期して時分割
的に発生したタイミングパルスを各トラツクに読
みだし信号として供給し、かつ共通バスに送出さ
れた各トラツクのデータの、メモリへの書きこみ
を制御する。トラツク制御部は共通バスの同期信
号ラインから、同期信号を入力して読みだし中の
トラツクを識別し、前記メモリへのデインタリー
ブ書きこみアドレスを発生するようにしている。 The track control section inputs a synchronization signal from one specific track, supplies timing pulses generated in a time-division manner in synchronization with this synchronization signal to each track as a readout signal, and sends them out to the common bus. Controls writing of each track's data to memory. The track control section inputs a synchronization signal from the synchronization signal line of the common bus, identifies the track being read, and generates a deinterleave write address to the memory.

〔実施例〕〔Example〕

第１図は本発明の一実施例の回路ブロツク図で
ある。データ蓄積部１０，２０を各トラツク数だ
け設ける。こゝでは第１トラツクを特定トラツク
としてデータ蓄積部１０の同期信号ａがトラツク
制御部へ送られている。データ蓄積部２０はその
他のトラツクを、第ｉトラツクとして、代表させ
たものである。データ蓄積部１０，２０の回路構
成は同一であるから、データ蓄積部１０で説明す
る。トラツクの再生信号が直並列変換回路１１で
並列信号に変換され、メモ作用のあるバツフア１
２のストアされる。このとき同期検出・同期保護
回路１３により同期信号を抽出し、再生信号と合
わせてデータとしてバツフア１２にストアする。
本例では８ビツトデータで７ビツトを再生信号と
する。同期信号ａはタイミングジエネレータ１４
に入力して、リード／ライト信号１４ａをライト
となしバツフア１２にデータを書きこむ。書きこ
みアドレスはアドレスジエネレータ１６により定
まる。 FIG. 1 is a circuit block diagram of one embodiment of the present invention. Data storage sections 10 and 20 are provided for each number of tracks. Here, the synchronization signal a of the data storage section 10 is sent to the track control section with the first track as a specific track. The data storage section 20 represents the other tracks as the i-th track. Since the circuit configurations of the data storage units 10 and 20 are the same, the data storage unit 10 will be explained. The reproduced signal of the track is converted into a parallel signal by the serial/parallel conversion circuit 11, and a buffer 1 with a memo function is created.
2 are stored. At this time, the synchronization detection/synchronization protection circuit 13 extracts the synchronization signal and stores it in the buffer 12 as data together with the reproduced signal.
In this example, 7 bits of 8-bit data are used as a reproduction signal. The synchronization signal a is sent to the timing generator 14
The data is written into the buffer 12 by inputting the read/write signal 14a as a write signal. The write address is determined by the address generator 16.

トラツク制御部３０は、タイミングジエネレー
タ３１とアドレスジエネレータ３２とからなる。
タイミングジエネレータ３１は特定のトラツクで
あるデータ蓄積部１０の同期信号ａを入力し、時
分割的に時間的に定まつた信号b₁，b₂，…b_i，…
b_oを発生する。この信号はそれぞれ、第１トラツ
ク，…第ｎトラツクに送出されている。またタイ
ミングジエネレータ３１には共通のデータバス４
０の１ライン４０１からの信号が入力される。ラ
イン４０１はデータバス４０のうちの１ビツトで
あつて、各データ蓄積部１０，２０から同期信号
が時分割的にのつている。 The track control section 30 consists of a timing generator 31 and an address generator 32.
The timing generator 31 inputs the synchronization signal a of the data storage unit 10, which is a specific track, and generates time-divided signals b ₁ , b ₂ , . . . b _i , . . .
b to generate _o . These signals are sent to the first track, . . . the nth track, respectively. The timing generator 31 also has a common data bus 4.
A signal from one line 401 of 0 is input. A line 401 is one bit of the data bus 40, and a synchronization signal is transmitted from each data storage section 10, 20 in a time-division manner.

信号b₁〜b_oは各データ蓄積部１０，２０の優先
判定回路１５，２５に入力する。この信号が入る
とタイミングジエネレータ１４，２４は優先的に
リード／ライト信号１４ａ，２４ａをリードとな
し、アドレスジエネレータ１６，２６によりきま
るアドレスのデータがバツフア１２，２２からデ
ータバス４０に送られる。信号b₁〜b_oは特定のト
ラツクの同期信号ａに同期して、一定時間に時分
割で発生するから、データバス４０上には、時分
割的に各トラツクの再生信号がのる。 Signals b ₁ to _{b o} are input to priority determination circuits 15 and 25 of each data storage section 10 and 20. When this signal is input, the timing generators 14 and 24 preferentially read the read/write signals 14a and 24a, and the data at the address determined by the address generators 16 and 26 is sent from the buffers 12 and 22 to the data bus 40. . Since the signals b ₁ _-bo are generated in time division at a fixed time in synchronization with the synchronization signal a of a specific track, the reproduced signals of each track are carried on the data bus 40 in a time division manner.

トラツク制御部３０には、データバス４０の中
の同期信号ライン４０１から、同期信号がタイミ
ングジエネレータ３１に入力しているので、現在
データバス４０上にどのトラツクがあるかを信号
b₁〜b_oと対照して識別できる。そしてアドレスジ
エネレータ３２が識別情報により駆動され、デイ
ンタリーブを考慮したRAM５０の書きこみアド
レスを発生する。データバス４０上の各トラツク
再生信号はそのアドレスによりRAM５０に記録
される。 Since a synchronization signal is input to the timing generator 31 from the synchronization signal line 401 in the data bus 40, the track control unit 30 receives a signal indicating which track is currently on the data bus 40.
It can be distinguished by contrasting with b ₁ to b _o . The address generator 32 is then driven by the identification information and generates a write address for the RAM 50 taking deinterleaving into consideration. Each track reproduction signal on data bus 40 is recorded in RAM 50 according to its address.

〔発明の効果〕〔Effect of the invention〕

以上、詳しく説明したように、マルチヘツドの
各トラツク再生信号は一旦各トラツクごとにバツ
フアにストアされ、データバス上に時分割的に送
出される。この送出タイミングは、特定の１トラ
ツクの信号から抽出された同期信号から時分割的
に作成されたタイミングパルスにより、優先的に
きめられる。従つてスキユーを完全に補正するこ
とができる。またRAMに共通パスからデインタ
リーブされたアドレスに容易に書きこむことがで
きる。このように、本発明によれば簡単な回路で
スキユー補正と同時にデインタリーブをなすこと
ができる。 As described in detail above, the track reproduction signals of the multihead are once stored in a buffer for each track and sent out on the data bus in a time-division manner. This transmission timing is preferentially determined by a timing pulse created in a time-division manner from a synchronization signal extracted from a signal of one specific track. Therefore, skew can be completely corrected. It is also easy to write to addresses that are deinterleaved from a common path in RAM. As described above, according to the present invention, it is possible to perform skew correction and deinterleaving simultaneously with a simple circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の回路ブロツク図で
ある。１０，２０…データ蓄積部、３０…トラツク制
御部、４０…データバス、５０…RAM、１２，
２２…バツフア、１３，２３…同期検出・同期保
護回路、１４，２４，３１…タイミングジエネレ
ータ、１６，２６，３２…アドレスジエネレー
タ、１５，２５…優先判定回路、４０１…同期信
号ライン。 FIG. 1 is a circuit block diagram of one embodiment of the present invention. 10, 20...Data storage unit, 30...Track control unit, 40...Data bus, 50...RAM, 12,
22... Buffer, 13, 23... Synchronization detection/synchronization protection circuit, 14, 24, 31... Timing generator, 16, 26, 32... Address generator, 15, 25... Priority determination circuit, 401... Synchronization signal line.

Claims

【特許請求の範囲】１複数のトラツクに記録されているデイジタル
記録媒体から、マルチヘツドにより再生する方式
において、各トラツクの再生信号から同期信号を抽出し、
再生信号と合わせてデータとしてメモリ作用のあ
るバツフアに書きこみ、読みだし信号があるとき
に書きこみに優先して共通バスに前記バツフアか
らデータを送出する各トラツクごとに設けたデー
タ蓄積部と、特定の１トラツクからの同期信号を
入力し、該同期信号に同期して時分割的に発生し
たタイミングパルスを、各トラツクに読みだし信
号として供給し、かつ共通バスに送出された各ト
ラツクのデータの、メモリへの書きこみを制御す
るトラツク制御部とを備え、前記トラツク制御部は共通バスの同期信号ライ
ンから、同期信号を入力して読みだし中のトラツ
クを識別し、前記メモリへのデインタリーブ書き
こみアドレスを発生することを特徴とするスキユ
ーキラー回路。[Scope of Claims] 1. In a multi-head reproduction method from a digital recording medium recorded on a plurality of tracks, a synchronization signal is extracted from the reproduction signal of each track,
a data storage unit provided for each track that writes data together with a playback signal to a buffer having a memory function, and sends the data from the buffer to a common bus with priority over writing when there is a read signal; A synchronization signal from one specific track is input, a timing pulse generated in a time-division manner in synchronization with the synchronization signal is supplied to each track as a readout signal, and the data of each track is sent to a common bus. and a track control unit that controls writing to the memory, and the track control unit inputs a synchronization signal from a synchronization signal line of a common bus to identify the track being read, and controls the write to the memory. A skew killer circuit characterized by generating interleaved write addresses.