JPH0567790A - Manufacture of non-volatile semiconductor memory device - Google Patents
Manufacture of non-volatile semiconductor memory deviceInfo
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- JPH0567790A JPH0567790A JP22922191A JP22922191A JPH0567790A JP H0567790 A JPH0567790 A JP H0567790A JP 22922191 A JP22922191 A JP 22922191A JP 22922191 A JP22922191 A JP 22922191A JP H0567790 A JPH0567790 A JP H0567790A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は不揮発性半導体記憶装
置の製造方法に関する。さらに詳しくは、記憶内容を電
気的に書き込み／消去可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device. More specifically, it relates to a method for manufacturing a nonvolatile semiconductor memory device (EEPROM) capable of electrically writing / erasing stored contents.
【０００２】[0002]
【従来の技術】従来から、記憶内容を電気的に書き込み
／消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
として、フローティングゲートを有するＦＬＯＴＯＸ型
のＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭにおいて
は、ゲート酸化膜として極薄のトンネル酸化膜を部分的
に有するものが用いられ、このトンネル酸化膜を通じて
上記フローティングゲート内へ電子を注入するかしない
かによって、ビットやワード単位等の記憶がなされる。2. Description of the Related Art Conventionally, a nonvolatile semiconductor memory device (EEPROM) capable of electrically writing / erasing stored contents
As such, a FLOTOX type EEPROM having a floating gate is known. In the EEPROM, a gate oxide film partially having an extremely thin tunnel oxide film is used. Depending on whether or not electrons are injected into the floating gate through the tunnel oxide film, bit or word unit storage is performed. Is done.
【０００３】[0003]
【発明が解決しようとする課題】上記ＦＬＯＴＯＸ型の
ＥＥＰＲＯＭの等価回路を図１０に示す。ここでトンネ
ル酸化膜への印加電圧は、プログラム電圧Vppにたいし
て下記の関係を有する。 VOx=C1/(C1+C2)×Vp 即ち、トンネル酸化膜に印加される電圧は、カップリン
グレシオ Rc=C1/(C1+C2) で決定され、Rcが大きいほど、素子のサイズの縮小に適
合する。そしてRcを増加させるためには、書き込み／消
去用窓の面積、即ちトンネル酸化膜部の面積が小さいほ
どＣ２が減少し、有利である。しかしながら、上記トン
ネル酸化膜の面積は、フォトエッチングによる微細加工
技術の精度に依存していた。この発明はかかる状況下に
なされたものであり、微小面積のトンネル酸化膜を有す
るＥＥＰＲＯＭを製造する方法を提供するものである。An equivalent circuit of the FLOTOX type EEPROM is shown in FIG. Here, the voltage applied to the tunnel oxide film has the following relationship with the program voltage Vpp. V O x = C1 / (C1 + C2) × Vp That is, the voltage applied to the tunnel oxide film is determined by the coupling ratio Rc = C1 / (C1 + C2) .The larger Rc, the larger the device size. Suitable for reduction. In order to increase Rc, it is advantageous that C2 decreases as the area of the write / erase window, that is, the area of the tunnel oxide film portion decreases. However, the area of the tunnel oxide film depends on the precision of the fine processing technique by photoetching. The present invention has been made under such circumstances, and provides a method of manufacturing an EEPROM having a tunnel oxide film having a minute area.
【０００４】[0004]
【課題を解決するための手段及び作用】かくしてこの発
明によれば、半導体基板上に、トンネル酸化膜を有する
フローティングゲートと、コントロールゲートを有して
電気的に書き込み／消去可能な不揮発性半導体記憶装置
を製造することからなり、上記トンネル酸化膜が、ｉ）
ゲート酸化膜を有する半導体基板上に、窓を有するマス
クを形成する工程、ii）上記窓及びゲート酸化膜を通じ
て半導体基板上に不純物イオンを注入する工程、iii）
上記窓部分のゲート酸化膜を適当な残膜を残してエッチ
ング除去する工程、iv）上記エッチング領域にシリコン
窒化膜のサイドウォールを形成する工程、Ｖ）上記半導
体基板を酸化処理をすることによって上記エッチング窓
の中央部が酸化され、周辺部のシリコン窒化膜サイドウ
ォール下部が実質的に非酸化層となる選択酸化層を形成
する工程、vi）上記窒化膜サイドウォールを除去する工
程、vii）上記非酸化層部位を洗浄した後、その非酸化
層部位を酸化処理に付す工程とにより形成されることか
らなる不揮発性半導体記憶装置の製造方法が提供され
る。即ち、この発明は、前記目的を達成するべく、熱酸
化時において、前記エッチング窓中央部が該窓周辺部の
窒化膜サイドウォール下部と比較して選択的に酸化され
る点を利用して、狭いトンネル酸化膜領域の形成が、自
己整合的に行えるように構成したものである。。Thus, according to the present invention, a nonvolatile semiconductor memory in which a floating gate having a tunnel oxide film and a control gate are electrically writable / erasable on a semiconductor substrate is provided. Manufacturing the device, wherein the tunnel oxide film is i)
Forming a mask having a window on a semiconductor substrate having a gate oxide film, ii) implanting impurity ions on the semiconductor substrate through the window and the gate oxide film, iii)
Etching away the gate oxide film in the window portion leaving an appropriate residual film, iv) forming a sidewall of a silicon nitride film in the etching region, and V) oxidizing the semiconductor substrate by oxidizing the semiconductor substrate. Forming a selective oxide layer in which the central part of the etching window is oxidized and the lower part of the silicon nitride film side wall in the peripheral part is substantially a non-oxidized layer, vi) the step of removing the nitride film side wall, vii) the above A method for manufacturing a non-volatile semiconductor memory device is provided, which comprises a step of cleaning the non-oxidized layer portion and then subjecting the non-oxidized layer portion to an oxidation treatment. That is, in order to achieve the above-mentioned object, the present invention utilizes the fact that, at the time of thermal oxidation, the central portion of the etching window is selectively oxidized as compared with the lower portion of the nitride film sidewall in the peripheral portion of the window, The narrow tunnel oxide film region is formed in a self-aligned manner. ..
【０００５】[0005]
【実施例】図９は、この発明の方法によって作成され
た、一実施例のＥＥＰＲＯＭの要部を示す構成説明図で
ある。図９において、このＥＥＰＲＯＭは、シリコン基
板１上にトンネル酸化膜２を有するゲート絶縁膜６を介
してポリシリコンからなるフローティングゲート３及び
コントロールゲート４を備えてなる。なお符号７は不純
物拡散領域をであるＮ+拡散層を示す。かかるＥＥＰＲ
ＯＭの製造工程について図１〜図８を参照して以下、詳
述する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 9 is a structural explanatory view showing an essential part of an EEPROM of an embodiment produced by the method of the present invention. In FIG. 9, this EEPROM comprises a floating gate 3 and a control gate 4 made of polysilicon on a silicon substrate 1 with a gate insulating film 6 having a tunnel oxide film 2 interposed therebetween. Reference numeral 7 represents an N + diffusion layer which is an impurity diffusion region. Such EEPR
The manufacturing process of the OM will be described in detail below with reference to FIGS.
【０００６】まず、図１に示すごとくＰ型シリコン基板
１上にゲート酸化膜６（膜厚約３０ｎｍ）が形成され、
その上にレジスト８が形成される。この際、レジスト８
の所定の部位に、フォトリソグラフィによって所定の大
きさのイオン注入及びエッチング用窓１０が形成されて
いる。このレジスト８をマスクにして、ゲート酸化膜６
を通じてシリコン基板上にＮ型の不純物イオンを注入し
て、イオン注入層７ａを形成する。続いて、このレジス
ト８をマスクにして、異方性エッチングによって、ゲー
ト酸化膜６のエッチングがなされる（図２参照）。但し
ここで、ゲート酸化膜６をシリコン基板表面が露出する
まで除去しないで、膜厚ｄが数ｎｍの残膜６ａを残して
おくことで段差部１１を形成する。この後、ＳＩＮをデ
ボし、異方性エッチングで、このゲート酸化膜段差部１
１に、ＳＩＮサイドウォール１２を形成する。このサイ
ドウォールは、先のエッチング窓端から０．０２〜０．
０３μｍのオフセット領域を形成する（図３参照）。こ
の後、高温の熱酸化膜処理を施す。これにより、サイド
ウォール下部と比較して、該開口部の中央部９の酸化膜
１３の膜厚が大きくなる（図４参照）。ついで、ＳＩＮ
サンドウォール１２を除去する（図５参照）。その後、
適当なエッチング処理を施し、サイドウォール下部にあ
った酸化膜を除去し、その部分にシリコン基板露出部ａ
を形成する（図６参照）。再びシリコン基板を熱酸化条
件に処すことにより、図７に示すように、厚み８μｍの
トンネル酸化膜２を形成する。かかるトンネル酸化膜２
の領域は、図４のサイドウォールのオフセット幅と同程
度であり、小面積のものである。このようにして、トン
ネル酸化膜２を自己整合的に形成した後、公知の方法に
よって、ポリシリコンからなるフローティングゲート
３、コントロールゲート４、セレクトゲート５及びセレ
クトゲート用拡散領域等の形成がなされ（図８参照）、
図９に示すときＥＥＰＲＯＭが得られる。First, as shown in FIG. 1, a gate oxide film 6 (film thickness of about 30 nm) is formed on a P-type silicon substrate 1,
A resist 8 is formed thereon. At this time, the resist 8
An ion implantation and etching window 10 having a predetermined size is formed by photolithography at a predetermined portion of. Using this resist 8 as a mask, the gate oxide film 6
Then, N-type impurity ions are implanted into the silicon substrate to form the ion-implanted layer 7a. Then, the gate oxide film 6 is etched by anisotropic etching using the resist 8 as a mask (see FIG. 2). However, here, the step portion 11 is formed by not removing the gate oxide film 6 until the surface of the silicon substrate is exposed, but leaving a residual film 6a having a film thickness d of several nm. After that, the SIN is removed, and anisotropic etching is applied to the gate oxide film step portion 1
1, the SIN side wall 12 is formed. This sidewall is 0.02 to 0.
An offset region of 03 μm is formed (see FIG. 3). After that, high temperature thermal oxide film treatment is performed. As a result, the thickness of the oxide film 13 in the central portion 9 of the opening becomes larger than that in the lower portion of the sidewall (see FIG. 4). Then SIN
The sand wall 12 is removed (see FIG. 5). afterwards,
An appropriate etching process is performed to remove the oxide film under the sidewall, and the silicon substrate exposed portion a
Are formed (see FIG. 6). By subjecting the silicon substrate to the thermal oxidation condition again, the tunnel oxide film 2 having a thickness of 8 μm is formed as shown in FIG. Such tunnel oxide film 2
The area of (1) is about the same as the offset width of the sidewall in FIG. 4, and has a small area. In this way, after the tunnel oxide film 2 is formed in a self-aligned manner, the floating gate 3, the control gate 4, the select gate 5 and the select gate diffusion region made of polysilicon are formed by a known method ( (See FIG. 8),
An EEPROM is obtained as shown in FIG.
【０００７】[0007]
【発明の効果】この発明の製造方法によれば、小面積の
トンネル酸化膜領域を有し、より高集積化らにこのトン
ネル酸化膜は、自己整合的に形成されるために、フォト
リソグラフィーおよび、エッチングの最小線幅に制限さ
れることがなく、また、アライメントずれも解消され
る。According to the manufacturing method of the present invention, a tunnel oxide film region having a small area is formed, and the tunnel oxide film is formed in a self-aligned manner in accordance with higher integration. , The minimum line width of etching is not limited, and misalignment is eliminated.
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。FIG. 1 is a structural explanatory view showing a first step of a manufacturing process in an embodiment of the present invention.
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。FIG. 2 is a structural explanatory view showing a second step of the manufacturing process in the above embodiment.
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。FIG. 3 is a structural explanatory view showing a third step of the manufacturing process in the above embodiment.
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。FIG. 4 is a structural explanatory view showing a fourth step of the manufacturing process in the above-mentioned embodiment.
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。FIG. 5 is a structural explanatory view showing a fifth step of the manufacturing process in the above-mentioned embodiment.
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。FIG. 6 is a structural explanatory view showing a sixth step of the manufacturing process in the above-mentioned embodiment.
【図７】上記実施例における製造工程の第７ステップを
示す構成説明図である。FIG. 7 is a structural explanatory view showing a seventh step of the manufacturing process in the above-mentioned embodiment.
【図８】上記実施例における製造工程の第７ステップを
示す構成説明図である。FIG. 8 is a structural explanatory view showing a seventh step of the manufacturing process in the above-mentioned embodiment.
【図９】上記実施例の方法により得られたＥＥＰＲＯＭ
の構成説明図である。FIG. 9 is an EEPROM obtained by the method of the above embodiment.
FIG.
【図１０】一般のＥＥＰＲＯＭの等価回路図である。FIG. 10 is an equivalent circuit diagram of a general EEPROM.
１ シリコン半導体基板 ２ トンネル酸化膜 ３ フローティングゲート ４ コントロールゲート ５ セレクトゲート ６ ゲート酸化膜 ７ 不純物拡散領域 ８ フォトレジスト ９ 開口部中央部 １０ 開口部 １１ ゲート酸化膜段差部 １２ ＳＩＮサイドウォール 1 Silicon Semiconductor Substrate 2 Tunnel Oxide Film 3 Floating Gate 4 Control Gate 5 Select Gate 6 Gate Oxide Film 7 Impurity Diffusion Region 8 Photoresist 9 Opening Center 10 Opening 11 Gate Oxide Step 12 SIN Sidewall
Claims (1)
るフローティングゲートと、コントロールゲートを有し
て電気的に書き込み／消去可能な不揮発性半導体記憶装
置を製造することからなり、上記トンネル酸化膜が、 ｉ）ゲート酸化膜を有する半導体基板上に、窓を有する
マスクを形成する工程、 ii）上記窓及びゲート酸化膜を通じて半導体基板上に不
純物イオンを注入する工程、 iii）上記窓部分のゲート酸化膜を適当な残膜を残して
エッチング除去する工程、 iv）上記エッチング領域にシリコン窒化膜のサイドウォ
ールを形成する工程、 Ｖ）上記半導体基板を酸化処理をすることによって上記
エッチング窓の中央部が酸化され、周辺部のシリコン窒
化膜サイドウォール下部が実質的に非酸化層となる選択
酸化層を形成する工程、 vi）上記窒化膜サイドウォールを除去する工程、 vii）上記非酸化層部位を洗浄した後、その非酸化層部
位を酸化処理に付す工程とにより形成されることからな
る不揮発性半導体記憶装置の製造方法。1. A method for manufacturing an electrically writable / erasable nonvolatile semiconductor memory device having a floating gate having a tunnel oxide film and a control gate on a semiconductor substrate, wherein the tunnel oxide film is formed. I) a step of forming a mask having a window on the semiconductor substrate having a gate oxide film, ii) a step of implanting impurity ions on the semiconductor substrate through the window and the gate oxide film, iii) a gate oxidation of the window portion A step of removing the film by etching while leaving an appropriate residual film, iv) a step of forming a sidewall of a silicon nitride film in the etching region, and a step of V) oxidizing the semiconductor substrate so that a central portion of the etching window is removed. The process of forming a selective oxide layer that is oxidized, and the lower portion of the silicon nitride film sidewall in the peripheral portion becomes a substantially non-oxidized layer, vi) A method of manufacturing a non-volatile semiconductor memory device, which comprises: a step of removing the nitride film side wall; vii) a step of cleaning the non-oxidized layer portion and then subjecting the non-oxidized layer portion to an oxidation treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22922191A JPH0567790A (en) | 1991-09-09 | 1991-09-09 | Manufacture of non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22922191A JPH0567790A (en) | 1991-09-09 | 1991-09-09 | Manufacture of non-volatile semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567790A true JPH0567790A (en) | 1993-03-19 |
Family
ID=16888728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22922191A Pending JPH0567790A (en) | 1991-09-09 | 1991-09-09 | Manufacture of non-volatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567790A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255691B1 (en) | 1997-12-19 | 2001-07-03 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing process thereof |
-
1991
- 1991-09-09 JP JP22922191A patent/JPH0567790A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255691B1 (en) | 1997-12-19 | 2001-07-03 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing process thereof |
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