JPH0567689A - Manufacture of multilayer wiring member and semiconductor device - Google Patents
Manufacture of multilayer wiring member and semiconductor deviceInfo
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- JPH0567689A JPH0567689A JP22763391A JP22763391A JPH0567689A JP H0567689 A JPH0567689 A JP H0567689A JP 22763391 A JP22763391 A JP 22763391A JP 22763391 A JP22763391 A JP 22763391A JP H0567689 A JPH0567689 A JP H0567689A
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- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、配線部材及び半導体装
置の製造方法に関し、特に、表面保護膜を有する配線部
材及び半導体装置の製造方法に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a wiring member and a semiconductor device, and more particularly to a technique effective when applied to a method of manufacturing a wiring member and a semiconductor device having a surface protective film.
【０００２】[0002]
【従来の技術】樹脂封止型パッケージを採用する半導体
装置においては、半導体ペレットの表面保護膜として窒
化珪素膜が設けられている。この窒化珪素膜は、例え
ば、プラズマＣＶＤ法で形成される。表面保護膜として
窒化珪素膜を設けることにより、樹脂封止部からの水分
の侵入を低減することができる。また、この窒化珪素膜
と樹脂封止部との間には、樹脂封止部との接着性を向上
するために、例えば、ポリイミド系の樹脂フィルムが設
けられる。2. Description of the Related Art In a semiconductor device employing a resin-sealed package, a silicon nitride film is provided as a surface protection film for semiconductor pellets. This silicon nitride film is formed by, for example, a plasma CVD method. By providing the silicon nitride film as the surface protection film, it is possible to reduce the intrusion of water from the resin sealing portion. In addition, for example, a polyimide resin film is provided between the silicon nitride film and the resin sealing portion in order to improve the adhesiveness with the resin sealing portion.
【０００３】前記窒化珪素膜と、最上層の内部配線との
間には、例えば、ＰＳＧ（ＰhosphoＳ ilicate Ｇlass）膜が設けられている。前記内部配
線は、例えば、アルミニウム膜で構成されている。前記
ＰＳＧ膜の膜厚は、前記内部配線よりも薄く構成されて
いる。また、このＰＳＧ膜の替わりに、例えば、テトラ
エトキシルオルソシラン（Ｔetra Ｅthoxylortho Ｓi
lane：以下、ＴＥＯＳという）膜が設けられている。こ
のＴＥＯＳ膜も、前記ＰＳＧ膜と同様に、前記内部配線
よりも薄く構成されている。このように、ＰＳＧ膜また
はＴＥＯＳ膜を、前記最上層の内部配線と窒化珪素膜と
の間に設けることにより、窒化珪素膜中の水素が半導体
ペレット側に侵入することを低減することができる。[0003] and the silicon nitride film, between the uppermost internal wiring, for example, PSG (P hospho S ilicate G lass) film is provided. The internal wiring is made of, for example, an aluminum film. The PSG film is thinner than the internal wiring. Further, in place of the PSG film, for example, tetra-ethoxylated ortho silane (T etra E thoxyl o rtho S i
lane: hereinafter, referred to as TEOS) film is provided. Like the PSG film, the TEOS film is also thinner than the internal wiring. By thus providing the PSG film or the TEOS film between the internal wiring of the uppermost layer and the silicon nitride film, it is possible to reduce the penetration of hydrogen in the silicon nitride film to the semiconductor pellet side.
【０００４】また、ガラスパッケージを採用する半導体
装置においては、パッケージ自体の気密性が良いため、
水分の侵入はほとんどないので、半導体ペレットの表面
保護膜として、ＰＳＧ膜が設けられている。このＰＳＧ
膜は、最上層の内部配線上に設けられ、この内部配線よ
りも膜厚が薄く構成されている。Further, in a semiconductor device employing a glass package, since the package itself has a good airtightness,
Since almost no water penetrates, a PSG film is provided as a surface protective film for semiconductor pellets. This PSG
The film is provided on the uppermost internal wiring and has a film thickness smaller than that of the internal wiring.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。However, as a result of examining the above-mentioned prior art, the present inventor has found the following problems.
【０００６】前記樹脂封止型パッケージを採用する半導
体装置の問題点を、図６（従来技術の問題点を説明する
ための要部断面図）を用いて説明する。Problems of the semiconductor device employing the resin-sealed package will be described with reference to FIG. 6 (a cross-sectional view of an essential part for explaining the problems of the prior art).
【０００７】図６に示すように、内部配線３の上層に
は、この内部配線３よりも膜厚が薄く構成されたＰＳＧ
膜８が設けられ、このＰＳＧ膜８の上層には、窒化珪素
膜５が設けられている。半導体装置の高集積化を図るた
めには、前記内部配線３間の間隔を狭くする必要があ
る。また、高集積化及び動作速度の高速化を図るには、
内部配線３の幅を細くし高集積化を図ると共に、その膜
厚を厚くして電流密度を所定値以下にし高速化を図る必
要がある。この結果、内部配線３の縦横比（アスペクト
比）が大きくなる。この場合、前記内部配線３間の間隔
が狭い領域（同図６では、Ａで示す）において、内部配
線間３の領域の縦横比（アスペクト比）が大きくなり、
この領域ＡでＰＳＧ膜８の被覆率が低下する。このた
め、このＰＳＧ膜８の上層に形成される窒化珪素膜５も
同様に被覆率が低下し、内部配線３間の領域に窒化珪素
膜５が埋め込まれてしまう。窒化珪素膜５の誘電率は、
酸化珪素膜等の絶縁膜と比べて約２倍程度と大きいの
で、内部配線３間の領域Ａに窒化珪素膜５が埋め込まれ
ている場合には、内部配線３間のカップリング容量が大
きくなる。この結果、内部配線３での信号伝送遅延が大
きくなり、半導体装置の動作速度が低下するという問題
があった。また、動作速度が低下した場合、半導体装置
の動作特性試験での不良率が大きくなり、半導体装置の
歩留りが低下するという問題があった。As shown in FIG. 6, a PSG having a film thickness smaller than that of the internal wiring 3 is formed on the upper layer of the internal wiring 3.
A film 8 is provided, and a silicon nitride film 5 is provided on the PSG film 8. In order to achieve high integration of the semiconductor device, it is necessary to narrow the interval between the internal wirings 3. In order to achieve high integration and high operating speed,
It is necessary to reduce the width of the internal wiring 3 to achieve high integration, and to increase the film thickness to reduce the current density to a predetermined value or less to increase the speed. As a result, the aspect ratio of the internal wiring 3 is increased. In this case, in a region where the space between the internal wirings 3 is narrow (indicated by A in FIG. 6), the aspect ratio of the region between the internal wirings 3 becomes large,
In this area A, the coverage of the PSG film 8 decreases. Therefore, the coverage of the silicon nitride film 5 formed on the PSG film 8 is also reduced, and the silicon nitride film 5 is embedded in the region between the internal wirings 3. The dielectric constant of the silicon nitride film 5 is
Since it is about twice as large as an insulating film such as a silicon oxide film, when the silicon nitride film 5 is embedded in the region A between the internal wirings 3, the coupling capacitance between the internal wirings 3 becomes large. .. As a result, there is a problem that the signal transmission delay in the internal wiring 3 becomes large and the operation speed of the semiconductor device is reduced. Further, when the operating speed is reduced, there is a problem that the defective rate in the operation characteristic test of the semiconductor device is increased and the yield of the semiconductor device is reduced.
【０００８】また、ＰＳＧ膜８及び窒化珪素膜５の被覆
率が低下することにより、内部配線３間の間隔が狭い領
域Ａに巣９が形成される。内部配線３間の領域Ａに巣９
が形成されている場合、この巣９内に、製造工程中に外
気が封入される。この外気中には、水分や水素１０が含
まれているため、内部配線３が腐食し、半導体装置の信
頼性が低下するという問題があった。また、水分や水素
１０により、半導体装置が備えている図示しないＭＩＳ
ＦＥＴのしきい値電圧が変動し、半導体装置の動作特性
が劣化するという問題があった。また、例えば、ＳＲＡ
Ｍ（Ｓtatic Ｒondom Ａccess Ｍemory）のメモリセ
ルの高抵抗負荷素子を、不純物を導入しない多結晶珪素
膜で構成した場合には、水分や水素１０により、この多
結晶珪素膜の抵抗値が変動し、メモリセルの動作特性が
劣化する（待期時の消費電流が増加する）という問題が
あった。Further, since the coverage of the PSG film 8 and the silicon nitride film 5 is reduced, the nest 9 is formed in the region A where the space between the internal wirings 3 is narrow. Nest 9 in the area A between the internal wiring 3
When the voids are formed, outside air is enclosed in the nest 9 during the manufacturing process. Since moisture and hydrogen 10 are contained in the outside air, there is a problem that the internal wiring 3 is corroded and the reliability of the semiconductor device is deteriorated. Also, due to moisture and hydrogen 10, an MIS (not shown) provided in the semiconductor device
There is a problem that the threshold voltage of the FET fluctuates and the operating characteristics of the semiconductor device deteriorate. Also, for example, SRA
M high resistance load element (S tatic R ondom A ccess M emory) memory cells, when constituted of a polycrystalline silicon film not doped with impurities is by moisture and hydrogen 10, the resistance value of the polycrystalline silicon film Fluctuates, and the operating characteristics of the memory cell deteriorate (the current consumption during the waiting period increases).
【０００９】また、前記領域Ａの近傍では、窒化珪素膜
５の応力により、ＰＳＧ膜８にクラック（亀裂）１１が
発生し、半導体装置の信頼性が低下するという問題があ
った。Further, in the vicinity of the region A, the stress of the silicon nitride film 5 causes a crack 11 in the PSG film 8, which causes a problem that the reliability of the semiconductor device is deteriorated.
【００１０】次に、ガラスパッケージを採用する半導体
装置の問題点を、図７（従来技術の問題点を説明するた
めの要部断面図）を用いて説明する。Next, the problem of the semiconductor device which employs the glass package will be described with reference to FIG. 7 (a cross-sectional view of the principal part for explaining the problem of the conventional technique).
【００１１】ガラスパッケージを採用する半導体装置の
場合には、図７に示すように、最上層の内部配線３上
に、ＰＳＧ膜８が設けられている。しかし、半導体装置
の高集積化及び動作速度の高速化を図るために内部配線
３のアスペクト比を大きくし、内部配線３間の間隔を狭
くした場合には、前記樹脂封止型パッケージを採用する
半導体装置の場合と同様に、内部配線３間の間隔が狭い
領域（同図７ではＡで示す）でＰＳＧ膜８の被覆率が低
下し、この領域Ａに巣９が形成される。しかし、ＰＳＧ
膜８の膜厚を厚くしても、この巣９の深さが深くなるだ
けで、巣９を消失させることはできない。In the case of a semiconductor device employing a glass package, a PSG film 8 is provided on the uppermost internal wiring 3, as shown in FIG. However, when the aspect ratio of the internal wiring 3 is increased and the interval between the internal wirings 3 is narrowed in order to achieve high integration of the semiconductor device and high speed operation, the resin-sealed package is adopted. As in the case of the semiconductor device, the coverage of the PSG film 8 decreases in the region (indicated by A in FIG. 7) where the distance between the internal wirings 3 is narrow, and the nest 9 is formed in this region A. But PSG
Even if the thickness of the film 8 is increased, the depth of the nest 9 only becomes deep, and the nest 9 cannot be eliminated.
【００１２】半導体ウェーハをダイシングする工程で
は、水流を噴射しながらダインシングが行なわれる。Ｐ
ＳＧ膜８に巣９が形成されている場合には、ダイシング
工程で巣９内に水分１０が入り込む。ガラスパッケージ
の封止工程では、２００乃至３００℃程度の加熱処理が
行なわれるため、巣９内に入り込んだ水分１０が気化膨
張する。この結果、気化膨張した水分１０によって、Ｐ
ＳＧ膜８が欠けたり、ＰＳＧ膜８にクラック１１が発生
し、半導体装置の信頼性が低下するという問題があっ
た。In the process of dicing a semiconductor wafer, dynecing is performed while jetting a water stream. P
When the nest 9 is formed in the SG film 8, the moisture 10 enters the nest 9 in the dicing process. In the sealing process of the glass package, a heat treatment at about 200 to 300 ° C. is performed, so that the moisture 10 that has entered the cavity 9 is vaporized and expanded. As a result, the moisture 10 vaporized and expanded causes P
There are problems that the SG film 8 is chipped or the PSG film 8 is cracked 11 and the reliability of the semiconductor device is lowered.
【００１３】本発明の目的は、配線部材において、動作
速度を高速化することが可能な技術を提供することにあ
る。An object of the present invention is to provide a technique capable of increasing the operating speed of a wiring member.
【００１４】本発明の他の目的は、前記配線部材におい
て、歩留りを向上することが可能な技術を提供すること
にある。Another object of the present invention is to provide a technique capable of improving the yield of the wiring member.
【００１５】本発明の他の目的は、前記配線部材におい
て、信頼性を向上することが可能な技術を提供すること
にある。Another object of the present invention is to provide a technique capable of improving the reliability of the wiring member.
【００１６】本発明の他の目的は、前記配線部材におい
て、動作特性を向上することが可能な技術を提供するこ
とにある。Another object of the present invention is to provide a technique capable of improving the operating characteristics of the wiring member.
【００１７】本発明の他の目的は、半導体装置の製造方
法において、信頼性を向上することが可能な技術を提供
することにある。Another object of the present invention is to provide a technique capable of improving reliability in a method of manufacturing a semiconductor device.
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１９】[0019]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a representative one will be briefly described below.
It is as follows.
【００２０】（１）同一層内に相互に電気的に独立した
複数の導体層を有し、該複数の導体層上に、第１の絶縁
膜及び該第１の絶縁膜上に形成され該第１の絶縁膜より
誘電率が高い第２の絶縁膜の少なくとも２層構造の絶縁
膜を有する配線部材において、前記２層構造の絶縁膜の
うち第１の絶縁膜の膜厚を前記導体層以上に構成し、前
記導体層間の領域を前記第１の絶縁膜で埋め込む。(1) A plurality of conductor layers electrically independent from each other are provided in the same layer, and a first insulating film and a first insulating film formed on the plurality of conductor layers are formed. In a wiring member having an insulating film having at least a two-layer structure of a second insulating film having a higher dielectric constant than that of the first insulating film, the film thickness of the first insulating film among the insulating films having the two-layer structure is set to the conductor layer. With the above structure, the region between the conductor layers is filled with the first insulating film.
【００２１】（２）前記第１の絶縁膜をテトラエトキシ
ルオルソシラン膜で構成し、前記第２の絶縁膜を窒化珪
素膜で構成し、前記導体層をアルミニウム膜又はアルミ
ニウム合金膜で構成する。(2) The first insulating film is composed of a tetraethoxylorthosilane film, the second insulating film is composed of a silicon nitride film, and the conductor layer is composed of an aluminum film or an aluminum alloy film.
【００２２】（３）半導体ウェーハの主面部に複数の回
路ブロックを形成する工程と、半導体ウェーハの主面上
に前記回路ブロック内の素子間を接続する導体層を形成
する工程と、該導体層上に該導体層以上の膜厚を有する
テトラエトキシルオルソシラン膜を主体とする表面保護
膜を形成する工程と、水流を噴射しながら半導体ウェー
ハを回路ブロック毎にダイシングし、個々の回路ブロッ
クに分割する工程とを備える。(3) A step of forming a plurality of circuit blocks on the main surface portion of the semiconductor wafer, a step of forming a conductor layer for connecting elements in the circuit block on the main surface of the semiconductor wafer, and the conductor layer. A step of forming a surface protective film mainly composed of a tetraethoxylorthosilane film having a film thickness equal to or larger than the conductor layer, and dicing a semiconductor wafer into circuit blocks while jetting a water stream, and dividing into individual circuit blocks. And a step of performing.
【００２３】（４）前記手段（２）及び（３）のテトラ
エトキシルオルソシラン膜は、燐を含有する。(4) The tetraethoxylorthosilane film of the means (2) and (3) contains phosphorus.
【００２４】[0024]
【作用】前述した手段（１）または（２）によれば、前
記導体層間の領域は、前記第１の絶縁膜で埋め込まれて
いるので、この導体層間の領域には、第２の絶縁膜は存
在しない。従って、同一層の導体層間のカップリング容
量が第２の絶縁膜によって増加することはないので、導
体層での信号伝送遅延を低減することができる。これに
より、配線部材の動作速度を高速化することができる。According to the above-mentioned means (1) or (2), since the region between the conductor layers is filled with the first insulating film, the second insulating film is formed in the region between the conductor layers. Does not exist. Therefore, since the coupling capacitance between the conductor layers of the same layer is not increased by the second insulating film, the signal transmission delay in the conductor layer can be reduced. Thereby, the operating speed of the wiring member can be increased.
【００２５】また、動作速度を高速化することができる
ので、配線部材の動作特性試験での不良率を低減し、配
線部材の歩留りを向上することができる。Further, since the operation speed can be increased, the defective rate in the operation characteristic test of the wiring member can be reduced and the yield of the wiring member can be improved.
【００２６】また、導体層間に巣は形成されないので、
巣内に封入された外気中の水分及び水素による導体層の
腐食を低減し、多層配線部材の信頼性を向上することが
できる。Since no nest is formed between the conductor layers,
Corrosion of the conductor layer due to moisture and hydrogen in the outside air sealed in the nest can be reduced, and the reliability of the multilayer wiring member can be improved.
【００２７】また、導体層間に巣は形成されないので、
巣内に封入された外気中の水分及び水素による素子の特
性劣化を低減し、配線部材の動作特性を向上することが
できる。Further, since no nest is formed between the conductor layers,
It is possible to reduce the characteristic deterioration of the element due to moisture and hydrogen in the outside air enclosed in the nest, and improve the operation characteristics of the wiring member.
【００２８】前述した手段（３）によれば、導体層間の
領域の表面保護膜に巣が形成されることはないので、ダ
イシング工程において巣の中に水分が入り込むことはな
い。従って、巣の中の水分の気化膨張による表面保護膜
の欠けまたはクラックを防止することができるので、半
導体装置の製造方法において、信頼性を向上することが
できる。According to the above-mentioned means (3), no cavities are formed in the surface protective film in the region between the conductor layers, so that moisture does not enter the cavities in the dicing process. Therefore, it is possible to prevent chipping or cracking of the surface protective film due to vaporization and expansion of water in the nest, and thus reliability can be improved in the method of manufacturing a semiconductor device.
【００２９】前述した手段（４）によれば、テトラエト
キシルオルソシラン膜を通して水分や水素が侵入するこ
とを低減することができるので、導体層の腐食または素
子の特性劣化を低減し、更に、信頼性を向上することが
できる。According to the above-mentioned means (4), it is possible to reduce the penetration of water and hydrogen through the tetraethoxylorthosilane film, so that the corrosion of the conductor layer or the deterioration of the characteristics of the element can be reduced, and further, the reliability can be improved. It is possible to improve the property.
【００３０】[0030]
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。Embodiments of the present invention will be specifically described below with reference to the drawings. In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and the repeated description thereof will be omitted.
【００３１】〔実施例１〕本発明の実施例１の半導体装
置の構成を、図１（本発明の実施例１の半導体装置の要
部断面図）を用いて説明する。なお、本実施例１の半導
体装置は、樹脂封止型のパッケージを採用する半導体装
置である。[Embodiment 1] The configuration of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG. 1 (a cross-sectional view of a main portion of the semiconductor device according to the first embodiment of the present invention). The semiconductor device according to the first embodiment is a semiconductor device that employs a resin-sealed package.
【００３２】図１に示すように、前記半導体装置は、半
導体基板１を主体に構成されている。この半導体基板１
は、例えば、単結晶珪素で構成されている。As shown in FIG. 1, the semiconductor device is mainly composed of a semiconductor substrate 1. This semiconductor substrate 1
Is composed of, for example, single crystal silicon.
【００３３】前記半導体基板１の主面上には、酸化珪素
膜２が設けられている。このこの酸化珪素膜２の下にお
いて、前記半導体基板１の主面部には、図示しない素子
が形成されている。A silicon oxide film 2 is provided on the main surface of the semiconductor substrate 1. An element (not shown) is formed on the main surface of the semiconductor substrate 1 under the silicon oxide film 2.
【００３４】前記酸化珪素膜２上には、配線３が設けら
れている。この配線３は、最上層の配線層に設けられて
いる。この配線３は、例えば、アルミニウム膜またはア
ルミニウム合金膜で構成されている。この配線３は、前
記図示しない素子と電気的に接続されている。A wiring 3 is provided on the silicon oxide film 2. The wiring 3 is provided in the uppermost wiring layer. The wiring 3 is made of, for example, an aluminum film or an aluminum alloy film. The wiring 3 is electrically connected to the element (not shown).
【００３５】前記配線３上には、ＴＥＯＳ膜４が設けら
れている。このＴＥＯＳ膜４の膜厚は、前記配線３以上
に構成されている。このＴＥＯＳ膜４は、例えば、ＣＶ
Ｄ法で形成される。ＴＥＯＳ膜４は、表面反応で成長す
るので、このＴＥＯＳ膜４の下層の配線３及び酸化珪素
膜２の表面形状に対応した形状に成膜される。従って、
配線３間の間隔が狭い領域（図１ではＡで示す）におい
ても、配線３間を、ＴＥＯＳ膜４で完全に埋め込むこと
ができる。また、ＴＥＯＳ膜４の強度は、ＰＳＧ膜より
も強いので、ＴＥＯＳ膜４にクラックが発生することは
低減される。これにより、半導体装置の信頼性を向上す
ることができる。A TEOS film 4 is provided on the wiring 3. The TEOS film 4 has a thickness equal to or larger than that of the wiring 3. The TEOS film 4 is, for example, CV
It is formed by the D method. Since the TEOS film 4 grows by the surface reaction, it is formed into a shape corresponding to the surface shapes of the wiring 3 and the silicon oxide film 2 below the TEOS film 4. Therefore,
Even in the region where the space between the wirings 3 is narrow (shown by A in FIG. 1), the space between the wirings 3 can be completely filled with the TEOS film 4. Moreover, since the strength of the TEOS film 4 is stronger than that of the PSG film, the occurrence of cracks in the TEOS film 4 is reduced. As a result, the reliability of the semiconductor device can be improved.
【００３６】前記ＴＥＯＳ膜４上には、窒化珪素膜５が
設けられている。この窒化珪素膜５は、例えば、プラズ
マＣＶＤ法で形成される。この窒化珪素膜５を設けるこ
とにより、半導体装置の耐湿性を向上することができ
る。前述のように、この窒化珪素膜５の下層にあるＴＥ
ＯＳ膜４は、前記配線３間を完全に埋め込んでいるの
で、配線３間の領域に窒化珪素膜５は存在しない。従っ
て、配線３間のカップリング容量が窒化珪素５によって
増加することはないので、配線３間のカップリング容量
を低減し、配線３での信号伝送遅延を低減することがで
きる。これにより、半導体装置の動作速度を高速化する
ことができる。A silicon nitride film 5 is provided on the TEOS film 4. This silicon nitride film 5 is formed by, for example, a plasma CVD method. By providing this silicon nitride film 5, the moisture resistance of the semiconductor device can be improved. As described above, the TE underlying the silicon nitride film 5 is
Since the OS film 4 completely fills the space between the wirings 3, the silicon nitride film 5 does not exist in the region between the wirings 3. Therefore, since the coupling capacitance between the wirings 3 is not increased by the silicon nitride 5, the coupling capacitance between the wirings 3 can be reduced and the signal transmission delay in the wirings 3 can be reduced. As a result, the operating speed of the semiconductor device can be increased.
【００３７】また、動作速度を高速化することができる
ので、半導体装置の動作特性試験での不良率を低減し、
半導体装置の歩留りを向上することができる。Further, since the operation speed can be increased, the defect rate in the operation characteristic test of the semiconductor device can be reduced,
The yield of semiconductor devices can be improved.
【００３８】また、前記配線３間が完全にＴＥＯＳ膜４
で埋め込まれているので、配線３間が狭い領域Ａでの窒
化珪素膜５の被覆率を向上することができる。従って、
配線３間の間隔が狭い領域ＡのＴＥＯＳ膜４及び窒化珪
素膜５に巣は形成されないので、巣内に封入された外気
中の水分及び水素による配線３の腐食を低減し、半導体
装置の信頼性を向上することができる。The TEOS film 4 is completely formed between the wirings 3.
Since it is embedded with, it is possible to improve the coverage of the silicon nitride film 5 in the region A where the wiring 3 is narrow. Therefore,
Since no nest is formed in the TEOS film 4 and the silicon nitride film 5 in the region A where the space between the wirings 3 is narrow, corrosion of the wiring 3 due to moisture and hydrogen in the outside air enclosed in the nest is reduced, and the reliability of the semiconductor device is reduced. It is possible to improve the property.
【００３９】また、配線３間に巣が形成されていないの
で、巣内に封入された外気中の水分及び水素による図示
しない素子の特性劣化を低減し、半導体装置の動作特性
を向上することができる。Further, since no nest is formed between the wirings 3, it is possible to reduce the characteristic deterioration of an element (not shown) due to moisture and hydrogen in the outside air enclosed in the nest and improve the operating characteristics of the semiconductor device. it can.
【００４０】また、前記ＴＥＯＳ膜４は、燐を含有して
いる。この構成によれば、ＴＥＯＳ膜４を通して、水分
や水素が侵入することを低減することができるので、更
に、半導体装置の信頼性を向上することができる。The TEOS film 4 contains phosphorus. According to this configuration, it is possible to reduce the intrusion of water and hydrogen through the TEOS film 4, so that the reliability of the semiconductor device can be further improved.
【００４１】前記窒化珪素膜５上には、ポリイミド系の
樹脂膜６が設けられている。この樹脂膜６を設けること
により、樹脂封止部との接着性を向上することができ
る。A polyimide resin film 6 is provided on the silicon nitride film 5. By providing this resin film 6, the adhesiveness with the resin sealing portion can be improved.
【００４２】なお、前記ＴＥＯＳ膜４を厚く形成した
後、このＴＥＯＳ膜４をエッチングバックし、更に、表
面を平坦化しても良い。この場合には、更に、半導頼装
置の信頼性を向上することができる。After forming the TEOS film 4 thick, the TEOS film 4 may be etched back to further flatten the surface. In this case, the reliability of the semiconductor device can be further improved.
【００４３】また、前記ＴＥＯＳ膜４の替わりに、下層
側から、前記配線３より膜厚が薄いＰＳＧ膜、ＳＯＧ
（Ｓpin Ｏn Ｇlass）膜、ＰＳＧ膜の夫々を積層して
設けても良い。この場合には、ＳＯＧ膜により、配線３
間の領域を埋め込むことができると共に、このＳＯＧ膜
の表面を平坦化することができる。Further, instead of the TEOS film 4, a PSG film and an SOG film, which are thinner than the wiring 3, are formed from the lower layer side.
(S pin O n G lass) film, may be provided by laminating each of the PSG film. In this case, the wiring 3 is formed by the SOG film.
It is possible to fill the region in between and to planarize the surface of this SOG film.
【００４４】〔実施例２〕次に、本発明の実施例２の半
導体装置の構成を、図２（本発明の実施例２の半導体装
置の要部断面図）を用いて説明する。[Embodiment 2] Next, the structure of a semiconductor device according to Embodiment 2 of the present invention will be described with reference to FIG. 2 (a cross-sectional view of the essential portion of the semiconductor device of Embodiment 2 of the present invention).
【００４５】図２に示すように、本実施例２の半導体装
置は、ガラスパッケージを採用する半導体装置であり、
前記実施例１に示す窒化珪素膜（５）、樹脂膜（６）の
夫々を設ける必要はなく、前記ＴＥＯＳ膜４が最上層の
配線３上に設けられ、表面保護膜を構成している。As shown in FIG. 2, the semiconductor device of the second embodiment is a semiconductor device employing a glass package,
It is not necessary to provide each of the silicon nitride film (5) and the resin film (6) shown in the first embodiment, and the TEOS film 4 is provided on the uppermost wiring 3 to form a surface protective film.
【００４６】以上、説明したように、本実施例２の構成
によれば、ガラスパッケージを採用する半導体装置にお
いて、前記実施例１と同様に、配線３間の間隔が狭い領
域Ａにおいて、ＴＥＯＳ膜４に巣が発生することを低減
することができる。これにより、半導体装置の信頼性を
向上することができる。As described above, according to the structure of the second embodiment, in the semiconductor device employing the glass package, as in the first embodiment, the TEOS film is formed in the region A where the space between the wirings 3 is narrow. It is possible to reduce the occurrence of nests in No. 4. As a result, the reliability of the semiconductor device can be improved.
【００４７】次に、前記半導体装置の製造方法を説明す
る。Next, a method of manufacturing the semiconductor device will be described.
【００４８】まず、半導体基板（半導体ウェーハ）１の
主面部に図示しない複数の素子を形成する。これらの複
数の素子は、半導体ペレット毎の回路ブロックを構成す
る。この後、この素子上に酸化珪素膜２を形成する。First, a plurality of devices (not shown) are formed on the main surface portion of the semiconductor substrate (semiconductor wafer) 1. These plural elements form a circuit block for each semiconductor pellet. Then, the silicon oxide film 2 is formed on this element.
【００４９】次に、前記酸化珪素膜２上に、配線３を形
成する。この配線３の形成は、例えば、スパッリング法
でアルミニウム膜を堆積後、このアルミニウム膜をフォ
トリソグラフィ技術及びドライエッチング技術でパター
ンニングすることにより行なう。Next, the wiring 3 is formed on the silicon oxide film 2. The wiring 3 is formed, for example, by depositing an aluminum film by a sparring method and then patterning the aluminum film by a photolithography technique and a dry etching technique.
【００５０】次に、前記配線３上に、この配線３以上の
膜厚のＴＥＯＳ膜４を形成する。この際、ＴＥＯＳ膜４
は、前記配線３間を完全に埋め込むので、配線３間に巣
が形成されることはない。Next, a TEOS film 4 having a film thickness equal to or larger than the wiring 3 is formed on the wiring 3. At this time, the TEOS film 4
Completely fills the space between the wirings 3, so that no nest is formed between the wirings 3.
【００５１】次に、前記半導体基板（半導体ウェーハ）
１をダイシングし、個々の回路ブロック（半導体ペレッ
ト）に分割する。このダイシング工程では、ダイシング
ソーを用いた際に発生する削りくずを除去するために、
水流が噴射される。ここで、前述のように、前記ＴＥＯ
Ｓ膜４には巣が形成されていないので、ダイシング工程
で巣内に水分が入り込むことはない。Next, the semiconductor substrate (semiconductor wafer)
1 is diced and divided into individual circuit blocks (semiconductor pellets). In this dicing process, in order to remove the shavings generated when using the dicing saw,
A stream of water is jetted. Here, as described above, the TEO
Since no cavities are formed in the S film 4, moisture does not enter the cavities in the dicing process.
【００５２】次に、分割された回路ブロック（半導体ペ
レット）をガラスパッケージ内に封止する。この封止工
程においては、例えば、２００乃至３００℃程度の熱処
理が施される。ここで、前述のように、前記ＴＥＯＳ膜
４に巣が形成されていないので、この封止工程におい
て、巣内に入り込んだ水分の気化膨張によるＴＥＯＳ膜
４の欠けまたはクラックの発生を防止することができ
る。これにより、半導体装置の信頼性を向上することが
できる。Next, the divided circuit block (semiconductor pellet) is sealed in a glass package. In this sealing step, for example, heat treatment at about 200 to 300 ° C. is performed. Here, as described above, since the TEOS film 4 has no cavity formed therein, in this sealing step, it is necessary to prevent the TEOS film 4 from being chipped or cracked due to vaporization and expansion of moisture that has entered the cavity. You can As a result, the reliability of the semiconductor device can be improved.
【００５３】〔実施例３〕本発明の実施例３の半導体装
置の構成を図３及び図４（本発明の実施例３の半導体装
置の製造工程の一部を示す要部断面図）を用いて説明す
る。[Third Embodiment] The structure of a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. 3 and FIG. Explain.
【００５４】図３及び図４に示すように、本実施例３の
半導体装置は、前記実施例２の半導体装置において、前
記ＴＥＯＳ膜４上に、図３に示すように、フォトレジス
ト膜７を設け、この後、このフォトレジスト膜７とＴＥ
ＯＳ膜４のエッチングレートがほぼ同一になる条件でエ
ッチングバックし、図４に示すように、より一層ＴＥＯ
Ｓ膜４の表面を平坦化したものである。なお、フォトレ
ジスト膜７をエッチングバックする工程では、フォトレ
ジスト膜７が完全に除去されるまでエッチングバックす
る必要はなく、この後の工程で、選択的にフォトレジス
ト膜７を例えばウェット処理で除去しても良い。As shown in FIGS. 3 and 4, the semiconductor device of the third embodiment is the same as the semiconductor device of the second embodiment, except that the photoresist film 7 is formed on the TEOS film 4 as shown in FIG. After this, the photoresist film 7 and TE are provided.
Etching back is performed under the condition that the etching rate of the OS film 4 is almost the same, and as shown in FIG.
The surface of the S film 4 is flattened. In the step of etching back the photoresist film 7, it is not necessary to etch back until the photoresist film 7 is completely removed. In the subsequent step, the photoresist film 7 is selectively removed by, for example, a wet process. You may.
【００５５】以上、説明したように、本実施例３の構成
によれば、前記実施例２の半導体装置において、更に、
ＴＥＯＳ膜４の表面を平坦化し、更に、半導体装置の信
頼性を向上することができる。As described above, according to the configuration of the third embodiment, in the semiconductor device of the second embodiment, further,
The surface of the TEOS film 4 can be flattened, and the reliability of the semiconductor device can be improved.
【００５６】また、前記ＴＥＯＳ膜４には、ボンディン
グパッドにボンディングワイヤを接続するための接続孔
を形成する必要がある。このため、この表面保護膜の膜
厚は、ボンディングの信頼性を向上するために、薄くし
ておく必要がある。本実施例３の構成によれば、表面保
護膜の膜厚を任意に設定することができるので、ボンデ
ィングの信頼性を向上できる膜厚にＴＥＯＳ膜４の膜厚
を設定し、半導体装置の信頼性を向上することができ
る。Further, it is necessary to form a connection hole in the TEOS film 4 for connecting a bonding wire to the bonding pad. Therefore, the film thickness of this surface protective film needs to be thin in order to improve the reliability of bonding. According to the configuration of the third embodiment, since the film thickness of the surface protection film can be set arbitrarily, the film thickness of the TEOS film 4 is set to a film thickness that can improve the reliability of bonding, and the reliability of the semiconductor device is improved. It is possible to improve the property.
【００５７】一方、樹脂封止型のパッケージを採用する
半導体装置の場合には、図５（本発明の実施例３の半導
体装置の他の例を示す要部断面図）に示すように、前記
ＴＥＯＳ膜４の上層に、窒化珪素膜５、樹脂膜６の夫々
を設ければ良い。On the other hand, in the case of a semiconductor device adopting a resin-sealed type package, as shown in FIG. 5 (a cross-sectional view of a main part showing another example of the semiconductor device of Example 3 of the present invention), The silicon nitride film 5 and the resin film 6 may be provided on the TEOS film 4, respectively.
【００５８】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。Although the present invention has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. ..
【００５９】例えば、前記実施例１及び実施例３では、
半導体装置を示したが、本発明は、アルミニウム配線上
に窒化珪素膜を表面保護膜の一部として有する配線部
材、例えば、マザーボード、ベビーボード等に適用する
こともできる。For example, in the first and third embodiments,
Although the semiconductor device is shown, the present invention can also be applied to a wiring member having a silicon nitride film on an aluminum wiring as a part of a surface protection film, such as a mother board or a baby board.
【００６０】[0060]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in this application will be briefly described as follows.
【００６１】配線部材において、動作速度を高速化する
ことできる。The operation speed of the wiring member can be increased.
【００６２】前記配線部材において、歩留りを向上する
ことができる。In the wiring member, the yield can be improved.
【００６３】前記配線部材において、動作特性を向上す
ることができる。In the wiring member, the operating characteristics can be improved.
【００６４】前記配線部材において、信頼性を向上する
ことができる。Reliability of the wiring member can be improved.
【００６５】半導体装置の製造方法において、信頼性を
向上することができる。Reliability can be improved in the method of manufacturing a semiconductor device.
【図１】本発明の実施例１の半導体装置の要部断面図。FIG. 1 is a sectional view of essential parts of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の実施例２の半導体装置の要部断面図。FIG. 2 is a cross-sectional view of essential parts of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の実施例３の半導体装置の製造工程の一
部を示す要部断面図。FIG. 3 is a cross-sectional view of a main part showing a part of the manufacturing process of a semiconductor device according to a third embodiment of the invention.
【図４】本発明の実施例３の半導体装置の製造工程の一
部を示す要部断面図。FIG. 4 is an essential part cross-sectional view showing a part of the manufacturing process of a semiconductor device according to a third embodiment of the present invention.
【図５】本発明の実施例３の半導体装置の他の例を示す
要部断面図。FIG. 5 is a main-portion cross-sectional view showing another example of the semiconductor device in Example 3 of the present invention.
【図６】従来技術の問題点を説明するための要部断面
図。FIG. 6 is a cross-sectional view of a main part for explaining a problem of the conventional technique.
【図７】従来技術の問題点を説明するための要部断面
図。FIG. 7 is a cross-sectional view of a main part for explaining a problem of the conventional technique.
１ 半導体基板 ２ 酸化珪素膜 ３ 配線 ４ ＴＥＯＳ膜 ５ 窒化珪素膜 ６ 樹脂膜 1 Semiconductor Substrate 2 Silicon Oxide Film 3 Wiring 4 TEOS Film 5 Silicon Nitride Film 6 Resin Film
Claims (4)
の導体層を有し、該複数の導体層上に、第１の絶縁膜及
び該第１の絶縁膜上に形成され該第１の絶縁膜より誘電
率が高い第２の絶縁膜の少なくとも２層構造の絶縁膜を
有する配線部材において、前記２層構造の絶縁膜のうち
第１の絶縁膜の膜厚を前記導体層以上に構成し、前記導
体層間の領域を前記第１の絶縁膜で埋め込んだことを特
徴とする配線部材。1. A plurality of conductor layers electrically independent of each other in the same layer, a first insulating film formed on the plurality of conductor layers, and a first insulating film formed on the first insulating film. In a wiring member having an insulating film having at least a two-layer structure of a second insulating film having a dielectric constant higher than that of the first insulating film, the film thickness of the first insulating film in the insulating film having the two-layer structure is equal to or larger than that of the conductor layer. And a region between the conductor layers is filled with the first insulating film.
ルソシラン膜で構成し、前記第２の絶縁膜を窒化珪素膜
で構成し、前記導体層をアルミニウム膜又はアルミニウ
ム合金膜で構成したことを特徴とする前記請求項１に記
載の配線部材。2. The first insulating film is composed of a tetraethoxylorthosilane film, the second insulating film is composed of a silicon nitride film, and the conductor layer is composed of an aluminum film or an aluminum alloy film. The wiring member according to claim 1, wherein the wiring member is a wiring member.
ロックを形成する工程と、半導体ウェーハの主面上に前
記回路ブロック内の素子間を接続する導体層を形成する
工程と、該導体層上に該導体層以上の膜厚を有するテト
ラエトキシルオルソシラン膜を主体とする表面保護膜を
形成する工程と、水流を噴射しながら半導体ウェーハを
回路ブロック毎にダイシングし、個々の回路ブロックに
分割する工程とを備えたことを特徴とする半導体装置の
製造方法。3. A step of forming a plurality of circuit blocks on a main surface of a semiconductor wafer, a step of forming a conductor layer for connecting elements in the circuit block on the main surface of the semiconductor wafer, and a step of forming a conductor layer on the conductor layer. A step of forming a surface protective film mainly composed of a tetraethoxylorthosilane film having a film thickness equal to or larger than the conductor layer, and dicing the semiconductor wafer into circuit blocks while jetting a water stream, and dividing into individual circuit blocks. A method of manufacturing a semiconductor device, comprising:
ラエトキシルオルソシラン膜は、燐を含有することを特
徴とする。4. The tetraethoxylorthosilane film according to claim 2 or claim 3, characterized in that it contains phosphorus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763391A JPH0567689A (en) | 1991-09-09 | 1991-09-09 | Manufacture of multilayer wiring member and semiconductor device |
Applications Claiming Priority (1)
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| JP22763391A JPH0567689A (en) | 1991-09-09 | 1991-09-09 | Manufacture of multilayer wiring member and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567689A true JPH0567689A (en) | 1993-03-19 |
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ID=16863960
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|---|---|---|---|
| JP22763391A Pending JPH0567689A (en) | 1991-09-09 | 1991-09-09 | Manufacture of multilayer wiring member and semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0567689A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990021392A (en) * | 1997-08-30 | 1999-03-25 | 김영환 | Method of forming protective film for semiconductor device |
| JPH11111711A (en) * | 1997-10-02 | 1999-04-23 | Nec Corp | Semiconductor device and manufacture thereof |
| WO2000046843A1 (en) * | 1999-02-03 | 2000-08-10 | Infineon Technologies Ag | Microelectronic structure |
| JP2001345319A (en) * | 2000-05-31 | 2001-12-14 | Fuji Electric Co Ltd | Method of manufacturing semiconductor device |
-
1991
- 1991-09-09 JP JP22763391A patent/JPH0567689A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990021392A (en) * | 1997-08-30 | 1999-03-25 | 김영환 | Method of forming protective film for semiconductor device |
| JPH11111711A (en) * | 1997-10-02 | 1999-04-23 | Nec Corp | Semiconductor device and manufacture thereof |
| WO2000046843A1 (en) * | 1999-02-03 | 2000-08-10 | Infineon Technologies Ag | Microelectronic structure |
| JP2001345319A (en) * | 2000-05-31 | 2001-12-14 | Fuji Electric Co Ltd | Method of manufacturing semiconductor device |
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