JPH056694A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH056694A JPH056694A JP3183097A JP18309791A JPH056694A JP H056694 A JPH056694 A JP H056694A JP 3183097 A JP3183097 A JP 3183097A JP 18309791 A JP18309791 A JP 18309791A JP H056694 A JPH056694 A JP H056694A
- Authority
- JP
- Japan
- Prior art keywords
- test mode
- memory device
- semiconductor memory
- memory cell
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はメモリセルの検査後に半導体
メモリ装置が誤ってテストモードとなることを防止する
ことである。 【構成】 半導体メモリ装置はテストモード選択回路1
11を備えておりテストモード選択回路111はピンN
Cに電源レベルを超える高電圧または接地レベルより低
い負電圧の印加された時、これを検知してテストモード
信号ENBLを出力する。 【効果】 テストモード選択回路は通常動作時には、使
用されない電圧を検知してテストモードを設定するの
で、通常動作時に誤ってテストモードとはならない。
メモリ装置が誤ってテストモードとなることを防止する
ことである。 【構成】 半導体メモリ装置はテストモード選択回路1
11を備えておりテストモード選択回路111はピンN
Cに電源レベルを超える高電圧または接地レベルより低
い負電圧の印加された時、これを検知してテストモード
信号ENBLを出力する。 【効果】 テストモード選択回路は通常動作時には、使
用されない電圧を検知してテストモードを設定するの
で、通常動作時に誤ってテストモードとはならない。
Description
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に半導体メモリ装置をテストモードにするための
テストモード選択回路に関する。
し、特に半導体メモリ装置をテストモードにするための
テストモード選択回路に関する。
【0002】
【従来の技術】従来、この種の半導体メモリ装置は、例
えば、図4に示すような構成となっている。図4におい
て41は外部アドレス信号A1〜Axの供給される行アド
レスバッファ、42は行アドレスデコーダ、43はメモ
リセルアレイ部、44は列選択スイッチ部、45は列ア
ドレスデコーダ、46は外部アドレス信号A1〜AYの供
給される列アドレスバッファ、47はセンスアンプ回
路、48は出力回路、49は外部信号CS(オーハ゛ーライン),
WE(オーハ゛ーライン)によって制御されるコントロール回路、
410は入力回路をそれぞれ示している。
えば、図4に示すような構成となっている。図4におい
て41は外部アドレス信号A1〜Axの供給される行アド
レスバッファ、42は行アドレスデコーダ、43はメモ
リセルアレイ部、44は列選択スイッチ部、45は列ア
ドレスデコーダ、46は外部アドレス信号A1〜AYの供
給される列アドレスバッファ、47はセンスアンプ回
路、48は出力回路、49は外部信号CS(オーハ゛ーライン),
WE(オーハ゛ーライン)によって制御されるコントロール回路、
410は入力回路をそれぞれ示している。
【0003】メモリセル部43内の所定のメモリセルへ
のアクセスでは、半導体メモリ装置が外部信号CS(オーハ
゛ーライン)で活性化され、外部信号WE(オーハ゛ーライン)でデータ
の書き込みまたは読み出しが選択される。その後、外部
アドレス信号A1〜Ax,A1〜AYが行アドレスバッファ
41と列アドレスバッファ46に取り込まれ、行アドレ
スで指定された行のメモリセルのデータが列選択スイッ
チに送られる。列アドレスデコーダ45が列アドレスに
該当するデータを指定し、該データが列選択スイッチ4
4からセンスアンプ回路47に送られ、差動増幅後、出
力回路48から外部に供給される。
のアクセスでは、半導体メモリ装置が外部信号CS(オーハ
゛ーライン)で活性化され、外部信号WE(オーハ゛ーライン)でデータ
の書き込みまたは読み出しが選択される。その後、外部
アドレス信号A1〜Ax,A1〜AYが行アドレスバッファ
41と列アドレスバッファ46に取り込まれ、行アドレ
スで指定された行のメモリセルのデータが列選択スイッ
チに送られる。列アドレスデコーダ45が列アドレスに
該当するデータを指定し、該データが列選択スイッチ4
4からセンスアンプ回路47に送られ、差動増幅後、出
力回路48から外部に供給される。
【0004】データの書き込み時は、入力回路410に
供給されたデータが列選択スイッチ44からメモリセル
アレイ43に供給され、行アドレスで指定されたメモリ
セルに書き込まれる。
供給されたデータが列選択スイッチ44からメモリセル
アレイ43に供給され、行アドレスで指定されたメモリ
セルに書き込まれる。
【0005】かかる構成の半導体メモリ装置は、出荷前
にメモリセルの検査がなされ、良品のみ出荷されること
になる。
にメモリセルの検査がなされ、良品のみ出荷されること
になる。
【0006】上記出荷前の検査では、電源レベルまたは
接地レベルのテスト信号を特定のピンに与えテストモー
ドにし、上記データの書き込みと読み出しがメモリセル
毎に実行され、書き込みデータの論理レベルが読み出し
時に反転していないか否かを判断する。
接地レベルのテスト信号を特定のピンに与えテストモー
ドにし、上記データの書き込みと読み出しがメモリセル
毎に実行され、書き込みデータの論理レベルが読み出し
時に反転していないか否かを判断する。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ装置では、電源レベルまたは接地レベルの
テストモード信号を供給するので、検査終了後の通常動
作モード時に誤ってテストモードになる恐れがあるとい
う問題点があった。
半導体メモリ装置では、電源レベルまたは接地レベルの
テストモード信号を供給するので、検査終了後の通常動
作モード時に誤ってテストモードになる恐れがあるとい
う問題点があった。
【0008】
【課題を解決するための手段】本発明の第1の要旨はメ
モリセルアレイと、該メモリセルアレイにデータを書き
込み及びデータを読み出すための周辺回路と、メモリセ
ルアレイ中に不良メモリセルが含まれているか否かを検
査するテストモードに設定するテストモード選択回路
と、外部から供給される信号を周辺回路及びテストモー
ド選択回路に供給する複数のピンを備えた半導体メモリ
装置において、上記テストモード選択回路は所定のピン
に電源電圧を超える電圧を印加されたときテストモード
を設定することである。
モリセルアレイと、該メモリセルアレイにデータを書き
込み及びデータを読み出すための周辺回路と、メモリセ
ルアレイ中に不良メモリセルが含まれているか否かを検
査するテストモードに設定するテストモード選択回路
と、外部から供給される信号を周辺回路及びテストモー
ド選択回路に供給する複数のピンを備えた半導体メモリ
装置において、上記テストモード選択回路は所定のピン
に電源電圧を超える電圧を印加されたときテストモード
を設定することである。
【0009】本発明の第2の要旨はメモリセルアレイ
と、該メモリセルアレイにデータを書き込み及びデータ
を読み出すための周辺回路と、メモリセルアレイ中に不
良メモリセルが含まれているか否かを検査するテストモ
ードに設定するテストモード選択回路と、外部から供給
される信号を周辺回路及びテストモード選択回路に供給
する複数のピンを備えた半導体メモリ装置において、上
記テストモード選択回路は所定のピンに接地レベルより
低い負電圧を印加されたときテストモードを設定するこ
とである。
と、該メモリセルアレイにデータを書き込み及びデータ
を読み出すための周辺回路と、メモリセルアレイ中に不
良メモリセルが含まれているか否かを検査するテストモ
ードに設定するテストモード選択回路と、外部から供給
される信号を周辺回路及びテストモード選択回路に供給
する複数のピンを備えた半導体メモリ装置において、上
記テストモード選択回路は所定のピンに接地レベルより
低い負電圧を印加されたときテストモードを設定するこ
とである。
【0010】
【発明の作用】上記構成に係る半導体メモリ装置では、
通常動作モード時に所定のピンは電源レベル、接地レベ
ルまたはフローティング状態にされる。
通常動作モード時に所定のピンは電源レベル、接地レベ
ルまたはフローティング状態にされる。
【0011】一方、テストモード時には、所定のピンは
高電圧または負電圧となる。
高電圧または負電圧となる。
【0012】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明の第1実施例に係る半導体メモ
リ装置の構成を示すブロック図である。図1において1
1は外部アドレス信号A1〜Axを入力とする行アドレス
バッファ、12は行アドレスデコーダ、13はメモリセ
ルアレイ部、14は列選択スイッチ、15は列アドレス
デコーダ、16は外部アドレス信号A1〜AYを入力とす
る列アドレスバッファ、17はセンスアンプ回路、18
は出力回路、19は外部信号CS(オーハ゛ーライン),WE(オーハ
゛ーライン)によって制御されるコントロール回路、110は
入力回路、111はテストモード選択回路である。
説明する。図1は本発明の第1実施例に係る半導体メモ
リ装置の構成を示すブロック図である。図1において1
1は外部アドレス信号A1〜Axを入力とする行アドレス
バッファ、12は行アドレスデコーダ、13はメモリセ
ルアレイ部、14は列選択スイッチ、15は列アドレス
デコーダ、16は外部アドレス信号A1〜AYを入力とす
る列アドレスバッファ、17はセンスアンプ回路、18
は出力回路、19は外部信号CS(オーハ゛ーライン),WE(オーハ
゛ーライン)によって制御されるコントロール回路、110は
入力回路、111はテストモード選択回路である。
【0013】図2はテストモード選択回路111の詳細
構成を示す回路図であり、抵抗R21とPチャンネルMO
SトランジスタQ22,Q24とNチャンネルMOSトラン
ジスタQ21,Q23,Q25で構成される。
構成を示す回路図であり、抵抗R21とPチャンネルMO
SトランジスタQ22,Q24とNチャンネルMOSトラン
ジスタQ21,Q23,Q25で構成される。
【0014】次にテストモード選択回路111の動作に
ついて説明する。まず、ピンNCがフローティング状
態、接地レベルあるいは電源電圧VCCレベルになってい
る場合(ユーザーが半導体メモリ装置を使用するとき、
ピンNCは前記のいずれかのレベルになる)について考
える。
ついて説明する。まず、ピンNCがフローティング状
態、接地レベルあるいは電源電圧VCCレベルになってい
る場合(ユーザーが半導体メモリ装置を使用するとき、
ピンNCは前記のいずれかのレベルになる)について考
える。
【0015】まずフローティング時について考えると、
ピンNCがフローティングなので、節点N21のレベルは
電源レベルVCCより低いレベルとなる。これによりゲー
トが電源レベルVCCに固定されたPチャンネルMOSト
ランジスタQ22は非導通状態、ゲートが電源レベルVCC
に固定されたNチャンネルMOSトランジスタQ23は導
通状態となり、節点N22は接地レベルになる。これによ
り、PチャンネルMOSトランジスタQ24は導通状態、
NチャンネルMOSトランジスタQ25は非導通状態とな
り、節点ENBLは電源レベルVCCとなる。節点ENB
Lが電源レベルVCCの時、半導体メモリ装置はテストモ
ード状態にはならない。
ピンNCがフローティングなので、節点N21のレベルは
電源レベルVCCより低いレベルとなる。これによりゲー
トが電源レベルVCCに固定されたPチャンネルMOSト
ランジスタQ22は非導通状態、ゲートが電源レベルVCC
に固定されたNチャンネルMOSトランジスタQ23は導
通状態となり、節点N22は接地レベルになる。これによ
り、PチャンネルMOSトランジスタQ24は導通状態、
NチャンネルMOSトランジスタQ25は非導通状態とな
り、節点ENBLは電源レベルVCCとなる。節点ENB
Lが電源レベルVCCの時、半導体メモリ装置はテストモ
ード状態にはならない。
【0016】次に、ピンNCが接地レベルに固定された
場合について考えると、ゲートがピンNCに接続された
NチャンネルMOSトランジスタQ21は非導通状態とな
り、節点N21は接地レベルとなる。これによりPチャン
ネルMOSトランジスタQ22は非導通状態、Nチャンネ
ルMOSトランジスタQ23は導通状態となるので、節点
N22は接地レベルとなる。これによりPチャンネルMO
SトランジスタQ24は導通状態、NチャンネルMOSト
ランジスタQ25は非導通状態となり、節点ENBLは電
源レベルVCCとなり、半導体メモリ装置はテストモード
にはならない。
場合について考えると、ゲートがピンNCに接続された
NチャンネルMOSトランジスタQ21は非導通状態とな
り、節点N21は接地レベルとなる。これによりPチャン
ネルMOSトランジスタQ22は非導通状態、Nチャンネ
ルMOSトランジスタQ23は導通状態となるので、節点
N22は接地レベルとなる。これによりPチャンネルMO
SトランジスタQ24は導通状態、NチャンネルMOSト
ランジスタQ25は非導通状態となり、節点ENBLは電
源レベルVCCとなり、半導体メモリ装置はテストモード
にはならない。
【0017】次にピンNCが電源レベルVCCに固定され
た場合について考えるとピンNCが電源レベルVCCなの
でNチャンネルMOSトランジスタQ21は導通状態、さ
らに節点N21は抵抗R21を介してピンNCと接続されて
いるので、節点N21は電源レベルVCCとなる。これによ
りPチャンネルMOSトランジスタQ22は非導通状態、
NチャンネルMOSトランジスタは導通状態となり、節
点N22は接地レベルとなる。これによりPチャンネルM
OSトランジスタQ24は導通状態、NチャンネルMOS
トランジスタQ25は非導通状態となり、節点ENBLは
電源レベルVCCとなり、半導体メモリ装置はテストモー
ドにはならない。
た場合について考えるとピンNCが電源レベルVCCなの
でNチャンネルMOSトランジスタQ21は導通状態、さ
らに節点N21は抵抗R21を介してピンNCと接続されて
いるので、節点N21は電源レベルVCCとなる。これによ
りPチャンネルMOSトランジスタQ22は非導通状態、
NチャンネルMOSトランジスタは導通状態となり、節
点N22は接地レベルとなる。これによりPチャンネルM
OSトランジスタQ24は導通状態、NチャンネルMOS
トランジスタQ25は非導通状態となり、節点ENBLは
電源レベルVCCとなり、半導体メモリ装置はテストモー
ドにはならない。
【0018】以上説明したように、実使用時は通常動作
を保証する。
を保証する。
【0019】次にメモリテストシステム等で半導体メモ
リ装置をテストモードにして測定する場合について説明
する。まずピンNCを電源レベル+3〜4Vにする。N
チャンネルMOSトランジスタQ21はオン抵抗が抵抗R
21に比べて十分大きくなるように設定されている。これ
により節点N21のレベルはPチャンネルMOSトランジ
スタQ22のゲート(VCC)−ソース間電圧がしきい値電
圧より高いレベルになる。したがって、PチャンネルM
OSトランジスタQ22が導通状態となる。ここで、Pチ
ャンネルMOSトランジスタQ22のオン抵抗はNチャン
ネルMOSトランジスタQ23のオン抵抗に比べて十分小
さくなるように、各トランジスタサイズが設定されてい
る。これによりPチャンネルMOSトランジスタQ22と
NチャンネルMOSトランジスタQ23がともに導通状態
となるが、PチャンネルMOSトランジスタQ22のオン
抵抗がNチャンネルMOSトランジスタQ23のオン抵抗
に比べて十分小さいので、節点N22のレベルは電源レベ
ルになる。これによりPチャンネルMOSトランジスタ
Q24は非導通状態、NチャンネルMOSトランジスタQ
25は導通状態となり、節点ENBLは接地レベルにな
る。
リ装置をテストモードにして測定する場合について説明
する。まずピンNCを電源レベル+3〜4Vにする。N
チャンネルMOSトランジスタQ21はオン抵抗が抵抗R
21に比べて十分大きくなるように設定されている。これ
により節点N21のレベルはPチャンネルMOSトランジ
スタQ22のゲート(VCC)−ソース間電圧がしきい値電
圧より高いレベルになる。したがって、PチャンネルM
OSトランジスタQ22が導通状態となる。ここで、Pチ
ャンネルMOSトランジスタQ22のオン抵抗はNチャン
ネルMOSトランジスタQ23のオン抵抗に比べて十分小
さくなるように、各トランジスタサイズが設定されてい
る。これによりPチャンネルMOSトランジスタQ22と
NチャンネルMOSトランジスタQ23がともに導通状態
となるが、PチャンネルMOSトランジスタQ22のオン
抵抗がNチャンネルMOSトランジスタQ23のオン抵抗
に比べて十分小さいので、節点N22のレベルは電源レベ
ルになる。これによりPチャンネルMOSトランジスタ
Q24は非導通状態、NチャンネルMOSトランジスタQ
25は導通状態となり、節点ENBLは接地レベルにな
る。
【0020】節点ENBLの電圧信号ENBLは図1に
示すように各ブロック18,110に供給されており、
電圧信号ENBLが接地レベルになることにより半導体
メモリ装置はテストモード動作が可能となる。
示すように各ブロック18,110に供給されており、
電圧信号ENBLが接地レベルになることにより半導体
メモリ装置はテストモード動作が可能となる。
【0021】上述のようにピンNCは通常動作モード時
に電源レベル、接地レベルまたはフローティングレベル
にされるので、誤ってテストモードとはならない。
に電源レベル、接地レベルまたはフローティングレベル
にされるので、誤ってテストモードとはならない。
【0022】図3は本発明の第2実施例に係るテストモ
ード選択回路を示す回路図であり、抵抗R31,R32とP
チャンネルMOSトランジスタQ31,Q33,Q35とNチ
ャンネルMOSトランジスタQ32,Q34,Q36から構成
されている。
ード選択回路を示す回路図であり、抵抗R31,R32とP
チャンネルMOSトランジスタQ31,Q33,Q35とNチ
ャンネルMOSトランジスタQ32,Q34,Q36から構成
されている。
【0023】第1実施例と異なる点は、ピンNCに接地
レベル3〜4V低い電圧を与えたときにテストモードが
設定されるように、接地ピンNC間に抵抗R31,R32を
直列に接続し、節点N31をNチャンネルMOSトランジ
スタQ32のソースに接続した点である。抵抗R31は抵抗
R32に比べて十分大きな値に設定されており、また、N
チャンネルMOSトランジスタQ32はPチャンネルMO
SトランジスタQ31と比べて十分オン抵抗が小さくなる
ようにトランジスタサイズが設定されている。
レベル3〜4V低い電圧を与えたときにテストモードが
設定されるように、接地ピンNC間に抵抗R31,R32を
直列に接続し、節点N31をNチャンネルMOSトランジ
スタQ32のソースに接続した点である。抵抗R31は抵抗
R32に比べて十分大きな値に設定されており、また、N
チャンネルMOSトランジスタQ32はPチャンネルMO
SトランジスタQ31と比べて十分オン抵抗が小さくなる
ようにトランジスタサイズが設定されている。
【0024】動作原理については前述した第1実施例と
同様であり、ピンNCがフローティングあるいは接地レ
ベルあるいは電源レベルVCCになっている場合は、テス
トモードにはならない。
同様であり、ピンNCがフローティングあるいは接地レ
ベルあるいは電源レベルVCCになっている場合は、テス
トモードにはならない。
【0025】
【発明の効果】以上説明したように本発明の半導体メモ
リ装置は、所定のピンを電源レベルより高い電圧あるい
は接地レベルより低い電圧に設定することにより、容易
にテストモードを設定することが可能であり、通常動作
モード時には使用されない電圧でのみテストモードとな
る。したがって、本発明に係る半導体メモリ装置は安定
した通常動作を実現できる。
リ装置は、所定のピンを電源レベルより高い電圧あるい
は接地レベルより低い電圧に設定することにより、容易
にテストモードを設定することが可能であり、通常動作
モード時には使用されない電圧でのみテストモードとな
る。したがって、本発明に係る半導体メモリ装置は安定
した通常動作を実現できる。
【図1】本願発明の第1実施例を示すブロック図であ
る。
る。
【図2】第1実施例のテストモード選択回路を示す回路
図である。
図である。
【図3】第2実施例のテストモード選択回路を示す回路
図である。
図である。
【図4】従来例のブロック図である。
11,41 Xアドレスバッファ
12,42 行アドレスデコーダ
13,43 メモリセルアレイ部
14,44 列選択スイッチ
15,45 列アドレスデコーダ
16,46 列アドレスバッファ
17,47 センスアンプ
18,48 出力回路
19,49 コントロール回路
110,410 入力回路
111 テストモード選択回路
R21,R31,R32 抵抗
N21,N22,N31,N32,N33 節点
Q21,Q23,Q25,Q32,Q34,Q36 NチャンネルM
OSトランジスタ Q22,Q24,Q31,Q33,Q35 PチャンネルMOS
トランジスタ
OSトランジスタ Q22,Q24,Q31,Q33,Q35 PチャンネルMOS
トランジスタ
Claims (2)
- 【請求項1】 メモリセルアレイと、該メモリセルアレ
イにデータを書き込み及びデータを読み出すための周辺
回路と、メモリセルアレイ中に不良メモリセルが含まれ
ているか否かを検査するテストモードに設定するテスト
モード選択回路と、外部から供給される信号を周辺回路
及びテストモード選択回路に供給する複数のピンを備え
た半導体メモリ装置において、上記テストモード選択回
路は所定のピンに電源電圧を超える電圧を印加されたと
きテストモードを設定することを特徴とする半導体メモ
リ装置。 - 【請求項2】 メモリセルアレイと、該メモリセルアレ
イにデータを書き込み及びデータを読み出すための周辺
回路と、メモリセルアレイ中に不良メモリセルが含まれ
ているか否かを検査するテストモードに設定するテスト
モード選択回路と、外部から供給される信号を周辺回路
及びテストモード選択回路に供給する複数のピンを備え
た半導体メモリ装置において、上記テストモード選択回
路は所定のピンに接地レベルより低い負電圧を印加され
たときテストモードを設定することを特徴とする半導体
メモリ装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18309791A JP3282188B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
US07/898,119 US5299163A (en) | 1991-06-27 | 1992-06-15 | Semiconductor memory device with discriminator for diagnostic mode of operation |
DE69224410T DE69224410T2 (de) | 1991-06-27 | 1992-06-19 | Integrierte Halbleiterspeicherschaltung mit einem Diskriminator für eine diagnostische Betriebsart |
EP92305628A EP0520696B1 (en) | 1991-06-27 | 1992-06-19 | Semiconductor memory/integrated circuit device with discriminator for diagnostic mode of operation |
KR1019920011210A KR950010312B1 (ko) | 1991-06-27 | 1992-06-26 | 진단 모드 동작용 판별기를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18309791A JP3282188B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH056694A true JPH056694A (ja) | 1993-01-14 |
JP3282188B2 JP3282188B2 (ja) | 2002-05-13 |
Family
ID=16129715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18309791A Expired - Fee Related JP3282188B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5299163A (ja) |
EP (1) | EP0520696B1 (ja) |
JP (1) | JP3282188B2 (ja) |
KR (1) | KR950010312B1 (ja) |
DE (1) | DE69224410T2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2762833B2 (ja) * | 1992-02-27 | 1998-06-04 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置 |
US6105152A (en) * | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
SG49632A1 (en) * | 1993-10-26 | 1998-06-15 | Intel Corp | Programmable code store circuitry for a nonvolatile semiconductor memory device |
US5526311A (en) * | 1993-12-30 | 1996-06-11 | Intel Corporation | Method and circuitry for enabling and permanently disabling test mode access in a flash memory device |
JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
US6143496A (en) * | 1997-04-17 | 2000-11-07 | Cytonix Corporation | Method of sampling, amplifying and quantifying segment of nucleic acid, polymerase chain reaction assembly having nanoliter-sized sample chambers, and method of filling assembly |
US6119252A (en) * | 1998-02-10 | 2000-09-12 | Micron Technology | Integrated circuit test mode with externally forced reference voltage |
US7412806B2 (en) * | 2001-12-13 | 2008-08-19 | Tac-Fast Georgia Llc | Structures for creating spaces while installing anchor sheet and attachment piece subfloors |
SG11201408101TA (en) | 2012-06-05 | 2015-01-29 | Univ Australian | Vaccination with interleukin-4 antagonists |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ram |
JPS61258399A (ja) * | 1985-05-11 | 1986-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
JPS6339200A (ja) * | 1986-08-04 | 1988-02-19 | Sony Corp | 集積回路装置 |
JPH02236178A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
JPH0474980A (ja) * | 1990-07-17 | 1992-03-10 | Nec Corp | 誤動作防止テスト回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3030852A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher |
JPH0752217B2 (ja) * | 1986-12-20 | 1995-06-05 | 富士通株式会社 | 半導体装置 |
FR2623653B1 (fr) * | 1987-11-24 | 1992-10-23 | Sgs Thomson Microelectronics | Procede de test de cellules de memoire electriquement programmable et circuit integre correspondant |
JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
JPH0359899A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | 半導体メモリ |
JPH0799619B2 (ja) * | 1989-12-28 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
-
1991
- 1991-06-27 JP JP18309791A patent/JP3282188B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-15 US US07/898,119 patent/US5299163A/en not_active Expired - Lifetime
- 1992-06-19 DE DE69224410T patent/DE69224410T2/de not_active Expired - Fee Related
- 1992-06-19 EP EP92305628A patent/EP0520696B1/en not_active Expired - Lifetime
- 1992-06-26 KR KR1019920011210A patent/KR950010312B1/ko not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ram |
JPS61258399A (ja) * | 1985-05-11 | 1986-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
JPS6339200A (ja) * | 1986-08-04 | 1988-02-19 | Sony Corp | 集積回路装置 |
JPH02236178A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
JPH0474980A (ja) * | 1990-07-17 | 1992-03-10 | Nec Corp | 誤動作防止テスト回路 |
Also Published As
Publication number | Publication date |
---|---|
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