JPH0566778B2 - - Google Patents
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- JPH0566778B2 JPH0566778B2 JP6772584A JP6772584A JPH0566778B2 JP H0566778 B2 JPH0566778 B2 JP H0566778B2 JP 6772584 A JP6772584 A JP 6772584A JP 6772584 A JP6772584 A JP 6772584A JP H0566778 B2 JPH0566778 B2 JP H0566778B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0357—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for error detection or correction
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- Television Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は符号化伝送方式文字放送受信機の誤り
訂正回路に係り、特に誤り訂正に処理時間短縮に
好適な誤り訂正回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an error correction circuit for a coded transmission type teletext receiver, and more particularly to an error correction circuit suitable for shortening processing time for error correction.
符号化伝送方式文字放送は、テレビジヨン信号
を垂直帰線消去期間に符号化した文字・図形情報
を伝送し、テレビジヨン受信機に表示するシステ
ムである。この符号化伝送方式文字放送は、文字
図形情報をドツトパターンに分解して伝送するパ
ターン方式文字放送に比べ伝送スピードが大であ
り、大量の文字、図形情報を伝送できる。しかし
伝送路で生じるビツト誤りは、パターン方式文字
放送ではただ単なるドツト妨害になるだけである
が、符号化伝送方式文字放送では、異なつた文字
や欠字となる恐れがあり正確な情報が伝送できな
い。そのため、伝送効率のよい効果的な誤り訂正
方式を採用する必要がある。そこで符号化伝送方
式文字放送では、テレビジヨン学会技術報告
ICS61−3(1983)柳町他4名著、「文字コード放
送の方式検討」に記載されているように、
(272190)差集合多数決符号を用いた誤り訂正方
式を採用している。以下、この誤り訂正方式につ
いて述べる。テレビジヨン信号の1水平走査期間
に伝送される文字放送信号の単位を1パケツトと
呼ぶことにすると、(272190)差集合多数決符号
によるパケツト信号の伝送構成は第1図に示すよ
うに、同期部とデータ部からなる。同期部はクロ
ツクランイン(以降CRと略す)とフレーミング
コード(以降FCと略す)からなり、CRは、文字
放送信号抜取り用サンプリングクロツクの位相を
文字放送信号のビツトクロツクに同期させる信号
で、FCはデータ部の始まりを検出するための信
号である。また、データ部は、(272190)差集合
多数決符号に従つて、190ビツトに情報ビツトと
82ビツトの検査ビツトからなる。このような構成
の文字放送信号を受信し処理するための符号化伝
送方式文字放送受信機について次に述べる。従来
の符号化伝送方式文字放送受信機のブロツク図を
第2図に示す。図において、1はチユーナ及び映
像検波回路、2は文字放送信号を抜き取る文字デ
ータ抜き取り回路、3はCR信号を抜き取り、サ
ンプリングクロツクの位相の基準となる信号を作
るCR信号検出回路、4は映像信号から水平同期
信号と垂直同期信号を分離する同期分離回路、5
は映像信号中のバースト信号をもとに受信機内で
用いられる各種クロツク信号を発生するクロツク
発生回路、6は垂直帰線期間の文字放送信号が多
重されている期間を示す多重ゲート発生回路、7
は文字放送信号を標本化するためのサンプリング
クロツク発生回路、8はシリアルデータをパラレ
ルデータに変換するシリアル−パラレル変換回
路、9はFC検出回路、10はFC検出回路の出力
により制御されるクロツク制御回路、11はアド
レスカウンタ、12はアドレス切換回路、13は
バツフアメモリ、14はマイクロコンピユータ
(以降MPUと略す)、15は誤り訂正回路、16
はランダムアクセスメモリ、17はリードオンリ
ーメモリ、18はリモコンやLED表示、プリン
タなどの外部機器とのインタフエイス回路、19
は表示メモリ回路、20はテレビジヨン信号の受
信処理を行なうテレビ受信回路、21はテレビジ
ヨン信号と文字放送信号の切換を行なうテレビ文
字切換回路、22はブラウン管である。このブロ
ツク図において、まず、文字放送受信機の動作に
ついて述べる。チユーナ及び映像検波回路1によ
り映像検波された複合映像信号をもとに、同期分
離回路4で分離された水平同期信号及び垂直同期
信号により多重ゲート発生回路6は文字放送信号
が多重されている期間のゲート信号を発生する。
このゲート信号により文字データ抜き取り回路2
で文字放送信号が抜き取られる。また、CR信号
検出回路3で得られるサンプリングクロツクの基
準位相となる信号とクロツク発生回路5で得られ
るクロツクによるサンプリングクロツク発生回路
7で文字放送信号のビツトクロツクに同期したサ
ンプリングクロツクを得る。このサンプリングク
ロツクにより文字データ抜き取り回路2からの文
字放送信号はシリアル−パラレル変換回路8によ
りパラレルデータに変換される。このパラレルデ
ータはFC検出回路9により1ビツトごとにFCと
比較され、パラレル変換はシフトレジスタで行な
つているためFCの最後のビツトがシフトレジス
タに入力した時点でFCの8ビツトすべてが一致
し、その時点でFC検出回路9はFC検出信号を発
生する。FC検出信号がデータ部の先頭を示す同
期信号であり、クロツク制御回路10、アドレス
カウンタ11によりアドレス切換回路12を介し
てバツフアメモリ13へ文字放送信号のデータ部
のみを一時記憶するための制御信号として働く。
このようにしてバツフアメモリに記憶されたデー
タは伝送されてきたデータそのものであるため、
伝送上の誤りを含んでいる。この誤り訂正を行な
うために、従来はMPU14を介して誤り訂正回
路15へパラレルデータでデータ入出力を行な
い、バツフアメモリ13からのデータを誤り訂正
回路15で訂正しその後、それらデータを再びバ
ツフアメモリ13へ記憶する。このようにして得
られた誤り訂正後のデータはMPU14で処理さ
れ、文字符号に対応する文字をリードオンリーメ
モリ17に記憶している文字パターンの中から呼
び出し表示メモリ19に書き込み、テレビ文字切
換回路21を介してブラウン管22に表示する。
以上が文字放送受信機の動作概要である。このよ
うな受信機の誤り訂正回路の動作の詳細について
以下述べる。第2図における誤り訂正回路15の
簡単な構成図を第3図に示す。第3図において、
23はパラレルデータをシリアルデータに変換、
またはシリアルデータをパラレルデータに変換す
るための変換回路、24は272ビツトのシフトレ
ジスタからなるデータレジスタ、25は82ビツト
のシフトレジスタと排他的論理和(以降EORと
略す)によりシフトレジスタの最終段出力を帰還
する回路とからなるシンドロームレジスタ、26
はシンドロームレジスタ25の82個のシフトレジ
スタの内容を一定の組合わせでEORをとり17本
の出力を得るEOR回路、27はEOR回路26の
出力のハイレベルである数をカウントし8個以上
か否かの判定を行なう多数決回路28は多数決回
路27の出力とデータレジスタ24の出力との
EORをとり誤り訂正を行なうEOR回路、29は
誤り訂正前のシリアルデータとシンドロームレジ
スタ25の最終段シフトレジスタの出力と多数決
回路27の出力とのEORをとるEOR回路、30
はシンドロームレジスタ25のシフトレジスタの
内容から誤りがあるか否かの判定を行なう誤り検
出回路、31はMPU側から誤り訂正回路へデー
タおよび制御信号を伝送するための出力ポート、
32は誤り訂正回路から訂正後のデータおよび誤
り検出回路30の出力をMPU側へ受け渡すため
の入力ポート、33は出力ポート31からの制御
信号により誤り訂正回路の各ブロツクへタイミン
グ信号およびクロツク信号を供給するタイミング
発生回路である。この構成図において誤り訂正回
路の動作は、まずMPU側からの出力ポート31
に出力されるクリア信号によりシンドロームレジ
スタ25の全ての内容をLOWレベルにする。次
に、出力ポート31のロード信号により、バツフ
アメモリに蓄えられている誤り訂正前のデータを
出力ポート31を介して16ビツト単位で変換回路
23に入力しパラレルデータをシリアルデータに
変換しデータレジスタ24とシンドロームレジス
タ25にシリアル入力する。この際、1パケツト
分のデータは272ビツトであるからMPUはロード
信号17回により1パケツトデータをデータレジス
タ24とシンドロームレジスタ25に書き込む。
シンドロームレジスタ25は、シリアルに入力し
てくる272ビツトのデータを生成多項式G(X)=
X82+X77+X76+X71+X67+X66+X56+X52+
X48+X40+X36+X34+X24+X22+X18+X10+X4
+X1で割り算し、その剰余82ビツトを記憶する
回路であり、シンドロームレジスタを構成するシ
フトレジスタ82個の内容が剰余を表わす。1パケ
ツトデータのロードが完了すると、出力ポート3
1のロードエンド信号により、シンドロームレジ
スタ25のみを1ビツト巡回シフトする。これ
は、誤り訂正に用いている符号が1ビツト短縮化
した短縮化差集合巡回多数決符号であるためであ
る。なお、特願昭58−54002号「誤り訂正複号方
式」(発明者 山田 宰)に記載されているよう
に、シンドロームレジスタの82個のシフトレジス
タの内容のEORの組合わせを変更することによ
りシンドロームレジスタのみを1ビツト巡回シフ
トする必要をなくすこともできる。次に、MPU
からの出力ポート31に出力されるコレクト信号
によりデータレジスタ24及びシンドロームレジ
スタ25が16ビツトシフトされる。このとき1ビ
ツトシフトごとにEOR回路26によりシンドロ
ームレジスタ25の82個のシフトレジスタの内容
を一定の組合わせでEORをとり多数決回路27
によりEOR回路26の出力17本の内容の和をと
る。そのときの式の値が8を越えた場合、多数決
回路27の出力がハイレベルとなりデータレジス
タ24の先頭ビツトに誤りがあることを示す。し
たがつて、データレジスタ24の出力と多数決回
路27の出力とのEORをとるEOR回路28によ
りデータレジスタの先頭ビツトを1ビツト訂正す
ることができる。その後、データレジスタ24と
シンドロームレジスタ25を1ビツトシフトし以
下、前述の多数決動作とEOR動作を練り繰り返
すことによりデータを1ビツトずつ誤り訂正する
ことができる。誤り訂正後のデータは1パケツト
中の情報データ190ビツトであり検査ビツト82ビ
ツトは不要であるので、1パケツト中の情報ビツ
トの誤り訂正はMPU14からのコレクト信号を
12回出力することで完了する。また、コレクト信
号1回について変換回路23により誤り訂正後の
シリアルデータがパラレルデータに変換され入力
ポート32を介してデータバス上に読み出され再
びバツフアメモリ13へ書き込まれる。すなわ
ち、1パケツトのデータの誤り訂正は、バツフア
メモリ13に記憶された文字放送データを読み出
して誤り訂正回路15へ転送し、誤り訂正命令を
出した後、誤り訂正回路15で訂正したデータを
再び読み出す処理を行なう事で実現される。具体
的には、誤り訂正回路15は1命令当たり16ビツ
ト単位でシリアル処理するため、誤り訂正回路1
5への入力には1パケツト分のデータ272ビツト
をロード信号によりMPU14が17回に分けて書
き込み、読み出す時には1パケツト中の検査ビツ
ト82ビツトは必要がないので情報ビツト190ビツ
トだけを12回に分けて読み出すこととなる。この
ような従来の誤り訂正処理における処理時間は、
上記のように文字放送データの入出力にMPU1
4のプログラム処理を必要とするために1パケツ
ト当り約1.5msかかる。文字放送信号の重畳期間
はテレビジヨン信号の垂直帰線期間の12H区間が
考えられ、この12H区間全てに文字放送信号を重
畳した場合、誤り訂正に要する時間は1.5ms×12
=18msとなり、テレビジヨン信号の1フイール
ド期間16.5msを越えてしまい、1フイールド期
間に誤り訂正処理が出来ないばかりか、文字符号
を文字パターンに変換し表示する処理も出来ない
という欠点があつた。さらに、従来の誤り訂正回
路は、パラレルデータをシリアルデータに変換し
た後、誤り訂正処理を行ない、その後再びシリア
ルデータをパラレルデータに変換するという構成
のため回路規模が大きいという欠点を持つてい
た。
Coded transmission teletext is a system that transmits character and graphic information encoded from a television signal during the vertical blanking period and displays it on a television receiver. This encoded transmission type teletext has a faster transmission speed than the pattern type teletext, in which character and graphic information is transmitted after being broken down into dot patterns, and a large amount of character and graphic information can be transmitted. However, bit errors that occur in the transmission path only cause dot interference in pattern-based teletext broadcasting, but in coded transmission-based teletext broadcasting, there is a risk that the bit errors may result in different characters or missing characters, making it impossible to transmit accurate information. . Therefore, it is necessary to employ an effective error correction method with good transmission efficiency. Therefore, for coded transmission system teletext broadcasting, the Technical Report of the Television Society
As described in ICS61-3 (1983) by Yanagimachi et al., ``Study of character code broadcasting methods'',
(272190) Adopts an error correction method using a difference set majority code. This error correction method will be described below. If the unit of the teletext signal transmitted during one horizontal scanning period of the television signal is called one packet, the transmission structure of the packet signal using the (272190) difference set majority code is as shown in Fig. 1. and a data section. The synchronization section consists of a clock run-in (hereinafter abbreviated as CR) and a framing code (hereinafter abbreviated as FC). CR is a signal that synchronizes the phase of the sampling clock for extracting the teletext signal with the bit clock of the teletext signal. is a signal for detecting the beginning of the data section. In addition, the data part is divided into 190 bits and information bits according to the (272190) difference set majority vote code.
Consists of 82 test bits. A coded transmission type teletext receiver for receiving and processing a teletext signal having such a configuration will be described next. A block diagram of a conventional coded transmission teletext receiver is shown in FIG. In the figure, 1 is a tuner and video detection circuit, 2 is a character data extraction circuit that extracts a teletext signal, 3 is a CR signal detection circuit that extracts a CR signal and creates a signal that serves as a reference for the phase of the sampling clock, and 4 is a video signal detection circuit. a synchronization separation circuit that separates a horizontal synchronization signal and a vertical synchronization signal from a signal, 5
6 is a clock generation circuit that generates various clock signals used in the receiver based on the burst signal in the video signal; 6 is a multiple gate generation circuit that indicates the period during which teletext signals are multiplexed during the vertical blanking period; 7
1 is a sampling clock generation circuit for sampling teletext signals, 8 is a serial-to-parallel conversion circuit for converting serial data into parallel data, 9 is an FC detection circuit, and 10 is a clock controlled by the output of the FC detection circuit. Control circuit, 11 is an address counter, 12 is an address switching circuit, 13 is a buffer memory, 14 is a microcomputer (hereinafter abbreviated as MPU), 15 is an error correction circuit, 16
17 is a random access memory, 17 is a read-only memory, 18 is an interface circuit for external devices such as a remote control, an LED display, and a printer, 19
2 is a display memory circuit; 20 is a television receiving circuit for receiving television signals; 21 is a television character switching circuit for switching between television signals and teletext signals; and 22 is a cathode ray tube. In this block diagram, first, the operation of the teletext receiver will be described. Based on the composite video signal video-detected by the tuner and video detection circuit 1, the multiplex gate generation circuit 6 uses the horizontal synchronization signal and vertical synchronization signal separated by the synchronization separation circuit 4 to detect the period during which the teletext signal is multiplexed. generates a gate signal.
By this gate signal, the character data extraction circuit 2
The teletext signal is extracted. Further, a sampling clock generating circuit 7 uses a signal serving as the reference phase of the sampling clock obtained by the CR signal detecting circuit 3 and a clock obtained by the clock generating circuit 5 to obtain a sampling clock synchronized with the bit clock of the teletext signal. Using this sampling clock, the teletext signal from the character data extraction circuit 2 is converted into parallel data by the serial-parallel conversion circuit 8. This parallel data is compared bit by bit with FC by the FC detection circuit 9, and since parallel conversion is performed by a shift register, all 8 bits of FC match when the last bit of FC is input to the shift register. , at that point the FC detection circuit 9 generates an FC detection signal. The FC detection signal is a synchronization signal indicating the beginning of the data portion, and is used as a control signal for temporarily storing only the data portion of the teletext signal into the buffer memory 13 via the address switching circuit 12 by the clock control circuit 10 and address counter 11. work.
Since the data stored in the buffer memory in this way is the transmitted data itself,
Contains transmission errors. In order to perform this error correction, conventionally, data is input/output in parallel to the error correction circuit 15 via the MPU 14, the data from the buffer memory 13 is corrected by the error correction circuit 15, and then the data is sent back to the buffer memory 13. Remember. The error-corrected data obtained in this way is processed by the MPU 14, and the character corresponding to the character code is written into the recall display memory 19 from among the character patterns stored in the read-only memory 17, and the television character switching circuit 21 and displayed on a cathode ray tube 22.
The above is an overview of the operation of the teletext receiver. The details of the operation of the error correction circuit of such a receiver will be described below. A simple configuration diagram of the error correction circuit 15 in FIG. 2 is shown in FIG. In Figure 3,
23 converts parallel data to serial data,
Or a conversion circuit for converting serial data into parallel data, 24 is a data register consisting of a 272-bit shift register, 25 is the final stage of the shift register by exclusive OR (hereinafter abbreviated as EOR) with the 82-bit shift register. Syndrome register consisting of a circuit for feeding back the output, 26
27 is an EOR circuit that performs EOR on the contents of 82 shift registers of the syndrome register 25 in a certain combination and obtains 17 outputs. The majority circuit 28 that makes a determination is based on the output of the majority circuit 27 and the output of the data register 24.
29 is an EOR circuit that takes EOR and performs error correction; 29 is an EOR circuit that takes EOR of the serial data before error correction, the output of the final stage shift register of syndrome register 25, and the output of majority circuit 27;
31 is an error detection circuit that determines whether or not there is an error based on the contents of the shift register of the syndrome register 25; 31 is an output port for transmitting data and control signals from the MPU side to the error correction circuit;
32 is an input port for passing the corrected data from the error correction circuit and the output of the error detection circuit 30 to the MPU side; 33 is a timing signal and a clock signal to each block of the error correction circuit according to a control signal from the output port 31; This is a timing generation circuit that supplies In this configuration diagram, the operation of the error correction circuit begins with the output port 31 from the MPU side.
The clear signal output from the register 25 sets all contents of the syndrome register 25 to LOW level. Next, in response to a load signal from the output port 31, the data before error correction stored in the buffer memory is input to the conversion circuit 23 in 16-bit units via the output port 31, converting the parallel data to serial data, and inputting the data into the data register 23. is serially input to the syndrome register 25. At this time, since one packet of data is 272 bits, the MPU writes one packet of data to the data register 24 and the syndrome register 25 using the load signal 17 times.
The syndrome register 25 converts serially input 272-bit data into a generating polynomial G(X)=
X 82 +X 77 +X 76 +X 71 +X 67 +X 66 +X 56 +X 52 +
X 48 +X 40 +X 36 +X 34 +X 24 +X 22 +X 18 +X 10 +X 4
This is a circuit that divides by +X 1 and stores the 82 bits of the remainder, and the contents of the 82 shift registers that make up the syndrome register represent the remainder. When loading of one packet data is completed, output port 3
A load end signal of 1 causes only the syndrome register 25 to be cyclically shifted by 1 bit. This is because the code used for error correction is a shortened difference set cyclic majority code shortened by one bit. As described in Japanese Patent Application No. 58-54002 "Error Correction Decoding System" (inventor Osamu Yamada), by changing the EOR combination of the contents of the 82 shift registers of the syndrome register. It is also possible to eliminate the need to cyclically shift only the syndrome register by one bit. Next, the MPU
The data register 24 and the syndrome register 25 are shifted by 16 bits by the collect signal outputted to the output port 31 from the data register 24 and the syndrome register 25. At this time, the EOR circuit 26 performs EOR on the contents of the 82 shift registers of the syndrome register 25 in a certain combination for each 1-bit shift, and the majority decision circuit 27
The sum of the contents of the 17 outputs of the EOR circuit 26 is calculated. If the value of the equation at that time exceeds 8, the output of the majority circuit 27 becomes high level, indicating that there is an error in the first bit of the data register 24. Therefore, the leading bit of the data register can be corrected by one bit by the EOR circuit 28 which takes the EOR of the output of the data register 24 and the output of the majority circuit 27. Thereafter, by shifting the data register 24 and the syndrome register 25 by one bit and repeating the majority decision operation and EOR operation described above, the data can be error-corrected bit by bit. The data after error correction is 190 bits of information data in one packet, and the 82 check bits are unnecessary, so error correction of the information bits in one packet is performed using the collect signal from the MPU 14.
Complete by outputting 12 times. Furthermore, for one collect signal, error-corrected serial data is converted into parallel data by the conversion circuit 23, read out onto the data bus via the input port 32, and written into the buffer memory 13 again. That is, error correction of one packet of data involves reading the teletext data stored in the buffer memory 13, transferring it to the error correction circuit 15, issuing an error correction command, and then reading out the data corrected by the error correction circuit 15 again. This is achieved through processing. Specifically, since the error correction circuit 15 performs serial processing in units of 16 bits per instruction, the error correction circuit 1
The MPU 14 writes 272 bits of data for one packet in 17 times according to the load signal, and when reading it out, the 82 check bits in one packet are not needed, so only the 190 bits of information are written in 12 times. It will be read out separately. The processing time for such conventional error correction processing is
As mentioned above, MPU1 is used for input/output of teletext data.
It takes about 1.5 ms per packet because it requires 4 program processing steps. The superimposition period of the teletext signal is considered to be the 12H interval of the vertical retrace period of the television signal, and if the teletext signal is superimposed on the entire 12H interval, the time required for error correction is 1.5ms x 12
= 18 ms, exceeding the 16.5 ms period of one field of a television signal, and had the disadvantage that not only could it not perform error correction processing in one field period, but it could not convert character codes into character patterns and display them. . Furthermore, conventional error correction circuits have a disadvantage in that they are large in circuit size because they are configured to convert parallel data into serial data, perform error correction processing, and then convert serial data back into parallel data.
本発明の目的は、上述した従来の誤り訂正回路
の欠点を無くし、誤り訂正に要する時間を短縮し
た誤り訂正回路を提供することがある。
An object of the present invention is to provide an error correction circuit that eliminates the drawbacks of the conventional error correction circuit described above and reduces the time required for error correction.
本発明の特徴は、パケツトデータの伝送クロツ
クと、1パケツトデータの伝送時間をA、パケツ
トデータの終了時点から次のパケツトデータが伝
送されてくるまでの時間をBとすると、その伝送
クロツクの少なくともA/B倍以上の周波数の高
速クロツク信号を発生する高速クロツク発生回路
を設け、誤り訂正回路へのデータ入力を、そのデ
ータセツト完了までは伝送クロツクで動作させ、
1パケツトデータを誤り訂正することにより、1
パケツトデータの誤り訂正をパケツトデータの伝
送周期内で行なえるようにした点にある。
The feature of the present invention is that, where A is the transmission clock of packet data, the transmission time of one packet data is A, and the time from the end of packet data until the next packet data is transmitted is B, the transmission clock is at least A/B times the transmission clock. A high-speed clock generation circuit that generates a high-speed clock signal with a frequency higher than or equal to the above frequency is provided, and the data input to the error correction circuit is operated by the transmission clock until the data setting is completed.
By correcting errors in 1 packet data, 1
The point is that error correction of packet data can be performed within the transmission period of packet data.
以下、本発明の一実施例を図面を用いて説明す
る。第4図は本実施例の概要を示すための図であ
り、第4図において、符号1から22までは第2
図と同様であり、34は第2図におけるクロツク
発生回路5で得られる文字放送信号の伝送クロツ
ク5.73MHzを4倍の22.92MHzのクロツクに変換
し出力する誤り訂正クロツク発生回路、35は第
2図における誤り訂正回路15と構成が異なる誤
り訂正回路、36はシリアルデータをパラレルデ
ータに変換するシリアル−パラレル変換回路であ
る。第4図では文字データ検出回路2からのシリ
アルデータが誤り訂正回路35に入力され、その
誤り訂正回路35の出力がシリアルデータで次段
のシリアル−パラレル変換回路36に入力されて
いる点が、第2図に示す従来例と構成上異なり、
従来例においてMPU14が必要であつた誤り訂
正回路15へのパラレルデータ入出力を不要とし
ている。第4図の誤り訂正回路35の構成の一例
を第5図に示す。第5図において符号25から3
0までは第3図と同様であり、37は190ビツト
のシフトレジスタからなるデータレジスタ、38
はFC検出信号によつて誤り訂正回路35で必要
なゲート信号を発生するゲート信号発生回路、3
9はサンプリングクロツクと誤り訂正クロツクの
切換えを行なうクロツク切換え回路、40から4
3までは2入力論理積回路である。また、第6図
に第5図における各部の信号波形を示す。第6図
において、1は文字放送信号が水平走査期間に重
畳されているときの信号伝送構成図、2から5が
ゲート信号発生回路38から出力される信号で、
それぞれ、2はシンドロームレジスタ25へのク
ロツク信号をゲートするSクロツクゲート、3は
シンドロームレジスタ25への入力データをゲー
トするSデータゲート、4はデータレジスタ37
へのクロツク信号をゲートするDクロツクゲー
ト、5はデータレジスタ37への入力データをゲ
ートするDデータゲートである。また、6はCR
信号検出回路3で得られるサンプリングクロツク
の基準位相となる信号のクリア信号、7はFC検
出回路9の出力信号を示すFC検出信号、8はFC
検出信号7のタイミングからサンプリングクロツ
クを190カウントした時点のタイミングを示す190
カウント信号、9はFC検出信号7のタイミング
からサンプリングクロツクを272カウントした時
点のタイミングを示す272カウント信号、10は
272カウント信号9のタイミングから誤り訂正ク
ロツクを272カウントした時点のタイミングを示
すF272カウント信号である。以下、第5図およ
び第6図を用いて実施例の説明を行なう。まず伝
送されてきた文字放送信号は第4図に示す文字デ
ータ抜き取り回路2により1パケツト単位で抜き
取られる。抜き取られたデータはシリアル−パラ
レル変換回路8と誤り訂正回路35へ入力される
が、シリアル−パラレル変換回路8を介してFC
検出回路9から得られたFC検出信号により、第
5図のゲート信号発生回路38はSデータゲート
3、Dデータゲート5を出力し、2入力論理積4
1,43により文字放送信号のFC以降のデータ
がシンドロームレジスタ25とデータレジスタ3
7に入力される。一方、データレジスタ37及び
シンドロームレジスタ25はシフトレジスタで構
成されるため1クロツクについて1ビツトシフト
する回路である。そこで、第5図のゲート信号発
生回路38はSクロツクゲート2、Dクロツクゲ
ート4を発生し、シンドロームレジスタ25は、
Sデータゲート3とSクロツクゲート2によつ
て、サンプリングクロツクで文字放送信号の情報
ビツト190ビツトと検査ビツト82ビツトが順次シ
フトされSデータゲート3がハイレベルの期間で
誤り訂正を行なうためのデータセツトが完了す
る。一方、データレジスタ37は、Dデータゲー
ト5とDクロツクゲート4によりサンプリングク
ロツクで文字放送信号の情報ビツト190ビツトの
みが順次シフトされDデータゲート5がハイレベ
ルの期間で情報ビツトされる。この様にしてデー
タセツトが完了した後、272カウント信号9によ
りクロツク切換え回路39でクロツクが切換えら
れシンドロームレジスタ25とデータレジスタ3
7はサンプリングクロツクの3倍の周波数である
誤り訂正クロツクによりシフトされ、1ビツトず
つ順次誤り訂正を行なう。すなわち、Sデータゲ
ート3とDデータゲート5がロウレベルである期
間のSクロツクゲート2とDクロツクゲート4が
ハイレベルである期間にサンプリングクロツクの
4倍の誤り訂正クロツクで情報ビツト272ビツト
をシフトすることによつて誤り訂正を行うことが
できる。このとき、検査ビツト終了時から次の水
平走査期間のCR開始まではサンプリングクロツ
クで68クロツク分の時間があり、サンプリングク
ロツクの4倍の周波数の誤り訂正クロツクで272
ビツトシフトし誤り訂正を行なう時間は272/3
=68サンプリングクロツク分となり次の水平走査
期間のCR信号検出回路3で得られえるクリア信
号第6以前に1パケツト分のデータの誤り訂正処
理を終了できる。従つて、その後CR信号検出回
路3で得られるクリア信号6によりシンドローム
レジスタをクリアすることにより、次の文字放送
信号の誤り訂正を行なう初期設定ができる。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a diagram for showing an overview of this embodiment. In FIG. 4, the numbers 1 to 22 indicate the second
34 is an error correction clock generation circuit that converts the 5.73MHz transmission clock of the teletext signal obtained by the clock generation circuit 5 in FIG. An error correction circuit 36 having a configuration different from the error correction circuit 15 in the figure is a serial-parallel conversion circuit that converts serial data into parallel data. In FIG. 4, the serial data from the character data detection circuit 2 is input to the error correction circuit 35, and the output of the error correction circuit 35 is input as serial data to the serial-parallel conversion circuit 36 at the next stage. It is different in configuration from the conventional example shown in Figure 2,
Parallel data input/output to the error correction circuit 15, which was required by the MPU 14 in the conventional example, is not required. An example of the configuration of the error correction circuit 35 shown in FIG. 4 is shown in FIG. In Figure 5, the numbers 25 to 3
0 is the same as in Figure 3, 37 is a data register consisting of a 190-bit shift register, and 38 is a data register consisting of a 190-bit shift register.
3 is a gate signal generation circuit that generates a gate signal necessary for the error correction circuit 35 according to the FC detection signal;
9 is a clock switching circuit for switching between a sampling clock and an error correction clock; 40 to 4;
The circuits up to 3 are two-input AND circuits. Further, FIG. 6 shows signal waveforms at various parts in FIG. 5. In FIG. 6, 1 is a signal transmission configuration diagram when a teletext signal is superimposed on the horizontal scanning period, and 2 to 5 are signals output from the gate signal generation circuit 38.
2 is an S clock gate that gates the clock signal to the syndrome register 25, 3 is an S data gate that gates input data to the syndrome register 25, and 4 is a data register 37.
A D clock gate 5 gates the clock signal to the data register 37, and a D data gate 5 gates the input data to the data register 37. Also, 6 is CR
7 is the FC detection signal indicating the output signal of the FC detection circuit 9; 8 is the FC
190 indicates the timing when 190 sampling clocks have been counted from the timing of detection signal 7.
A count signal, 9 is a 272 count signal indicating the timing when the sampling clock is counted 272 times from the timing of the FC detection signal 7, and 10 is a 272 count signal.
The F272 count signal indicates the timing when the error correction clock is counted 272 times from the timing of the 272 count signal 9. The embodiment will be explained below with reference to FIGS. 5 and 6. First, the transmitted teletext signal is extracted one packet at a time by the character data extraction circuit 2 shown in FIG. The extracted data is input to the serial-to-parallel converter circuit 8 and the error correction circuit 35, but is sent to the FC via the serial-to-parallel converter circuit 8.
Based on the FC detection signal obtained from the detection circuit 9, the gate signal generation circuit 38 in FIG.
1 and 43, the data after FC of the teletext signal is sent to syndrome register 25 and data register 3.
7 is input. On the other hand, since the data register 37 and the syndrome register 25 are constructed of shift registers, they are circuits that shift one bit per clock. Therefore, the gate signal generation circuit 38 in FIG. 5 generates the S clock gate 2 and the D clock gate 4, and the syndrome register 25 generates the
The S data gate 3 and the S clock gate 2 sequentially shift the 190 information bits and 82 check bits of the teletext signal using the sampling clock, and use the data for error correction during the period when the S data gate 3 is at a high level. The setup is complete. On the other hand, in the data register 37, only 190 information bits of the teletext signal are sequentially shifted by the sampling clock by the D data gate 5 and the D clock gate 4, and the information bits are processed during the period when the D data gate 5 is at a high level. After the data set is completed in this way, the clock is switched by the clock switching circuit 39 in response to the 272 count signal 9, and the syndrome register 25 and data register 3 are switched.
7 is shifted by an error correction clock having a frequency three times that of the sampling clock, and errors are corrected bit by bit sequentially. That is, during the period when the S data gate 3 and the D data gate 5 are at a low level and the period when the S clock gate 2 and the D clock gate 4 are at a high level, 272 information bits are shifted using an error correction clock that is four times as large as the sampling clock. Error correction can be performed by At this time, there is a time of 68 sampling clocks from the end of the check bit to the start of CR of the next horizontal scanning period, and 272 clocks of error correction clock with a frequency four times that of the sampling clock.
The time for bit shifting and error correction is 272/3
=68 sampling clocks, and the error correction process for one packet of data can be completed before the sixth clear signal obtained by the CR signal detection circuit 3 in the next horizontal scanning period. Therefore, by clearing the syndrome register with the clear signal 6 obtained by the CR signal detection circuit 3, initial settings for error correction of the next teletext signal can be made.
第7図は第5図におけるゲート信号発生回路3
8、クロツク切換え回路39について、具体的な
回路まで示したもので、本図に示すように簡単な
回路で構成できる。以上のような誤り訂正回路で
あれば、文字放送信号の情報ビツトと検査ビツト
を文字放送信号の伝送クロツクで誤り訂正回路に
ロードし、データロード完了後高速のクロツクで
誤り訂正を行なわせ次の水平走査期間の文字放送
信号の情報ビツトが送られてくるまでに誤り訂正
を終了するため、1パケツトデータの誤り訂正に
要する処理時間は1水平走査期間すなわち約63μs
となり従来に比べ高速化できる。 Figure 7 shows the gate signal generation circuit 3 in Figure 5.
8. The clock switching circuit 39 is shown in detail, and can be constructed with a simple circuit as shown in this figure. With the above error correction circuit, the information bits and check bits of the teletext signal are loaded into the error correction circuit using the transmission clock of the teletext signal, and after data loading is completed, error correction is performed using a high-speed clock and the next Since error correction is completed before the information bits of the teletext signal are sent during the horizontal scanning period, the processing time required for error correction of one packet data is one horizontal scanning period, or approximately 63 μs.
Therefore, the speed can be increased compared to the conventional method.
本実施例では、誤り訂正クロツクをサンプリン
グクロツクの4倍としたが、文字放送信号の検査
ビツト終了時から次の水平走査期間の文字放送信
号の情報ビツトが送られてくるまでの期間、すな
わちサンプリングクロツクで92クロツクの期間に
272ビツトをシフトできるようなクロツク周波数
でよく具体的にはサンプリングクロツクの272/
92倍以上であればよい。また、本実施例ではシン
ドロームレジスタのクリア信号としてCR信号検
出回路3で得られるサンプリングクロツクの基準
位相となる信号を用いたが、1水平走査期間の文
字放送信号の誤り訂正が完了した時点から次の水
平走査期間の文字放送信号の情報ビツトが始まる
までの期間であれば、CRを抜き取るためのCRゲ
ート信号でも水平同期信号を遅延させた信号でも
よい。 In this embodiment, the error correction clock is four times as large as the sampling clock. During a period of 92 clocks with the sampling clock
A clock frequency that can shift 272 bits is often used, specifically the 272/272 bit frequency of the sampling clock.
It is sufficient if it is 92 times or more. In addition, in this embodiment, the signal that is the reference phase of the sampling clock obtained by the CR signal detection circuit 3 is used as the clear signal for the syndrome register, but from the time when the error correction of the teletext signal for one horizontal scanning period is completed. As long as the period is until the start of the information bit of the teletext signal in the next horizontal scanning period, a CR gate signal for extracting CR or a signal obtained by delaying the horizontal synchronization signal may be used.
また、第8図に示すように、文字放送信号を遅
延させた遅延文字放送信号3を作り、この遅延文
字放送信号を誤り訂正回路の入力信号として誤り
訂正回路の入力信号の入力タイミングをこの遅延
文字放送信号のFC検出信号である遅延FC検出信
号4で行ない、誤り訂正回路のシンドロームレジ
スタのクリア信号として、遅延する前の文字放送
信号1のFC検出信号2を使用する場合も、誤り
訂正回路のシンドロームレジスタから見た場合に
データ入力に対してクリア動作はそれ以前で行な
われ、クリア信号により次の文字放送信号の誤り
訂正を行なう初期設定ができるという点で本発明
は有効である。 In addition, as shown in FIG. 8, a delayed teletext signal 3 is generated by delaying the teletext signal, and this delayed teletext signal is used as an input signal to the error correction circuit, and the input timing of the input signal to the error correction circuit is changed by delaying the input timing of the input signal of the error correction circuit. Even when the delayed FC detection signal 4, which is the FC detection signal of the teletext signal, is used, and the FC detection signal 2 of the teletext signal 1 before being delayed is used as the clear signal for the syndrome register of the error correction circuit, the error correction circuit The present invention is effective in that, when viewed from the syndrome register, the clearing operation is performed before data input, and the clearing signal can be used to initialize the error correction of the next teletext signal.
本発明によれば、1パケツトデータの誤り訂正
を1水平走査周期内で処理できるので、従来の約
1/23の処理時間で高速な誤り訂正を実現できる。
According to the present invention, since error correction of one packet data can be processed within one horizontal scanning period, high-speed error correction can be realized in about 1/23 of the conventional processing time.
第1図は符号化伝送方式文字放送信号の伝送構
成図、第2図は従来の符号化伝送方式文字放送受
信機のブロツク図、第3図は従来の誤り訂正回路
の構成図、第4図は本発明の一実施例を採用した
符号化伝送方式文字放送受信機のブロツク図、第
5図は本発明の一実施例を示す構成図、第6図は
第5図における各部の波形図、第7図は第5図の
具体的な回路図、第8図は他の実施例を説明する
ための波形図である。
34……誤り訂正クロツク発生回路、38……
ゲート信号発生回路、39……クロツク切換え回
路。
Fig. 1 is a transmission block diagram of a coded transmission teletext signal, Fig. 2 is a block diagram of a conventional coded transmission teletext receiver, Fig. 3 is a block diagram of a conventional error correction circuit, and Fig. 4 is a block diagram of a coded transmission type teletext receiver employing an embodiment of the present invention, FIG. 5 is a configuration diagram showing an embodiment of the present invention, and FIG. 6 is a waveform diagram of each part in FIG. 5. FIG. 7 is a specific circuit diagram of FIG. 5, and FIG. 8 is a waveform diagram for explaining another embodiment. 34...Error correction clock generation circuit, 38...
Gate signal generation circuit, 39...clock switching circuit.
Claims (1)
されるパケツトデータを多数決差集合巡回符号を
用いて誤り訂正するための、多数決判定回路と、
シンドロームレジスタと、データレジスタとで構
成される誤り訂正回路において、 前記パケツトデータを前記シンドロームレジス
タと、データレジスタに記憶するための書き込み
クロツク発生手段と、 前記誤り訂正回路が誤り訂正時に使用する、パ
ケツトデータの伝送クロツクより高速な高速クロ
ツクを発生する高速クロツク発生手段と、 前記誤り訂正回路への入力クロツクを、前記書
き込みクロツク発生手段からのパケツトデータ書
き込みクロツクとするか前記高速クロツク発生手
段からの高速訂正のための高速クロツクとするか
を選択するクロツク選択手段とを備え、 誤り訂正回路の誤り訂正を高速クロツクで動作
させるように構成したことを特徴とする誤り訂正
回路。 2 特許請求の範囲第1項記載の誤り訂正回路に
おいて、 前記書き込みクロツク発生手段は、前記パケツ
トデータの伝送クロツク周波数の書き込みクロツ
クを出力し、 前記高速クロツク発生手段は、前記1パケツト
データの伝送時間をA、パケツトデータの終了時
点から次のパケツトデータが伝送されてくるまで
の時間をBとすると、前記書き込みクロツクの少
なくともA/B倍以上の周波数の高速クロツク信
号を発生し、 さらに前記パケツトデータの誤り訂正を完了し
た後の次のパケツトデータの先頭位置までの期間
に前記誤り訂正回路のシンドロームレジスタを初
期化するための初期化信号を発生する初期化信号
発生回路と、 少なくとも前記パケツトデータの情報データと
検査データを除く期間、前記高速クロツク発生手
段から出力される高速訂正のための高速クロツク
を前記誤り訂正回路に供給するように前記クロツ
ク選択手段を制御するクロツク切替制御手段とを
設け、 前記初期化信号発生回路の初期化信号により前
記誤り訂正回路のシンドロームレジスタを初期化
し、前記クロツク切替制御手段により、前記クロ
ツク選択手段は前記書き込みクロツク発生手段か
らのパケツトデータ書き込みクロツクを選択し、
前記誤り訂正回路のシンドロームレジスタとデー
タレジスタにパケツトデータの情報データと検査
データとを、前記書き込みクロツク発生手段から
出力される書き込みクロツクに応じて供給し、シ
ンドロームレジスタとデータレジスタにパケツト
データの情報データと検査データとが記憶された
後、前記クロツク切替制御手段により、前記クロ
ツク選択手段は前記高速クロツク発生手段からの
高速訂正のための高速クロツクを選択し、前記高
速クロツク発生手段の出力する高速クロツクで前
記誤り訂正回路を動作させることにより、1パケ
ツトデータの誤り訂正をパケツトデータの伝送周
期以内で行なうように構成したことを特徴とする
誤り訂正回路。 3 特許請求の範囲第2項記載の誤り訂正回路に
おいて、 前記クロツク切替制御手段は、 前記パケツトデータの誤り訂正を完了した後の
次のパケツトデータの先頭位置までの期間の予め
定められた位置で、前記クロツク選択手段を、前
記書き込みクロツク発生手段からのパケツトデー
タ書き込みクロツクを選択するよう制御し、 さらに、パケツトデータのシンドロームレジス
タとデータレジスタへの書き込み終了時点で前記
クロツク選択手段を、前記高速クロツク発生手段
からの高速訂正のための高速クロツクを選択する
ように制御することを特徴とする誤り訂正回路。[Scope of Claims] 1. A majority decision circuit for error correcting packet data consisting of at least information data and check data using a majority decision set cyclic code;
An error correction circuit comprising a syndrome register and a data register, comprising: a write clock generating means for storing the packet data in the syndrome register and the data register; and a write clock generating means for storing the packet data in the syndrome register and the data register; a high-speed clock generation means for generating a high-speed clock faster than a transmission clock; and an input clock to the error correction circuit that is a packet data write clock from the write clock generation means or for high-speed correction from the high-speed clock generation means. 1. An error correction circuit comprising: clock selection means for selecting a high-speed clock, and configured to operate error correction in the error correction circuit using the high-speed clock. 2. In the error correction circuit according to claim 1, the write clock generating means outputs a write clock having a transmission clock frequency of the packet data, and the high speed clock generating means outputs a write clock having a transmission clock frequency of the packet data, and the high speed clock generating means outputs a write clock having a transmission clock frequency of the packet data. , where B is the time from the end of the packet data until the next packet data is transmitted, generate a high-speed clock signal with a frequency at least A/B times the write clock, and complete error correction of the packet data. an initialization signal generation circuit that generates an initialization signal for initializing the syndrome register of the error correction circuit during the period up to the start position of the next packet data after the initialization, and at least information data and inspection data of the packet data are excluded. clock switching control means for controlling the clock selection means so as to supply a high-speed clock for high-speed correction outputted from the high-speed clock generation means to the error correction circuit during the initialization signal generation circuit; initializing the syndrome register of the error correction circuit by the initialization signal, and by the clock switching control means, the clock selection means selects the packet data write clock from the write clock generation means;
The information data and test data of the packet data are supplied to the syndrome register and the data register of the error correction circuit in response to the write clock output from the write clock generating means, and the information data and test data of the packet data are supplied to the syndrome register and the data register. After the data is stored, the clock switching control means causes the clock selection means to select a high-speed clock for high-speed correction from the high-speed clock generation means, and uses the high-speed clock output from the high-speed clock generation means to An error correction circuit characterized in that the error correction circuit is configured to perform error correction of one packet data within a transmission cycle of the packet data by operating the error correction circuit. 3. In the error correction circuit as set forth in claim 2, the clock switching control means performs the following steps: The clock selection means is controlled to select the packet data write clock from the write clock generation means, and furthermore, the clock selection means is controlled to select the packet data write clock from the high speed clock generation means at the end of writing the packet data to the syndrome register and the data register. An error correction circuit characterized in that it controls the selection of a high-speed clock for high-speed correction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067725A JPS60213187A (en) | 1984-04-06 | 1984-04-06 | Error correcting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067725A JPS60213187A (en) | 1984-04-06 | 1984-04-06 | Error correcting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60213187A JPS60213187A (en) | 1985-10-25 |
JPH0566778B2 true JPH0566778B2 (en) | 1993-09-22 |
Family
ID=13353221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59067725A Granted JPS60213187A (en) | 1984-04-06 | 1984-04-06 | Error correcting circuit |
Country Status (1)
Country | Link |
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JP (1) | JPS60213187A (en) |
Families Citing this family (2)
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---|---|---|---|---|
JPH0732481B2 (en) * | 1986-01-30 | 1995-04-10 | シャープ株式会社 | Teletext receiver circuit |
JPH0771269B2 (en) * | 1986-02-24 | 1995-07-31 | シャープ株式会社 | Teletext receiver circuit |
-
1984
- 1984-04-06 JP JP59067725A patent/JPS60213187A/en active Granted
Also Published As
Publication number | Publication date |
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JPS60213187A (en) | 1985-10-25 |
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