JPH0564922A - Processing system for smoothing image - Google Patents

Abstract

PURPOSE:To enable a pixel data to be easily processed for smoothing by a simple judge operation without making a circuit complicated by a method wherein in a thermal printer or the like having a line array like recording head which outputs an image by dividing one pixel into unit elements in a sub scan direction, the unit element is shifted in the sub scan direction or is increased and decreased in its number. CONSTITUTION:When an image is outputted by dividing one pixel into five unit elements P1-P5, a corresponding 100% diameter pixel data is formed by applying a pixel signal to three unit elements among five unit elements. Thereby, the pixel signal is applied to central three unit elements excepting the upper end one and the lower end one to compose a corresponding pixel data (b2) for an ordinary state. Besides, when a data is processed for smoothing, by increasing or decreasing the unit element to which the pixel signal is to be applied by one unit element before and behind in the sub scan direction according to adjacent pixel information, printing positions for the three stages (b2), (b2), (b3) can be set.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＬＥＤプリンタやサー
マルプリンタの様にほぼ主走査方向に沿って画素形成素
子を配列したライン状のドットプリンタにおける画像平
滑化処理方式に係り、特にドット状に形成した画素パタ
ーンに含まれる斜線若しくは曲線部分を平滑化して高品
質の画像を得る事の出来る画像平滑化処理方式に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image smoothing processing method in a linear dot printer in which pixel forming elements are arranged substantially along the main scanning direction, such as an LED printer or a thermal printer, and more particularly to a dot shape. The present invention relates to an image smoothing processing method capable of smoothing an oblique line or a curved portion included in a formed pixel pattern to obtain a high quality image.

【０００２】[0002]

【従来の技術】従来よりＬＥＤプリンタやサーマルプリ
ンタの様に、主走査方向に１列状に配列したアレイ状の
画素形成手段を、ビデオデータに基づいて１ライン同時
に若しくはブロック単位で駆動（点灯）制御しながら副
走査方向に相対移動する感光体ドラム等の記録材上にマ
トリックス状の画素パターンを形成するドットプリンタ
も公知である。2. Description of the Related Art Conventionally, as in an LED printer or a thermal printer, an array of pixel forming means arranged in one line in the main scanning direction is driven (lit) simultaneously on one line or in block units based on video data. A dot printer is also known in which a matrix-shaped pixel pattern is formed on a recording material such as a photosensitive drum that moves relatively in the sub-scanning direction while being controlled.

【０００３】この種のプリンタはいずれもn×ｍのマト
リックス状に画素パターンを配列して任意の文字若しく
は図形を形成する方式を取るために、Ｖや〇の様に曲線
若しくは斜線を形成する場合、その印字境界部分が段差
状に形成されてしまい、又Ｘの様に交差する部分におい
ては複数の画素が近接配置されているためにその部分が
肉太となり、必然的に印字品質が低下する。Since all printers of this type adopt a method of arranging pixel patterns in a matrix of n × m to form an arbitrary character or figure, when forming a curve or a diagonal line like V or ◯. The print boundary portion is formed in a stepped shape, and a plurality of pixels are arranged close to each other at an intersecting portion such as X, so that the portion becomes thick and inevitably the print quality deteriorates. ..

【０００４】かかる欠点を解消する為に、例えば変調ビ
ームを主走査方向に光走査しながら画素パターンを形成
するレーザプリンタにおいては、目的画素に対応するビ
ームを遅延させて前記画素形成位置を主走査方向にシフ
トするか、若しくはビーム出力を変化させて前記画素直
径を変化させる事により印字境界部分の段差部や肉太の
解消を図ってきたが、ライン状に画素形成素子を配列し
たサーマルプリンタやＬＥＤプリンタにおいては主走査
方向に前記画素形成素子の配列間隔が固定されており、
而もＬＥＤプリンタにおいてはライン状に配列したＬＥ
Ｄ素子をnビット単位若しくは一走査ライン単位でしか
駆動制御出来ないために、前記の様にレーザプリンタに
用いる平滑化処理手段を取る事が困難である。In order to solve such a drawback, for example, in a laser printer which forms a pixel pattern while optically scanning a modulated beam in the main scanning direction, the beam corresponding to the target pixel is delayed to perform the main scanning at the pixel forming position. By changing the pixel diameter by shifting in the direction or by changing the beam output, it has been attempted to eliminate the stepped portion and the thickness at the print boundary portion. In the LED printer, the arrangement interval of the pixel forming elements is fixed in the main scanning direction,
Moreover, in LED printers, LEs arranged in a line
Since the D element can be driven and controlled only in units of n bits or in units of one scanning line, it is difficult to use the smoothing processing means used in the laser printer as described above.

【０００５】この為ＬＥＤプリンタの様に一走査ライン
単位で画像情報を出力する装置において、異なる走査ラ
イン毎に各画素を主走査方向に一定量づつシフトさせて
副走査方向に各画素が斜め配列になるように画素の座標
変換を行って出力させるように構成した平滑化処理方式
が提案されている。（特公昭62ー24987号他）For this reason, in a device such as an LED printer that outputs image information in units of one scanning line, each pixel is shifted by a certain amount in the main scanning direction for each different scanning line, and each pixel is diagonally arranged in the sub-scanning direction. A smoothing processing method has been proposed in which the coordinate conversion of pixels is performed so as to output the pixel. (Japanese Patent Publication No. Sho 62-24987, etc.)

【０００６】しかしながら前記従来技術においてはライ
ン単位の座標移動であるために、文字単位で平滑化処理
を図るのが中々困難であるのみならず、前記技術は主走
査方向のみのシフトであるために、傾きが急峻な段差部
等の場合には例え論理和を取っても円滑なスムージング
処理を図るのが中々困難である。However, in the above-mentioned prior art, since the coordinate movement is performed in units of lines, it is difficult to achieve smoothing processing in units of characters, and in the above-mentioned technique, the shift is performed only in the main scanning direction. However, in the case of a step portion having a steep inclination, it is difficult to achieve smooth smoothing processing even if the logical sum is calculated.

【０００７】かかる欠点を解消する為に、注目画素自体
を狭小化（偏平化）した画素と置換するように構成する
と共に、前記注目画素の偏平化を主走査（水平）方向の
みならず、副走査（垂直）方向にも、言換えれば左右上
下の二軸方向に行なうように構成した技術手段（特開平
２ー１１２９６６号）が提案されている。In order to eliminate such a drawback, the target pixel itself is replaced with a narrowed (flattened) pixel, and the flattening of the target pixel is performed not only in the main scanning (horizontal) direction but also in the sub-scanning direction. In the scanning (vertical) direction, in other words, there has been proposed a technical means (Japanese Patent Laid-Open No. 2-112966) configured to perform in the biaxial directions of right, left, up, and down.

【０００８】[0008]

【発明が解決しようとする課題】本技術は偏平画素の置
換を、主走査方向に画素を狭小化させる四枚の補償サブ
セルと、副走査方向に画素を狭小化させる四枚の補償サ
ブセルとを用意し、これらを参照画素パターンと比較さ
せながら適宜選択して注目画素を置換するように構成し
ているが、例えばＬＥＤプリンタの場合は、ＬＥＤアレ
イの点灯時間を制御することにより垂直方向の偏平化は
可能であるが、逆に各ＬＥＤ素子の配列間隔は固定され
ており、この様な場合各ＬＥＤ素子の光強度を調整しな
ければ水平方向の偏平化は困難である。また該素子は一
般に複数ビット単位でチップ化されている為素子単位の
強度調整は実質的に困難である。According to the present technology, the replacement of a flat pixel is performed by four compensation subcells that narrow the pixel in the main scanning direction and four compensation subcells that narrow the pixel in the subscanning direction. The pixel is prepared, and the pixel of interest is replaced by appropriately selecting these while comparing them with the reference pixel pattern. For example, in the case of an LED printer, the flatness in the vertical direction is controlled by controlling the lighting time of the LED array. However, on the contrary, the arrangement interval of each LED element is fixed, and in such a case, flattening in the horizontal direction is difficult unless the light intensity of each LED element is adjusted. Further, since the element is generally made into a chip in units of a plurality of bits, it is substantially difficult to adjust the strength of the element.

【０００９】又先行技術としてＵＳＰ４４３７１２２号
において、１つの画素を主走査方向と副走査方向に３×
３のマトリックス状の単位素に分割し、該単位素単位で
参照画素パターンと比較しながら平滑化処理を行なう技
術も存在するが、かかる技術もＬＥＤプリンタの場合は
水平方向の単位分割が不可能であるために、その適用が
困難であり、而も２軸方向で一括して更には３×３の合
計９個の単位素に変換する為に必要な参照画素パターン
は無用に多くなり、結果として回路構成が大規模化せざ
るを得ず且つ比較動作も遅延化し、高速化に対応し得な
い。As prior art, in US Pat. No. 4,437,122, one pixel is 3 × in the main scanning direction and the sub scanning direction.
There is also a technique of performing a smoothing process by dividing the unit element into a matrix of 3 and comparing it with a reference pixel pattern in the unit unit. However, in the case of such a technique, the unit division in the horizontal direction is impossible in the case of an LED printer. Therefore, the application is difficult, and the number of reference pixel patterns necessary for collectively converting into a total of 9 unit elements of 3 × 3 in the biaxial direction is unnecessarily large. As a result, the circuit configuration is unavoidably increased in size, and the comparison operation is delayed, which makes it impossible to cope with the speedup.

【００１０】本発明はかかる従来技術の欠点に鑑み、サ
ーマルプリンタやＬＥＤプリンタのようなライン状のド
ットプリンタにおいて、回路構成を煩雑化させることな
く、而も簡単な判定動作で容易に且つ精度よく平滑化処
理を行なう事の出来る画像平滑化処理方式を提供するこ
とを目的とする。本発明の他の目的は画像平滑化と共に
ドット自体の高品質化を図り、平滑化処理後のデータの
拡大に十分耐え得る高品質画像を得ることの出来るライ
ンプリンタにおける画像平滑化処理方式を提供すること
を目的とする。In view of the above-mentioned drawbacks of the prior art, the present invention is a linear dot printer such as a thermal printer or an LED printer, which does not complicate the circuit configuration and can be easily and accurately performed by a simple determination operation. An object is to provide an image smoothing processing method capable of performing smoothing processing. Another object of the present invention is to provide an image smoothing processing method in a line printer capable of improving the quality of the dots themselves together with the image smoothing and obtaining a high quality image that can sufficiently endure the expansion of the data after the smoothing processing. The purpose is to do.

【００１１】[0011]

【課題を解決する為の手段】従来より、高画質化を図る
為にＬＥＤプリンタ等において、ドット画像を形成する
一画素を副走査方向にＰ個の単位素に分割し、該分割し
た単位素夫々に繰り返し同一画素信号を印加しながら一
走査ライン若しくは一走査ラインをｍ分割したｎビット
単位で画素パターンを出力させる画像出力方式（特公昭
６２ー２６６２６号、特開昭６０−１３４６６０号他）
が提案されている。本発明はかかる画素分割方式を効果
的に利用したものである。Conventionally, in an LED printer or the like in order to improve image quality, one pixel forming a dot image is divided into P unit elements in the sub-scanning direction, and the divided unit elements are divided. An image output method for outputting a pixel pattern in units of n bits obtained by dividing one scanning line or m dividing one scanning line while repeatedly applying the same pixel signal to each other (Japanese Patent Publication No. 62-26626, Japanese Patent Publication No. 60-134660, etc.)
Is proposed. The present invention effectively utilizes such a pixel division method.

【００１２】即ち請求項１記載の発明は、平滑化処理前
若しくは平滑化処理を行なわない時点では、図１に示す
ように、前記分割した単位素を３個以上好ましくは５個
以上用意し、該分割した単位素全てに画素信号を印加す
る事なく、該単位素群Ｐより少ない単位素群Ｎ（Ｎ＜
Ｐ）に、繰り返し画素信号を印加しながら一走査ライン
若しくはnビット単位で画素パターンを出力させる様に
構成した点、そして平滑化処理時点においては、一画素
を構成する単位素にのみ画素信号を印加するのではな
く、隣接する画素情報に対応させて前記平滑化処理を行
うべき基準画素を選択し、該選択した基準画素一又は複
数の単位素に画素信号を印加することによって前記画素
パターンの出力を行う点、を特徴とするものである。That is, according to the first aspect of the invention, before the smoothing process or when the smoothing process is not performed, as shown in FIG. 1, three or more, preferably five or more of the divided unit elements are prepared, Without applying a pixel signal to all of the divided unit elements, the unit element group N (N <N
P) is configured to output a pixel pattern in units of one scanning line or n bits while repeatedly applying a pixel signal, and at the time of smoothing processing, the pixel signal is applied only to the unit element forming one pixel. Instead of applying, a reference pixel to be subjected to the smoothing process is selected corresponding to adjacent pixel information, and a pixel signal is applied to the selected reference pixel or a plurality of unit pixels It is characterized in that it outputs.

【００１３】この場合、図１に示すように、画素信号が
印加された黒単位素を、基準画素の範囲内で副走査方向
に黒単位素を増減させてもよく、又図２に示すように、
基準画素の範囲を越えて隣接する他の画素の範囲に黒単
位素を削減若しくは付加させてもよい。In this case, as shown in FIG. 1, the black pixel to which the pixel signal is applied may be increased or decreased in the sub-scanning direction within the range of the reference pixel, or as shown in FIG. To
The black unit element may be reduced or added to the range of another pixel adjacent to the range of the reference pixel.

【００１４】さて前記発明は実際に印加すべき画素の単
位素群Ｎの上下両側に平滑化処理用の空単位素を配置し
た事を特徴とするものであるが、このように構成すると
平滑化処理を行なわない実際の画素が小さくなり、いわ
ゆるべた黒の面画像が形成しにくい。The present invention is characterized in that empty unit cells for smoothing processing are arranged on both upper and lower sides of the unit pixel group N of pixels to be actually applied. The actual pixels that are not processed become small, and it is difficult to form a so-called solid black surface image.

【００１５】請求項４記載の発明は前記前記分割した単
位素群Ｐと実際に印加すべき基本単位素群Ｎが一致する
画像出力方式に有効に適用され、更に好ましくは簡単な
回路構成で円滑に平滑化処理を行なう事の出来る画像出
力方式を提供する事を目的とするもので、その特徴とす
る所は、前記した単位素分割方式を採用する画像出力方
式において、図６〜図８に示すように一走査方向に沿っ
て白画素から黒画素に、若しくは前記黒画素から白画素
に切り換わる境界画素と、該境界黒画素に隣接する前位
若しくは次位の走査ライン上に位置する１又は複数の参
照画素と論理積及び論理和を取りながら、前記境界画
素、参照画素若しくはこれらの画素に隣接する画素区域
に、黒単位素を適宜付加若しくは削減して平滑化処理を
行なう点にある。The invention according to claim 4 is effectively applied to an image output system in which the divided unit element group P and the basic unit element group N to be actually applied coincide with each other, and more preferably, a smooth circuit configuration is employed. It is an object of the present invention to provide an image output method capable of performing smoothing processing on the image output method that employs the above-described unit element division method. As shown, a boundary pixel that switches from a white pixel to a black pixel or from the black pixel to a white pixel along one scanning direction, and a boundary pixel that is located on the preceding or next scanning line adjacent to the boundary black pixel 1 Alternatively, while performing a logical product and a logical sum with a plurality of reference pixels, a black unit element is appropriately added or reduced to the boundary pixel, the reference pixel or a pixel area adjacent to these pixels to perform smoothing processing. ..

【００１６】この場合、前記境界画素は必ずしも黒画素
に限定する事なく、白画素の場合も含む。又本発明は単
位素群Ｐと実際に印加すべき基本単位素群Ｎが一致する
画像出力方式に有効に適用されるがこれのみに限定され
ず、請求項１記載のＰ＞Ｎの出力方式にも当然適用可能
である。In this case, the boundary pixel is not necessarily limited to a black pixel, and may include a white pixel. Further, the present invention is effectively applied to an image output method in which the unit element group P and the basic unit element group N to be actually applied match, but the invention is not limited to this, and the output method of P> N according to claim 1. Of course, it is also applicable.

【００１７】[0017]

【作用】次に、前記各請求項の発明の詳細を順を追って
説明する。 Ａ、請求項１記載の発明 本発明を図１に基づいて説明するに１画素を副走査方向
に５つの単位素に分割して画像出力を行うプリンタを用
いた場合に、図（ｂ）に示すように前記５つの単位素の
内、３つの単位素に画素信号を印加する事により対応す
る画素データ（１００％直径）を形成し得るように構成
する事により、通常の状態では上端と下端を除く中央の
３つの単位素に画素信号を印加して対応する画素データ
ｂ２を構成し、一方前記データを平滑化処理する場合に
は、隣接する画素情報に対応させて、画素信号を印加す
べき単位素を副走査方向に前後に一単位素づつ増減させ
る事により３段階の印字位置の設定が可能である。（ｂ
１，ｂ３）Next, the details of the invention of each of the claims will be described step by step. A. The invention according to claim 1 In order to explain the present invention with reference to FIG. 1, when a printer which divides one pixel into five unit elements in the sub-scanning direction and outputs an image is used, FIG. As shown, the pixel data (100% diameter) can be formed by applying a pixel signal to three of the five unit elements. Pixel signals are applied to the three unit pixels in the center except for forming the corresponding pixel data b2. On the other hand, when the data is smoothed, the pixel signals are applied corresponding to adjacent pixel information. It is possible to set the printing position in three stages by increasing or decreasing the power unit element by one unit in the front and rear direction in the sub-scanning direction. (B
1, b3)

【００１８】又画素信号を印加すべき単位素Ｐ４，Ｐ５
を増減すれば、３３％（ｂ５），６７％（ｂ４），１０
０％（ｂ２)に画素サイズを可変に出来る。従って本発
明によれば前記両制御を組合せて例えばＸの様な交差部
の画素は６７％（２単位素)に設定し肉太を避ける事が
可能になると共に、前記画素信号を印加すべき単位素を
段階的に増減する事により、段差が目立たない曲線状若
しくは傾斜線が形成可能となる。Further, the unit elements P4 and P5 to which the pixel signals are to be applied
By increasing or decreasing, 33% (b5), 67% (b4), 10
The pixel size can be changed to 0% (b2). Therefore, according to the present invention, by combining both of the above controls, the pixel at the intersection such as X can be set to 67% (2 unit pixels) to avoid thickening, and the pixel signal should be applied. By gradually increasing or decreasing the unit element, it becomes possible to form a curved line or an inclined line in which the step is not noticeable.

【００１９】さて前記単位素群Ｐと画素信号を印加すべ
き単位素数Ｎの差を大きくする事により前記制御が細密
化される訳であるが、このように構成すると、隣接する
画素同士の密度間隔が疎になり、却って平滑化の達成が
困難になる。そこで請求項２）に記載した発明において
は適正な画素密度を密度を維持しながらより緻密な制御
を可能にするために、図２（ａ）に示すように前記画素
信号を印加すべき単位素を同一画素内で増減するのでは
なく、該増減域を、副走査方向に前後に位置する隣接す
る他の画素の分割単位素の一部を含む位置まで単位素を
増減可能に設定した点にある。（ｂ６〜ｂ１２）The control is made finer by increasing the difference between the unit prime group P and the unit prime number N to which the pixel signal should be applied. With such a configuration, the density of adjacent pixels is increased. The spacing becomes sparse, which makes it difficult to achieve smoothing. Therefore, in the invention described in claim 2), in order to enable more precise control while maintaining an appropriate pixel density, the unit element to which the pixel signal is applied as shown in FIG. 2A. Is not increased or decreased in the same pixel, but the increase / decrease area is set to be able to increase / decrease the unit element to a position including a part of the division unit element of another adjacent pixel located in the sub-scanning direction. is there. (B6-b12)

【００２０】これにより前記実施例の場合に隣接する他
の画素の上端若しくは下端の分割単位素まで増減可能に
設定する事により少なくとも７段階の段階制御が可能で
あり、又図２（ｂ）に示すように、前記分割単位素を含
ませて増減する事により３３％（ｂ１３，ｂ１４），６
７％（ｂ１５，ｂ１６），１００％（ｂ１７，ｂ１
８），１３３％（ｂ１９，ｂ２０），１６７％（ｂ２
１，ｂ２２）と５種類の画素サイズと併せて３５種類の
段階制御が可能となる。(ｂ１３〜ｂ２２）Thus, in the case of the above embodiment, it is possible to increase / decrease the division unit element at the upper end or the lower end of another pixel adjacent to each other so that at least 7 steps of step control can be performed, and FIG. As shown, the division unit element is included to increase or decrease 33% (b13, b14), 6
7% (b15, b16), 100% (b17, b1
8), 133% (b19, b20), 167% (b2
1, b22) and 5 kinds of pixel sizes, 35 kinds of step control are possible. (b13 to b22)

【００２１】Ａ、請求項４記載の発明 例えば４つの単位素に分割した全ての単位素に画素信号
を印加する事により対応する黒画素を形成し得るように
構成した画像出力方式の場合、次の様にして平滑処理を
行なう。先ず図６は黒単位素を付加する場合の実施例
で、平滑処理前の（ａ）の画像から平滑の為に負荷すべ
き単位素（第１、第２）の決定は、先ずその走査ライン
で白画素（０）から黒画素（１）に切換わる境界画素
（Ａ）を抽出し、該境界画素（Ａ）とその前位若しくは
次位の走査ライン上で隣接する参照画素（Ｅ，Ｆ）と論
理積を取って＊１及び＊２を決定する。尚＊１’は＊１
を付加した時点で自動的にビットシフト（ディレイ）に
より設定する。A, the invention according to claim 4 For example, in the case of an image output system constituted so that a corresponding black pixel can be formed by applying a pixel signal to all unit elements divided into four unit elements, The smoothing process is performed as described above. First, FIG. 6 shows an embodiment in which a black unit element is added. The unit element (first and second) to be loaded for smoothing is determined from the image of (a) before the smoothing process by first determining the scanning line. , A boundary pixel (A) that switches from a white pixel (0) to a black pixel (1) is extracted, and the reference pixel (E, F) adjacent to the boundary pixel (A) on its preceding or next scanning line is extracted. ) And AND to determine * 1 and * 2. * 1 'is * 1
The bit shift (delay) is set automatically when is added.

【００２２】次に単位素（＊３，＊４）の決定は、先ず
黒画素（１）から白画素（０）に切換わる境界黒画素
（Ｆ）を抽出し、該境界黒画素（Ｆ）とその前位若しく
は次位の走査ライン上で隣接する参照画素（Ａ，Ｇ）と
論理積を取って＊３及び＊４を決定する。尚＊４’は前
記と同様に＊４を付加した時点で自動的にディレイによ
り設定する。 ＊１：Ａ（０→１）ΛＥΛＦ ＊２：Ａ（０→１）ΛＥΛＦ ＊３：Ｆ（１→０）ΛＡΛＧ ＊４：Ｆ（１→０）ΛＡΛＧNext, the unit pixels (* 3, * 4) are determined by first extracting the boundary black pixel (F) that switches from the black pixel (1) to the white pixel (0), and then determining the boundary black pixel (F). And the reference pixel (A, G) adjacent to the preceding or next scanning line are ANDed to determine * 3 and * 4. Note that * 4 'is automatically set by a delay when * 4 is added as in the above. * 1: A (0 → 1) ΛEΛF * 2: A (0 → 1) ΛEΛF * 3: F (1 → 0) ΛAΛG * 4: F (1 → 0) ΛAΛG

【００２３】図７は黒単位素を付加／削除する場合の実
施例で、先ず平滑処理前の画像データ（ａ）より白画素
（０）から黒画素（１）に切換わる境界画素（Ａ、
Ａ’）を抽出し、該境界画素（Ａ、Ａ’）と前位若しく
は次位の走査ライン上で隣接する参照画素（Ｂ）と論理
積を取って付加すべき単位素＊１を決定し、又黒画素
（１）から白画素（０）に切換わる境界黒画素（Ｂ、
Ｂ’）を抽出し、該境界黒画素（Ｂ、Ｂ’）とその前位
若しくは次位の走査ライン上で隣接する参照画素（Ａ，
Ａ’）と論理積を取って＊２を決定するまでは前記と同
様であるが、削除の場合前記境界黒画素（Ｂ、Ｂ’）を
抽出し、該境界黒画素（Ｂ、Ｂ’）とその同一走査ライ
ンと前位若しくは次位の走査ライン上で隣接する参照画
素（Ａ、Ａ’Ｄ）と論理積を取って削除すべき単位素＊
３を決定する。 ＊１：Ａ、Ａ’（０→１）ΛＢ ＊２：Ｂ、Ｂ’（１→０）ΛＡ（Ａ’） ＊３：Ｂ、Ｂ’（１→０）ΛＤ（Ａ）ΛＡ（Ａ’）FIG. 7 shows an embodiment in which a black unit pixel is added / deleted. First, a boundary pixel (A, which switches from a white pixel (0) to a black pixel (1) in the image data (a) before the smoothing process is changed.
A ') is extracted, and the boundary pixel (A, A') is ANDed with the reference pixel (B) adjacent to the preceding or next scanning line to determine the unit element * 1 to be added. , The boundary black pixel (B, which switches from the black pixel (1) to the white pixel (0),
B ′) is extracted, and the reference black pixel (A, B ′) adjacent to the boundary black pixel (B, B ′) on the preceding or next scanning line (A,
A ') is the same as the above until the logical product is taken to determine * 2, but in the case of deletion, the boundary black pixel (B, B') is extracted and the boundary black pixel (B, B ') is extracted. And a unit pixel to be deleted by logically ANDing the same scan line and the reference pixels (A, A′D) adjacent to the previous or next scan line.
Determine 3. * 1: A, A '(0 → 1) ΛB * 2: B, B' (1 → 0) ΛA (A ') * 3: B, B' (1 → 0) ΛD (A) ΛA (A ' )

【００２４】図８は、他の実施例で、その走査ラインの
下位の２つの単位素ライン（iii,iv）次位の走査ライン
の上位２つの単位素ライン（i,ii）に関係づけて付加単
位素（ａ〜ｇ）を設定する手順について説明する。先
ず、Ｉ走査ラインで白画素（０）から黒画素（１）に切
換わる境界画素（Ａ）を抽出し、該境界画素（Ａ）とII
走査ライン上で隣接する参照画素（Ｅ，Ｆ）と論理積を
取って，iii単位素ラインでは１ビット先行させてｂを
設定し、次にＩ走査ラインで黒画素（１）から白画素
（０）に切換わる境界黒画素（Ｃ）を抽出し、該境界黒
画素ＣとII走査ライン上で隣接する参照画素（Ｇ，Ｈ）
と論理積を取って，iii単位素ラインでは１ビット遅延
させてｂ２を設定し、次にiv単位素ラインの場合は夫々
２ビット先行若しくは遅延させてａ１，ａ２とｇ１，ｇ
２を設定する。FIG. 8 shows another embodiment in which the lower two unit element lines (iii, iv) of the scan line are related to the upper two unit element lines (i, ii) of the next scan line. A procedure for setting the additional unit primes (a to g) will be described. First, a boundary pixel (A) that switches from a white pixel (0) to a black pixel (1) in the I scan line is extracted, and the boundary pixel (A) and II are extracted.
The logical product of the adjacent reference pixels (E, F) on the scan line is set, and b is set by preceding by 1 bit in the iii unit pixel line, and then the black pixel (1) to the white pixel (in the I scan line). The boundary black pixel (C) which is switched to 0) is extracted, and the reference pixel (G, H) adjacent to the boundary black pixel C on the II scanning line is extracted.
Then, the iii unit element line is delayed by 1 bit to set b2, and then the iv unit element line is advanced or delayed by 2 bits respectively, a1, a2 and g1, g.
Set 2.

【００２５】II走査ラインも同様に境界画素（Ｆ、Ｇ）
を抽出し、該境界画素（Ｆ、Ｇ）とＩ走査ライン上で隣
接する参照画素（Ａ，Ｂ若しくはＢ，Ｃ）と論理積を取
って，前記と同様にii単位素ラインでは１ビット先行
（遅延）させてｄ、ｆを設定し、i単位素ラインの場合
は夫々２ビット先行（遅延）させてｃ／ｅを設定する訳
であるが、この際ｃとｅがダブル為に論理和を取って黒
画素とする。従ってかかる方式においても境界画素
（Ｆ、Ｇ）と参照画素（Ａ、Ｂ、Ｃ）との論理和を取る
事により容易に平滑化処理が可能となる。Similarly, the II scan line also has boundary pixels (F, G).
Is extracted, and the boundary pixel (F, G) and the reference pixel (A, B or B, C) adjacent to each other on the I scan line are ANDed, and 1 bit precedes in the unit pixel line ii as described above. (Delay) to set d and f, and in the case of i unit prime lines, each bit is advanced (delayed) to set c / e. To obtain black pixels. Therefore, even in such a system, the smoothing process can be easily performed by taking the logical sum of the boundary pixels (F, G) and the reference pixels (A, B, C).

【００２６】[0026]

【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図４
は本発明が適用される画素分割された単位素を取込んで
ｎビット単位でＬＥＤ素子を順次駆動制御するようにし
た時分割方式のＬＥＤヘッド回路で、１はｎビットのＬ
ＥＤ素子１ａを組込んだ複数のＬＥＤチップ１Ａ…を列
状に配列してなるＬＥＤアレイ、１０は該ＬＥＤアレイ
の駆動ＩＣで、前記チップ毎のＬＥＤ素子数ｎと対応す
る数のメモリ容量を有するシフトレジスタ１１、ラッチ
回路１２、ＬＥＤ素子数ｎに対応する数のスイッチ素子
１３ａを含むスイッチ回路１３からなり、マトリックス
状の配線パターン３’を介して前記チップ１ＡのＬＥＤ
素子１ａとスイッチ素子１３ａ間を接続させている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described in detail below as an example with reference to the drawings. However, unless otherwise specified, the dimensions, materials, shapes, relative positions, etc. of the components described in this embodiment are not intended to limit the scope of the present invention thereto, but are merely illustrative examples. Not too much. Figure 4
Is a time division type LED head circuit which takes in pixel-divided unit elements to which the present invention is applied and sequentially drives and controls LED elements in n-bit units. 1 is an n-bit L
An LED array 10 in which a plurality of LED chips 1A ... Incorporating ED elements 1a are arranged in rows is a drive IC of the LED array, and has a memory capacity corresponding to the number n of LED elements for each chip. The chip register 1A includes a shift register 11, a latch circuit 12, and a switch circuit 13 including switch elements 13a, the number of which corresponds to the number n of LED elements.
The element 1a and the switch element 13a are connected.

【００２７】４は前記単位素をｎビットづつシフトレジ
スタ１１側に転送制御毎に、前記スイッチ回路１３とＬ
ＥＤチップ１Ａ…との接続を順次選択的に切換えるブロ
ック指定回路である。Reference numeral 4 designates the switch circuit 13 and L for each transfer control of the unit element to the shift register 11 side by n bits.
It is a block designating circuit for selectively selectively switching the connection with the ED chips 1A.

【００２８】次にかかるヘッド回路の動作を簡単に説明
するに、先ずクロックに基づいて最初のｎビットの単位
素をコントロール回路５３（図３参照）よりシフトレジ
スタ１１にシリアルに取込んで格納した後、制御回路５
よりのラッチ信号に基づいて該ｎビット単位素をパラレ
ルにラッチ回路１２にラッチさせると共に、該ラッチデ
ータに基づく出力信号をスイッチ回路１３側に転送する
事により対応するＬＥＤチップ１Ａの各ＬＥＤ素子１ａ
の駆動制御を行う。To briefly explain the operation of the head circuit, first, the first n-bit unit element is serially fetched and stored in the shift register 11 from the control circuit 53 (see FIG. 3) based on the clock. After that, the control circuit 5
Each of the LED elements 1a of the corresponding LED chip 1A by causing the latch circuit 12 to latch the n-bit unit element in parallel on the basis of the latch signal and transferring the output signal based on the latch data to the switch circuit 13 side.
Drive control.

【００２９】そして前記シフトレジスタ１１には前記ラ
ッチ回路１２にデータ転送後、引続いて次位のｎビット
単位素をシリアルに格納し続け、該ｎビットデータ格納
後にラッチ信号に基づいてラッチ回路１２側に該データ
をラッチさせるとともに制御回路５より切換え信号をブ
ロック指定回路４に送信し、前記スイッチ回路１３の接
続を次位のＬＥＤチップ１Ｂ…に切換え、ＬＥＤチップ
１Ｂの各ＬＥＤ素子１ａの駆動制御し、以下同様な動作
をｍ回続けて行い、１走査ライン分の単位素のデータ出
力を行う。After the data is transferred to the latch circuit 12 in the shift register 11, the next n-bit unit element is continuously stored serially, and after the n-bit data is stored, the latch circuit 12 is based on the latch signal. The control circuit 5 sends a switching signal to the block designating circuit 4, while switching the connection of the switch circuit 13 to the next LED chip 1B ..., Driving each LED element 1a of the LED chip 1B. The same operation is continuously performed m times, and the unit element data for one scanning line is output.

【００３０】以下同様な方法でＬＥＤチップ１Ａ〜１Ｎ
の駆動制御をｍ回（Ｎ×ｍ回）×５回行うことにより図
５に示すような５分割若しくは４分割した単位素群とし
ての１走査ラインの画素データが展開される事になる。Thereafter, the LED chips 1A to 1N are processed in the same manner.
By performing the drive control of m times (N × m times) × 5 times, the pixel data of one scanning line as a unit element group divided into five or four as shown in FIG. 5 is developed.

【００３１】図３は請求項１〜３記載の実施例を示し、
図３において、ビデオ出力側に設けられた制御回路で、
複数の主走査ラインに対応する画像情報を取込んで平滑
化処理を行った後、該処理後の分割画素データを前記プ
リントエンジン内に設けられたＬＥＤヘッド回路にシリ
アル送信可能に構成されている。FIG. 3 shows an embodiment according to claims 1 to 3,
In FIG. 3, in the control circuit provided on the video output side,
After the image information corresponding to a plurality of main scanning lines is fetched and subjected to smoothing processing, the processed divided pixel data can be serially transmitted to an LED head circuit provided in the print engine. ..

【００３２】その構成を簡単に説明するに、５１はパタ
ーンメモリで、例えば不図示のビデオメモリ内に展開さ
れた一走査ライン分の画素信号を基準クロック信号に基
づいてシリアルに前記メモリ５１内に入力させつつ前記
メモリ５１内に前記出力しようとする画素信号ラインと
共に、常にその前後の一又は複数の走査ラインに相当す
る画素信号ラインを格納しておく。５２は論理回路兼用
のデコーダで、図３（ｂ）の拡大部分に示す如く前記パ
ターンメモリ５１内の注目画素に隣接する画像情報、よ
り具体的には主走査方向にＲドット、副走査方向にχド
ット分のマトリックスＲχ１内の画像情報を参酌し、コ
ントロール回路５３より採り入れた情報に対応する分割
単位素Ｐ１〜Ｐ５を示すセレクタ信号ＳＬに基づいて夫
々の単位素Ｐ１からＰ５に対応する分割画素信号を所定
の論理回路に基づいて生成する。To briefly explain the configuration, 51 is a pattern memory, for example, a pixel signal for one scanning line developed in a video memory (not shown) is serially stored in the memory 51 based on a reference clock signal. A pixel signal line corresponding to one or a plurality of scanning lines before and after the pixel signal line to be output is always stored in the memory 51 while being input. Denoted at 52 is a decoder which also serves as a logic circuit. As shown in the enlarged portion of FIG. 3B, image information adjacent to the pixel of interest in the pattern memory 51, more specifically, R dots in the main scanning direction and sub scanning direction Taking into account the image information in the matrix Rχ1 for the χ dots, the divided pixels corresponding to the respective unit elements P1 to P5 based on the selector signal SL indicating the divided unit elements P1 to P5 corresponding to the information taken in by the control circuit 53. A signal is generated based on a predetermined logic circuit.

【００３３】そして前記デコーダ５２により生成された
分割画素信号は基準クロックＣＬＫに基づいて、コント
ロール回路５３を介してプリントエンジン側のシフトレ
ジスタに転送する。一方前記１の分割信号をシフトレジ
スタに転送の都度、基準クロックＣＬＫに基づいて、前
記パターンメモリ５１内の参照すべき画素情報（Ｒχ
ｎ）を一ビットづつ主走査方向にずらしながら注目画素
＊２＊３…を順次生成し、例えば分割した単位素Ｐ１に
対応する一走査ライン分の分割画素信号をコントロール
回路５３を介してシフトレジスタ１１にシリアルに転送
し、該転送後セレクト信号ＳＬを切換えて単位素Ｐ２に
対応する分割画素信号を前記デコーダ５２に組込んだ論
理回路に基づいて転送し、以下前記動作を繰返す。The divided pixel signal generated by the decoder 52 is transferred to the shift register on the print engine side via the control circuit 53 based on the reference clock CLK. On the other hand, every time the 1 division signal is transferred to the shift register, the pixel information (Rχ) to be referred to in the pattern memory 51 based on the reference clock CLK.
n) is shifted bit by bit in the main scanning direction to sequentially generate the target pixel * 2 * 3, and, for example, a divided pixel signal for one scanning line corresponding to the divided unit element P1 is shifted through the control circuit 53 through the shift register. 11, the select signal SL is switched after the transfer, the divided pixel signal corresponding to the unit pixel P2 is transferred based on the logic circuit incorporated in the decoder 52, and the above operation is repeated.

【００３４】即ちより具体的には副走査方向に分割した
例えば５個の単位素群の内、不図示の制御回路よりのセ
レクタ信号ＳＬに基づいて上下端の単位素Ｐ１，Ｐ５を
除く３個の単位素群Ｐ２〜Ｐ４に繰り返し前記画素信号
を印加しながら画像データを生成するわけであるが、こ
の際隣接する他の走査ラインの画素情報に対応させて前
記平滑化処理を行うべき注目画素については、前記デコ
ーダ５２に組込まれた論理回路に基づいて印加すべき単
位素群Ｐ１〜Ｐ５を前記発明の作用の項で詳細に説明し
たように副走査方向に印加すべき単位素を増減させなが
ら分割画素パターンの展開を行う。That is, more specifically, of the five unit element groups divided in the sub-scanning direction, three excluding the unit elements P1 and P5 at the upper and lower ends based on a selector signal SL from a control circuit (not shown). While the image data is generated while repeatedly applying the pixel signal to the unit pixel groups P2 to P4, the target pixel to be smoothed corresponding to the pixel information of another adjacent scanning line. As for the unit element groups P1 to P5 to be applied based on the logic circuit built in the decoder 52, the unit elements to be applied in the sub-scanning direction are increased or decreased as described in detail in the section of the operation of the invention. While developing the divided pixel pattern.

【００３５】５３は前記デコーダ５２より出力される単
位画素データを、基準クロックに基づいて前記したプリ
ントエンジン側のＬＥＤヘッド回路のシフトレジスタ１
１にシリアルに送信するコントロール回路である。そし
て該コントロール回路５３よりシリアルに転送された単
位素を取込んで前記ＬＥＤヘッド回路１側でｎビット単
位でＬＥＤ素子が順次駆動制御される。かかる回路によ
れば前記した請求項１機細の発明に基づく平滑化処理を
円滑に行う事が出来る。Reference numeral 53 denotes the unit pixel data output from the decoder 52, based on a reference clock, the shift register 1 of the LED head circuit on the print engine side.
1 is a control circuit that serially transmits to 1. Then, the unit elements serially transferred from the control circuit 53 are taken in, and the LED head circuit 1 side sequentially controls the driving of the LED elements in units of n bits. According to such a circuit, the smoothing processing based on the above-mentioned subtended invention can be smoothly performed.

【００３６】図９及び図１０は請求項４記載の発明の実
施例を示す平滑化処理回路を示す。図９は本発明の平滑
化処理回路の全体構成図を示すブロックダイヤグラム
で、例えば不図示の画像ＲＡＭその他にビデオ展開され
たビデオデータ（以下、ＶＤＡＴＡ）は、ＶＣＬＫ生成
回路１０１で生成したＶＣＬＫに同期してシリアルにシ
フトレジスタ１０４に転送され、該シフトレジスタ１０
４でＮ＋１ビットパラレルデータに変換した後、ＳＲＡ
Ｍ１０５の第１バンク、第１アドレスに格納する。続く
Ｎ＋１ビットの変換パラレルデータは第２アドレスへと
格納し、以下これを繰返しながら１ライン分のＶＤＡＴ
ＡをＳＲＡＭ１０５の第１バンクに格納する。9 and 10 show a smoothing processing circuit showing an embodiment of the invention described in claim 4. FIG. 9 is a block diagram showing an overall configuration diagram of the smoothing processing circuit of the present invention. For example, video data (hereinafter, VDATA) rasterized in an image RAM or the like (not shown) is converted into VCLK generated by the VCLK generation circuit 101. The data is transferred to the shift register 104 serially in synchronization with the shift register 10
After converting to N + 1 bit parallel data in step 4, SRA
Store in the first bank, first address of M105. Subsequent N + 1-bit converted parallel data is stored in the second address, and this operation is repeated thereafter for one line of VDAT.
Store A in the first bank of SRAM 105.

【００３７】以下同様に、第２ラインのＶＤＡＴＡは第
２バンクへ、第３ラインのＶＤＡＴＡは第３バンクへと
順次格納していく。そしてＮライン分のＶＤＡＴＡＳＲ
ＡＭＩＯＳのが第１〜Ｎバンクに格納されるとＳＲＡＭ
制御回路１０３は、第Ｎ＋１バンクの第１アドレスに格
納するためのＶＤＡＴＡが揃うまでの時間を利用して、
第１〜Ｎバンクの各第１アドレスに格納されているＶＤ
ＡＴＡをラッチ信号に基づいて順次読み出し、ラッチア
ンドシフトレジスタ１０６〜１１２に、それぞれストア
するとともに、ＳＲＡＭ制御回路１０３よりの信号に基
づいて、第Ｎバンク、第１アドレスに変換パラレルデー
タを格納すると同時に、ラッチアンドシフトレジスタ１
０６〜１１２にストアされているデータをＮラインシフ
トレジスタ１１３にロードする。Similarly, VDATA of the second line is sequentially stored in the second bank, and VDATA of the third line is sequentially stored in the third bank. And VDATASR for N lines
When AMIOS's are stored in banks 1 to N, SRAM
The control circuit 103 uses the time until VDATA for storing at the first address of the N + 1th bank is available,
VD stored at each first address of the first to Nth banks
ATA is sequentially read based on the latch signal, stored in the latch-and-shift registers 106 to 112 respectively, and at the same time the converted parallel data is stored in the Nth bank and the first address based on the signal from the SRAM control circuit 103. , Latch and shift register 1
The data stored in 06 to 112 is loaded into the N line shift register 113.

【００３８】以下同様に前記動作を繰返す事により、第
Ｎ＋１ラインのＶＤＡＴＡをＳＲＡＭ１０５の第Ｎ＋１
バンクに格納しつつ該ＳＲＡＭ１０５に格納されている
第１〜ＮラインのＶＤＡＴＡをラッチアンドシフトレジ
スタ１０６〜１１２を介して連続的にＮラインシフトレ
ジスタ１１３に供給していく。そして、ＳＲＡＭ１０５
側では第ＮラインのＶＤＡＴＡを第Ｎバンクに格納し終
ると、ＳＲＡＭ制御回路１０３よりの制御信号に基づい
て第９ラインのＶＤＡＴＡを第１バンクに、更に第１０
ラインのＶＤＡＴＡを第２バンクへ格納することによ
り、以下順次第１〜Ｎバンクの内容を更新していく。By repeating the above operation in the same manner, the VDATA of the (N + 1) th line is transferred to the (N + 1) th of the SRAM 105.
The VDATA of the first to N-th lines stored in the SRAM 105 while being stored in the bank are continuously supplied to the N-line shift register 113 via the latch-and-shift registers 106 to 112. Then, the SRAM 105
On the side, when the VDATA of the Nth line has been stored in the Nth bank, the VDATA of the 9th line is stored in the first bank and further in the 10th bank based on the control signal from the SRAM control circuit 103.
By storing VDATA of the line in the second bank, the contents of the first to Nth banks are sequentially updated.

【００３９】この結果、前記Ｎラインシフトレジスタ１
１３には、ＳＲＡＭ１０５よりのデータ転送により順次
その内容を更新しながら基準画素（中心ビット）の前後
１若しくは複数ライン、左右３ビットのビットマップ
（Ｎ×７）が格納配列される事となり、該ビットマップ
を利用して後記する平滑化処理回路１２０内での平滑化
処理が可能となる。As a result, the N line shift register 1
In 13 is stored a bit map (N × 7) of 1 or more lines before and after the reference pixel (center bit) and 3-bit left and right while the contents are sequentially updated by data transfer from the SRAM 105. The smoothing processing can be performed in the smoothing processing circuit 120 described later by using the bitmap.

【００４０】平滑化処理回路１２０は、前記参照画素を
セレクトするセレクタ１２１Ａ、１２１Ｂとアンド回路
１２２Ａ、１２２Ｂからなるアンドロジック１２３、各
画素の単位素ラインを選択するラインカウンタ１２４、
前記論理和もしくは論理積により得られた付加（削除）
単位素と境界画素との間に１ビット空いてる場合に該ビ
ットを埋める（削除する）ディレイ回路１２５Ａ、１２
５Ｂ、いずれの単位素ラインかを選択するラインカウン
タ１２４及び前記付加単位素と論理和若しくは削除単位
素と論理積を取りながら平滑処理後の分割画素ビデオデ
ータをＬＥＤヘッド回路側にシリアル送信するＯＲゲー
ト１２７とＡＮＤゲート１２８とから構成される。The smoothing processing circuit 120 includes an AND logic 123 including selectors 121A and 121B for selecting the reference pixels and AND circuits 122A and 122B, a line counter 124 for selecting a unit element line of each pixel,
Addition (deletion) obtained by the logical sum or logical product
When one bit is vacant between the unit element and the boundary pixel, the delay circuit 125A, 12 that fills (deletes) the bit
5B, a line counter 124 for selecting which unit element line and an OR for serially transmitting the divided pixel video data after the smoothing processing while taking the logical sum of the additional unit element and the logical product of the deletion unit element It is composed of a gate 127 and an AND gate 128.

【００４１】次に平滑化処理回路１２０の作用を図１０
に基づいて説明するに、先ずＮライン走査レジスタの対
応する走査ラインＭで白画素（０）から黒画素（１）に
切換わる境界画素（Ａ）を抽出し、次にラインカウンタ
１２４よりのカウンタ信号（i〜iv）に基づいて前記Ｎ
ラインシフトレジスタ１１３内の前位Ｐー１〜次位Ｐ＋
１の走査ライン上に位置する画素（Ｂ〜Ｍ）の内、境界
画素Ａと隣接する１又は複数の参照画素をセレクタ１２
１Ａ，１２１Ｂで選択し、即ちカウンタ信号がi,iiの場
合は前位Ｐー１の走査ライン上に位置する画素（Ｂ〜
Ｇ）を、又カウンタ信号がiii,ivの場合は次位Ｐ＋１の
走査ライン上に位置する画素（Ｈ〜Ｍ）より参照画素を
選択する。Next, the operation of the smoothing processing circuit 120 will be described with reference to FIG.
First, the boundary pixel (A) that switches from the white pixel (0) to the black pixel (1) in the corresponding scan line M of the N line scan register is extracted, and then the counter from the line counter 124 is used. The N based on the signals (i to iv)
Previous position P-1 to next position P + in the line shift register 113
Of the pixels (B to M) positioned on one scan line, the selector 12 selects one or more reference pixels adjacent to the boundary pixel A.
1A and 121B, that is, when the counter signals are i and ii, the pixels (B to B) located on the scan line of the preceding P-1 are selected.
G), or when the counter signals are iii and iv, the reference pixel is selected from the pixels (HM) located on the scan line of the next order P + 1.

【００４２】そして前記参照画素と境界画素とをＡＮＤ
回路１２２Ａ、１２２Ｂで論理積を取って必要な付加
（削除）単位素信号を生成すると共に、そして必要な場
合ディレイ回路１２５Ａ、１２５Ｂにて前記ＡＮＤ回路
１２２Ａ、１２２Ｂより得られた付加（削除）単位素信
号を基準画素との間に更に一ビット付加させて二ビット
の連続した付加（削除）単位素信号を生成することは前
記した通りである。そして前記の様にして得られた平滑
処理用の付加（削除）単位素信号はＯＲ回路１２９Ａ、
１２９Ｂを介してＮラインシフトレジスタ１１３より出
力されるビデオデータとＯＡゲート１２７により論理和
（付加の場合）を取るかＡＮＤゲート１２８により論理
積（削除）を取って分割した単位素ライン単位でＬＥＤ
ヘッド回路側にシリアル送信される。The reference pixel and the boundary pixel are ANDed.
The circuits 122A and 122B take a logical product to generate a necessary addition (deletion) unit elementary signal, and if necessary, the delay circuits 125A and 125B obtain the addition (deletion) unit obtained from the AND circuits 122A and 122B. As described above, one bit is further added between the elementary signal and the reference pixel to generate a continuous addition (deletion) unit elementary signal of two bits. The addition (deletion) unit element signal for smoothing obtained as described above is the OR circuit 129A,
The video data output from the N-line shift register 113 via the 129B and the OA gate 127 take the logical sum (in the case of addition) or the AND gate 128 take the logical product (delete) to divide the LEDs in unit element line units.
Serial transmission to the head circuit side.

【００４３】かかる実施例によれば前記した本発明の作
用が円滑に達成し得る。尚本発明においては平滑用単位
素を付加する場合と削除する場合で別異の平滑処理動作
を行なうために、セレクタ１２１Ａ、１２１Ｂ、ＡＮＤ
回路１２２Ａ、１２２Ｂ、ディレイ回路１２５Ａ、１２
５Ｂ、ＯＲ回路１２９Ａ、１２９Ｂ夫々を各一対づつ設
けている。According to this embodiment, the above-described operation of the present invention can be smoothly achieved. In the present invention, the selectors 121A, 121B and AND are used to perform different smoothing processing operations when adding and deleting the smoothing unit element.
Circuits 122A and 122B, delay circuits 125A and 12
5B, OR circuits 129A and 129B are provided in pairs.

【００４４】[0044]

【効果】以上記載の如く本発明によれば、一つの画素を
副走査方向に複数の単位素に分割して画像出力を行なう
ラインアレイ状の記録ヘッドを有するサーマルプリンタ
やＬＥＤプリンタにおいて、請求項１記載の発明におい
ては前記単位素を副走査方向にシフト若しくは増減させ
る事により、又請求項４記載の発明においては、前記境
界画素と参照画素とを論理積を取ることにより回路構成
を煩雑化させることなく、而も簡単な判定動作で容易に
且つ精度よく平滑化処理を行なう事の出来る。等の種々
の著効を有す。As described above, according to the present invention, there is provided a thermal printer or an LED printer having a line array recording head which outputs an image by dividing one pixel into a plurality of unit pixels in the sub-scanning direction. In the first aspect of the invention, the unit element is shifted or increased or decreased in the sub-scanning direction, and in the fourth aspect of the invention, the boundary pixel and the reference pixel are logically ANDed to complicate the circuit configuration. It is possible to perform smoothing processing easily and accurately with a simple determination operation without performing the above. And so on.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）（ｂ）は本発明の平滑処理用の印字配列
状態を示す基本構成図1A and 1B are basic configuration diagrams showing a printing arrangement state for smoothing processing of the present invention.

【図２】（ａ）（ｂ）は平滑用単位素を隣接する画素域
までシフトさせた平滑処理用の印字配列状態を示す2A and 2B show a print array state for smoothing processing in which a unit pixel for smoothing is shifted to an adjacent pixel area.

【図３】請求項１記載の発明の実施例に係る平滑化処理
回路のブロック図である。FIG. 3 is a block diagram of a smoothing processing circuit according to an embodiment of the invention described in claim 1.

【図４】本発明が適用される時分割方式を採用するＬＥ
ＤプリンタのＬＥＤヘッド回路図FIG. 4 is a LE adopting a time division method to which the present invention is applied.
D printer LED head circuit diagram

【図５】図４のＬＥＤヘッド回路により出力されるドッ
トパターンを示す。5 shows a dot pattern output by the LED head circuit of FIG.

【図６】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加のみにて
平滑処理を行なう手順を示す。FIG. 6 shows an operation procedure for performing the smoothing operation of the invention according to claim 4, and particularly this figure shows a procedure for performing the smoothing processing only by adding a unit element.

【図７】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加／削除に
て平滑処理を行なう手順を示す。FIG. 7 shows an operation procedure for performing the smoothing processing operation of the invention according to claim 4, and particularly this figure shows a procedure for performing the smoothing processing by adding / deleting a unit element.

【図８】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は隣接する単位素ライン
に着目して平滑処理を行なう手順を示す。FIG. 8 shows an operation procedure for performing the smoothing operation of the invention according to claim 4, and particularly this drawing shows a procedure for performing the smoothing processing by paying attention to adjacent unit element lines.

【図９】請求項１記載の発明の実施例に係る平滑化処理
用コントローラの全体ブロック図である。FIG. 9 is an overall block diagram of a smoothing processing controller according to an embodiment of the present invention.

【図１０】図９中の平滑処理回路部分の要部ブロック図
である10 is a block diagram of a main part of a smoothing processing circuit portion in FIG.

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０９Ｇ 5/36 8121−5Ｇ Continuation of front page (51) Int.Cl. ⁵ Identification number Office reference number FI technical display location // G09G 5/36 8121-5G

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】一画素を副走査方向に複数の単位素（Ｐ≧
３）に分割し、該分割した単位素に適宜、対応する画素
信号を印加しながら一走査ライン若しくはｎビット単位
で画素パターンを出力させる画像出力方式において、 前記分割した単位素Ｐの一又は複数の単位素に、対応す
る画素信号を印加しながら画素パターンを形成するとと
もに、平滑化処理時に、隣接する画素情報に対応させて
平滑化処理を行うべき基準画素を選択し、該選択した基
準画素の単位素に画素信号を印加して前記画素パターン
の出力を行う事を特徴とする画像出力方式1. A plurality of unit pixels (P ≧ 1
3), and an image output method in which a pixel pattern is output in units of one scanning line or n bits while applying a corresponding pixel signal to the divided unit element, one or more of the divided unit element P. While forming a pixel pattern while applying a corresponding pixel signal to the unit pixel of, the reference pixel to be subjected to the smoothing process is selected in correspondence with the adjacent pixel information, and the selected reference pixel is selected. Image output method characterized in that a pixel signal is applied to the unit pixel of 【請求項２】前記画素信号を印加する単位素を、一画素
の範囲内で増減させる事を特徴とする請求項１記載の画
像出力方式2. The image output system according to claim 1, wherein the unit pixel to which the pixel signal is applied is increased or decreased within a range of one pixel. 【請求項３】前記画素信号を印加する単位素を、一画素
を越えて隣接する他の画素の単位素に付加させる事を特
徴とする請求項１記載の画像出力方式3. The image output system according to claim 1, wherein the unit element for applying the pixel signal is added to the unit element of another pixel adjacent to and exceeding one pixel. 【請求項４】一画素ドットを副走査方向に複数の単位素
群に分割し、該分割した単位素群に適宜、対応する画素
信号を印加しながら一走査ライン若しくはｎビット単位
で画素パターンを出力させる画像出力方式において、 一走査方向に沿って画素信号が印加されない画素（以下
白画素という）から画素信号を印加する画素（以下黒画
素という）に、若しくは前記黒画素から白画素に切り換
わる境界画素と、該境界画素に隣接する前位若しくは次
位の走査ライン上に位置する１又は複数の参照画素と論
理積及び論理和を取りながら、前記境界画素、参照画素
若しくはこれらの画素に隣接する画素区域に、黒単位素
を適宜付加若しくは削減して平滑化処理を行なう事を特
徴とする画像出力方式4. A pixel dot is divided into a plurality of unit element groups in the sub-scanning direction, and a pixel pattern is formed in units of one scanning line or n bits while applying corresponding pixel signals to the divided unit element groups. In the image output method for outputting, a pixel along which a pixel signal is not applied (hereinafter referred to as a white pixel) along one scanning direction is switched to a pixel to which a pixel signal is applied (hereinafter referred to as a black pixel), or the black pixel is switched to a white pixel. The boundary pixel and the reference pixel or these pixels are adjacent to each other while taking a logical product and a logical sum of the boundary pixel and one or more reference pixels located on the preceding or next scanning line adjacent to the boundary pixel. Image output method characterized by performing smoothing processing by appropriately adding or reducing black unit pixels to the pixel area