JPH0563808A - トラヒツク収集制御方式 - Google Patents
トラヒツク収集制御方式Info
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- JPH0563808A JPH0563808A JP22083491A JP22083491A JPH0563808A JP H0563808 A JPH0563808 A JP H0563808A JP 22083491 A JP22083491 A JP 22083491A JP 22083491 A JP22083491 A JP 22083491A JP H0563808 A JPH0563808 A JP H0563808A
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Abstract
(57)【要約】
【目的】本発明は交換機のトラヒック収集制御方式に関
し,データサイズ及び周期が異なる各収集項目のトラヒ
ックデータの収集を面切り換えを用いず,メモリに無駄
なくデータを格納できて効率を良くメモリを使用するこ
とを目的とする。 【構成】交換機の記憶装置に格納された複数のトラヒッ
クデータを読み出す時に,該読み出しアドレスを入力し
て予め設定された先頭アドレス,終了アドレスの各検出
信号及び先頭アドレスの検出により発生する書込み信号
を発生するアドレス判定回路を備える。各データに対応
して発生する先頭アドレス検出信号,終了アドレス検出
信号及び書込み信号を受け取って,収集データ格納メモ
リに対して書込み信号を発生し,開始フラグを先頭デー
タに設定し,終了フラグを最終データに設定するデータ
収集制御回路を備え,複数のトラヒックデータを,順次
連続したアドレスに格納するよう構成する。
し,データサイズ及び周期が異なる各収集項目のトラヒ
ックデータの収集を面切り換えを用いず,メモリに無駄
なくデータを格納できて効率を良くメモリを使用するこ
とを目的とする。 【構成】交換機の記憶装置に格納された複数のトラヒッ
クデータを読み出す時に,該読み出しアドレスを入力し
て予め設定された先頭アドレス,終了アドレスの各検出
信号及び先頭アドレスの検出により発生する書込み信号
を発生するアドレス判定回路を備える。各データに対応
して発生する先頭アドレス検出信号,終了アドレス検出
信号及び書込み信号を受け取って,収集データ格納メモ
リに対して書込み信号を発生し,開始フラグを先頭デー
タに設定し,終了フラグを最終データに設定するデータ
収集制御回路を備え,複数のトラヒックデータを,順次
連続したアドレスに格納するよう構成する。
Description
【0001】
【産業上の利用分野】本発明は交換機におけるトラヒッ
ク収集制御方式に関する。交換機は多数の呼が発生,終
了する処理が繰り返し行われ,各呼の処理に対応して交
換機の制御装置,スイッチ等使用状態を含むリアルタイ
ムのトラヒック(データ)を収集し,そのデータを識別
することにより交換機の状態監視や,管理の資料として
いる。
ク収集制御方式に関する。交換機は多数の呼が発生,終
了する処理が繰り返し行われ,各呼の処理に対応して交
換機の制御装置,スイッチ等使用状態を含むリアルタイ
ムのトラヒック(データ)を収集し,そのデータを識別
することにより交換機の状態監視や,管理の資料として
いる。
【0002】このようなトラヒック収集をするには,収
集の対象となるトラヒックデータが格納されるメモリに
一定時間毎にアクセスして収集装置のメモリに格納する
必要があるが,各アクセスにより収集装置のメモリに格
納されるデータ長は,収集される対象に応じて実際のデ
ータ長と関係なく,書き込み・読み出しの制御の都合で
固定長になっているため,メモリが無駄に使用されてい
た。
集の対象となるトラヒックデータが格納されるメモリに
一定時間毎にアクセスして収集装置のメモリに格納する
必要があるが,各アクセスにより収集装置のメモリに格
納されるデータ長は,収集される対象に応じて実際のデ
ータ長と関係なく,書き込み・読み出しの制御の都合で
固定長になっているため,メモリが無駄に使用されてい
た。
【0003】
【従来の技術】図6は従来例の説明図である。図6にお
いて,60は交換機,61はメモリ(MM),62はイ
ンタフェース,63はトラヒックデータ収集メモリであ
る。
いて,60は交換機,61はメモリ(MM),62はイ
ンタフェース,63はトラヒックデータ収集メモリであ
る。
【0004】交換機60は,制御の負荷分散により制御
装置は複数のプロセッサ(図示せず)により構成される
が,交換機の各部のトラヒックを表すデータ(例えば現
在発生している呼に関するデータ)をトレースするため
に複数プロセッサに共通のメモリ61にトラヒックデー
タが,一定周期で格納されるようになっている。トラヒ
ックデータとしては現在処理している呼数,制御装置の
使用率,この交換機へ着信する呼の発信元(対地別),
課金情報等の種々の項目があり,項目に応じて発生する
データの周期が異なりそれに応じてメモリ61に書き込
まれる周期も異なる(例えば呼数の情報は,1秒に何十
呼,何百呼発生する)。
装置は複数のプロセッサ(図示せず)により構成される
が,交換機の各部のトラヒックを表すデータ(例えば現
在発生している呼に関するデータ)をトレースするため
に複数プロセッサに共通のメモリ61にトラヒックデー
タが,一定周期で格納されるようになっている。トラヒ
ックデータとしては現在処理している呼数,制御装置の
使用率,この交換機へ着信する呼の発信元(対地別),
課金情報等の種々の項目があり,項目に応じて発生する
データの周期が異なりそれに応じてメモリ61に書き込
まれる周期も異なる(例えば呼数の情報は,1秒に何十
呼,何百呼発生する)。
【0005】これらの複数の項目のトラヒックデータ
は,各項目に応じてデータ量(データ長)も異なる。従
来はメモリ61に格納するトラヒックデータは,項目に
応じてデータ量が,Aワード,Bワード,Cワードと異
なるが,書き込む時に各項目に応じて異なる長さの書き
込みエリアを指示するには書き込み・読み出しの制御
(アドレスの発生等)の関係から,固定長で且つ収集す
べきデータ項目の中で最大のデータ長のデータを書き込
むことができるサイズ(mワードとする)のエリアが割
り当てられる。以下,このエリアを面という。
は,各項目に応じてデータ量(データ長)も異なる。従
来はメモリ61に格納するトラヒックデータは,項目に
応じてデータ量が,Aワード,Bワード,Cワードと異
なるが,書き込む時に各項目に応じて異なる長さの書き
込みエリアを指示するには書き込み・読み出しの制御
(アドレスの発生等)の関係から,固定長で且つ収集す
べきデータ項目の中で最大のデータ長のデータを書き込
むことができるサイズ(mワードとする)のエリアが割
り当てられる。以下,このエリアを面という。
【0006】このメモリ61のトラヒックデータエリア
に交換機よりアクセスがあった場合(一定周期),イン
タフェース62を通して読み出されトラヒックデータ収
集メモリ63に書き込まれ,その内容は端末またはワー
クステーション等により編集されて,表示することによ
りリアルタイムのトラヒックをトレースすることができ
る。このメモリ61のトラヒックデータが,トラヒック
データ収集メモリ63に書き込まれた後,読み出される
前に次のデータにより上書きされるのを防ぐため,同じ
データ項目であっても1回の収集項目の収集が終了した
時点でトラヒックデータ収集メモリ63の面を切り換え
それ以前のデータを編集表示する。
に交換機よりアクセスがあった場合(一定周期),イン
タフェース62を通して読み出されトラヒックデータ収
集メモリ63に書き込まれ,その内容は端末またはワー
クステーション等により編集されて,表示することによ
りリアルタイムのトラヒックをトレースすることができ
る。このメモリ61のトラヒックデータが,トラヒック
データ収集メモリ63に書き込まれた後,読み出される
前に次のデータにより上書きされるのを防ぐため,同じ
データ項目であっても1回の収集項目の収集が終了した
時点でトラヒックデータ収集メモリ63の面を切り換え
それ以前のデータを編集表示する。
【0007】従って,トラヒックデータ収集メモリ63
にはデータの書き込み速度と読み出し速度の関係により
異なるが,多数の面を収容できる容量が用意される。こ
のメモリ61の内容をトラヒックデータ収集メモリ63
に格納する場合,メモリ61に格納されたトラヒックデ
ータのデータサイズに対応して,トラヒックデータ収集
メモリ63に書き込みが行われる。このため,トラヒッ
クデータ収集メモリ63にも,実際にはAワード,Bワ
ード,Cワードのデータが含まれているそれぞれmワー
ドで構成する各面にデータが書き込まれる。なお,1回
の収集項目が収集し終わった時点で,メモリの面を切り
換えて,それ以前に収集したデータが編集表示される。
にはデータの書き込み速度と読み出し速度の関係により
異なるが,多数の面を収容できる容量が用意される。こ
のメモリ61の内容をトラヒックデータ収集メモリ63
に格納する場合,メモリ61に格納されたトラヒックデ
ータのデータサイズに対応して,トラヒックデータ収集
メモリ63に書き込みが行われる。このため,トラヒッ
クデータ収集メモリ63にも,実際にはAワード,Bワ
ード,Cワードのデータが含まれているそれぞれmワー
ドで構成する各面にデータが書き込まれる。なお,1回
の収集項目が収集し終わった時点で,メモリの面を切り
換えて,それ以前に収集したデータが編集表示される。
【0008】
【発明が解決しようとする課題】上記したように,トラ
ヒックデータ収集メモリ63には,データ項目の中で最
大のデータ長であるmワードを単位とする多面構成であ
るため,各面には実際に格納されるデータ長,例えばA
ワード,Bワードを除いた空きが生じてトラヒックデー
タ収集メモリ63のエリアが無駄に使用されるため,必
要なメモリ容量が増大するという問題があった。
ヒックデータ収集メモリ63には,データ項目の中で最
大のデータ長であるmワードを単位とする多面構成であ
るため,各面には実際に格納されるデータ長,例えばA
ワード,Bワードを除いた空きが生じてトラヒックデー
タ収集メモリ63のエリアが無駄に使用されるため,必
要なメモリ容量が増大するという問題があった。
【0009】本発明はデータサイズ及び周期が異なる各
収集項目のトラヒックデータの収集を面切り換えを用い
ず,メモリに無駄なくデータを格納できて効率の良い利
用を実現できるトラヒック収集方式を提供することを目
的とする。
収集項目のトラヒックデータの収集を面切り換えを用い
ず,メモリに無駄なくデータを格納できて効率の良い利
用を実現できるトラヒック収集方式を提供することを目
的とする。
【0010】
【課題を解決するための手段】図1は本発明の基本構成
図である。図1において,1は交換機,2〜4は交換機
の制御部を構成する装置であり,2は中央制御装置(C
C),3はトラヒックデータが各項目に応じて対応する
周期で書き込まれる記憶装置(MM),4は交換機の制
御部に接続する各種の周辺装置(外部記憶装置,入出力
装置等)に接続されたデータチャネル(DCH)であ
る。
図である。図1において,1は交換機,2〜4は交換機
の制御部を構成する装置であり,2は中央制御装置(C
C),3はトラヒックデータが各項目に応じて対応する
周期で書き込まれる記憶装置(MM),4は交換機の制
御部に接続する各種の周辺装置(外部記憶装置,入出力
装置等)に接続されたデータチャネル(DCH)であ
る。
【0011】5はトラヒックデータ収集装置であり,6
〜10の各部で構成される。6は交換機にアクセスして
データを要求して必要なデータを受信する動作を行うイ
ンタフェース回路,7は交換機の記憶装置3から読み出
されるデータのアドレス判定回路,8は収集されたデー
タを収集データ格納メモリに格納したり,収集データ格
納メモリのデータを編集のために取り出す制御を行うデ
ータ収集制御回路,9は収集データ格納メモリ,10は
外部のホスト(端末またはワークステーション)からの
要求により収集データ格納メモリ9のデータを読み出し
てホストに転送する制御を行う通信制御装置である。
〜10の各部で構成される。6は交換機にアクセスして
データを要求して必要なデータを受信する動作を行うイ
ンタフェース回路,7は交換機の記憶装置3から読み出
されるデータのアドレス判定回路,8は収集されたデー
タを収集データ格納メモリに格納したり,収集データ格
納メモリのデータを編集のために取り出す制御を行うデ
ータ収集制御回路,9は収集データ格納メモリ,10は
外部のホスト(端末またはワークステーション)からの
要求により収集データ格納メモリ9のデータを読み出し
てホストに転送する制御を行う通信制御装置である。
【0012】本発明はトラヒック収集装置の収集データ
格納メモリに,交換機からデータを取り出して格納する
時にデータの先頭アドレス及び終了アドレスを検出し
て,書込みの制御を行うと共に先頭データには開始フラ
グを設定して格納し,最終データには終了フラグを設定
して格納するものである。
格納メモリに,交換機からデータを取り出して格納する
時にデータの先頭アドレス及び終了アドレスを検出し
て,書込みの制御を行うと共に先頭データには開始フラ
グを設定して格納し,最終データには終了フラグを設定
して格納するものである。
【0013】
【作用】交換機1の記憶装置3には収集項目に対応した
トラヒックデータが,決められた周期で固定アドレスへ
同一形式で書き込まれるものとする。交換機1の記憶装
置3のトラヒックデータはトラヒックデータ収集装置5
のインタフェース回路6を通してアドレス判定回路7へ
入力される。この時記憶装置3の格納領域が収集アドレ
スか否かの判定をアドレス判定回路7により行う。
トラヒックデータが,決められた周期で固定アドレスへ
同一形式で書き込まれるものとする。交換機1の記憶装
置3のトラヒックデータはトラヒックデータ収集装置5
のインタフェース回路6を通してアドレス判定回路7へ
入力される。この時記憶装置3の格納領域が収集アドレ
スか否かの判定をアドレス判定回路7により行う。
【0014】アドレス判定回路7は,記憶装置3への書
き込み時,トラヒックデータエリアである事を判定する
と共に,記憶装置3に実際に書き込まれる各データ項目
(データ長は項目に対応して固定であり,m以下)の先
頭アドレス及び終了アドレスを比較する。ここで,前記
先頭アドレスと終了アドレスは,予め各データ項目に対
応してそれぞれ決まっており,アドレス判定回路7にお
いて,先頭アドレス及び,終了アドレスの判定手段をも
つことにより各トラヒックデータの書き込み開始から書
き込み終了までの期間を判定することができる。
き込み時,トラヒックデータエリアである事を判定する
と共に,記憶装置3に実際に書き込まれる各データ項目
(データ長は項目に対応して固定であり,m以下)の先
頭アドレス及び終了アドレスを比較する。ここで,前記
先頭アドレスと終了アドレスは,予め各データ項目に対
応してそれぞれ決まっており,アドレス判定回路7にお
いて,先頭アドレス及び,終了アドレスの判定手段をも
つことにより各トラヒックデータの書き込み開始から書
き込み終了までの期間を判定することができる。
【0015】データ収集制御回路8は,アドレス判定回
路7に先頭アドレスが検出されると,収集データ格納メ
モリ9の該当アドレスに,先頭データとデータの開始を
表示するためのフラグである開始フラグビットを立てて
先頭データに付加して格納し,後続するデータも終了ア
ドレスを検出するまで同様に格納する。
路7に先頭アドレスが検出されると,収集データ格納メ
モリ9の該当アドレスに,先頭データとデータの開始を
表示するためのフラグである開始フラグビットを立てて
先頭データに付加して格納し,後続するデータも終了ア
ドレスを検出するまで同様に格納する。
【0016】終了アドレスが検出されると終了フラグビ
ットを立てて終了データと共に収集データ格納メモリ9
に格納する。その後,次のデータの先頭アドレスが検出
されるまで,格納動作を停止し,次のデータの先頭アド
レスが検出されると,収集データ格納メモリ9に対して
前回の終了データを格納した位置の次のアドレスから上
記と同様に開始フラグビットと共にデータを書き込み,
以下同様に順次書き込みが行われる。
ットを立てて終了データと共に収集データ格納メモリ9
に格納する。その後,次のデータの先頭アドレスが検出
されるまで,格納動作を停止し,次のデータの先頭アド
レスが検出されると,収集データ格納メモリ9に対して
前回の終了データを格納した位置の次のアドレスから上
記と同様に開始フラグビットと共にデータを書き込み,
以下同様に順次書き込みが行われる。
【0017】収集データ格納メモリ9にはこうして各項
目のデータ(先頭データから終了データ)だけが順次格
納され,隣接するデータ項目はアドレス単位で区切ら
れ,先頭と終了位置は開始フラグと終了フラグにより区
別することができる。
目のデータ(先頭データから終了データ)だけが順次格
納され,隣接するデータ項目はアドレス単位で区切ら
れ,先頭と終了位置は開始フラグと終了フラグにより区
別することができる。
【0018】
【実施例】図2は図1に示す基本構成図のアドレス判定
回路の実施例構成図,図3は図1に示す基本構成図に示
すデータ収集制御回路と収集データ格納メモリの実施例
構成図,図4は本発明による交換機の記憶装置と収集デ
ータ格納メモリのデータ格納状態を示す図,図5は収集
データ格納メモリに格納されたデータ構成の説明図であ
る。
回路の実施例構成図,図3は図1に示す基本構成図に示
すデータ収集制御回路と収集データ格納メモリの実施例
構成図,図4は本発明による交換機の記憶装置と収集デ
ータ格納メモリのデータ格納状態を示す図,図5は収集
データ格納メモリに格納されたデータ構成の説明図であ
る。
【0019】図2のアドレス判定回路の実施例の構成に
おいて,アドレス判定回路7はトラヒックの1つの収集
データに対応して設けられ,収集データの個数がn個あ
る場合は,図2の回路がn個設けられる。
おいて,アドレス判定回路7はトラヒックの1つの収集
データに対応して設けられ,収集データの個数がn個あ
る場合は,図2の回路がn個設けられる。
【0020】図2の70は当該トラヒックデータが記憶
装置3(図1)に書き込まれる先頭アドレスが設定され
た複数のフリップフロップ回路(FF)からなるレジス
タ,71は当該トラヒックデータが記憶装置3に書き込
まれる終了アドレスが設定されたレジスタ,72,73
は比較回路(CMPで表示),74は現在のメモリアド
レスが属するメモリ領域がこのアドレス判定回路に対し
て予め割当てられたエリアの範囲(先頭アドレスと終了
アドレスの範囲と一致する場合もあるが,その範囲以上
の場合もある)内か否かを判定する領域判定回路,75
はフリップフロップ回路で構成するトラヒックデータ収
集中表示回路,76は書き込み信号を発生するアンド回
路である。
装置3(図1)に書き込まれる先頭アドレスが設定され
た複数のフリップフロップ回路(FF)からなるレジス
タ,71は当該トラヒックデータが記憶装置3に書き込
まれる終了アドレスが設定されたレジスタ,72,73
は比較回路(CMPで表示),74は現在のメモリアド
レスが属するメモリ領域がこのアドレス判定回路に対し
て予め割当てられたエリアの範囲(先頭アドレスと終了
アドレスの範囲と一致する場合もあるが,その範囲以上
の場合もある)内か否かを判定する領域判定回路,75
はフリップフロップ回路で構成するトラヒックデータ収
集中表示回路,76は書き込み信号を発生するアンド回
路である。
【0021】図2の動作を説明すると,図1に示す交換
機の記憶装置3にトラヒックデータが格納される時の書
き込みアドレスが,メモリアドレスとしてインタフェー
ス回路6を介して図2の比較回路72,73の入力端子
A及び領域判定回路74に供給される。一方,このアド
レス判定回路7が判定すべきトラヒックデータの,先頭
アドレスと終了アドレスがそれぞれレジスタ70,71
にそれぞれ設定されている。
機の記憶装置3にトラヒックデータが格納される時の書
き込みアドレスが,メモリアドレスとしてインタフェー
ス回路6を介して図2の比較回路72,73の入力端子
A及び領域判定回路74に供給される。一方,このアド
レス判定回路7が判定すべきトラヒックデータの,先頭
アドレスと終了アドレスがそれぞれレジスタ70,71
にそれぞれ設定されている。
【0022】入力するメモリアドレスは記憶装置3にお
ける書き込み動作に応じて変化し,比較回路72の入力
端子Bに供給された先頭アドレスと一致すると,先頭ア
ドレス検出信号が発生し,トラヒックデータ収集中表示
回路75がセットされ出力端子Qから出力(“1”)が
発生する。この時領域判定回路74で,入力するメモリ
アドレスが予め設定された領域に属すると一致出力
(“1”)が発生するので,アンド回路76から書込み
信号(WE:ライトイネーブル)が発生し,後述する図
3の回路に供給される。
ける書き込み動作に応じて変化し,比較回路72の入力
端子Bに供給された先頭アドレスと一致すると,先頭ア
ドレス検出信号が発生し,トラヒックデータ収集中表示
回路75がセットされ出力端子Qから出力(“1”)が
発生する。この時領域判定回路74で,入力するメモリ
アドレスが予め設定された領域に属すると一致出力
(“1”)が発生するので,アンド回路76から書込み
信号(WE:ライトイネーブル)が発生し,後述する図
3の回路に供給される。
【0023】この後,メモリアドレスに対応して記憶装
置3に書き込まれたデータが収集データ格納メモリに格
納され,メモリアドレスが変化して比較回路73でレジ
スタ71に設定された終了アドレスとの一致が検出され
ると,最終アドレス検出信号が発生すると共にトラヒッ
クデータ収集中表示回路75がリセットされ,書込み信
号(WE)が“0”となる。
置3に書き込まれたデータが収集データ格納メモリに格
納され,メモリアドレスが変化して比較回路73でレジ
スタ71に設定された終了アドレスとの一致が検出され
ると,最終アドレス検出信号が発生すると共にトラヒッ
クデータ収集中表示回路75がリセットされ,書込み信
号(WE)が“0”となる。
【0024】なお,この図2の構成において,領域判定
回路74は必ずしも設ける必要がなく,領域の判定をし
ない場合は,アンド回路76は不要となる。次に図3に
示すデータ収集制御回路と収集データ格納メモリの実施
例構成図を説明すると,80〜82はオア回路,83,
84はフリップフロップ回路,85はアドレス制御回
路,9は収集データ格納メモリである。収集データ格納
メモリには,記憶装置3に書き込まれたトラヒックデー
タまたはトラヒックデータとアドレス(トラヒックデー
タの項目または種別を確認するのに使用)が格納され
る。
回路74は必ずしも設ける必要がなく,領域の判定をし
ない場合は,アンド回路76は不要となる。次に図3に
示すデータ収集制御回路と収集データ格納メモリの実施
例構成図を説明すると,80〜82はオア回路,83,
84はフリップフロップ回路,85はアドレス制御回
路,9は収集データ格納メモリである。収集データ格納
メモリには,記憶装置3に書き込まれたトラヒックデー
タまたはトラヒックデータとアドレス(トラヒックデー
タの項目または種別を確認するのに使用)が格納され
る。
【0025】オア回路80は上記図2に示す構成を備え
る複数(n個とする)のアドレス判定回路7から発生す
る各トラヒックデータの先頭アドレス検出信号である先
頭アドレス検出1〜先頭アドレス検出nの論理和をとっ
て,その出力(“1”)をフリップフロップ回路83の
セット端子に供給する。
る複数(n個とする)のアドレス判定回路7から発生す
る各トラヒックデータの先頭アドレス検出信号である先
頭アドレス検出1〜先頭アドレス検出nの論理和をとっ
て,その出力(“1”)をフリップフロップ回路83の
セット端子に供給する。
【0026】フリップフロップ回路83はこれによりセ
ットされ,出力端子Qから“1”出力を発生して収集デ
ータ格納メモリ9に開始フラグ用のデータとして入力さ
れ,その時入力される記憶装置3に書き込まれたデータ
が収集データ格納メモリに書込まれる。フリップフロッ
プ回路83は開始フラグの書込みが終了した時に発生す
る書込み終了信号によりリセットされる。
ットされ,出力端子Qから“1”出力を発生して収集デ
ータ格納メモリ9に開始フラグ用のデータとして入力さ
れ,その時入力される記憶装置3に書き込まれたデータ
が収集データ格納メモリに書込まれる。フリップフロッ
プ回路83は開始フラグの書込みが終了した時に発生す
る書込み終了信号によりリセットされる。
【0027】オア回路81も上記図2に示す構成を備え
る複数のアドレス判定回路7から発生する各トラヒック
データの終了アドレス検出信号である終了アドレス検出
1〜終了アドレス検出nの論理和をとって,その出力
(“1”)をフリップフロップ回路84のセット端子に
供給する。フリップフロップ回路84はこれによりセッ
トされ,出力端子Qから“1”出力を発生して収集デー
タ格納メモリ9に終了フラグ用のデータとして入力され
る。フリップフロップ回路84は終了フラグの書込みが
終了した時に発生する書込み終了信号によりリセットさ
れる。
る複数のアドレス判定回路7から発生する各トラヒック
データの終了アドレス検出信号である終了アドレス検出
1〜終了アドレス検出nの論理和をとって,その出力
(“1”)をフリップフロップ回路84のセット端子に
供給する。フリップフロップ回路84はこれによりセッ
トされ,出力端子Qから“1”出力を発生して収集デー
タ格納メモリ9に終了フラグ用のデータとして入力され
る。フリップフロップ回路84は終了フラグの書込みが
終了した時に発生する書込み終了信号によりリセットさ
れる。
【0028】オア回路82も,上記図2に示す構成を備
える複数のアドレス判定回路7から発生する,各トラヒ
ックデータの書込み信号(WE)1〜書込み信号nの論
理和をとって収集データ格納メモリ9のWE(ライトイ
ネーブル)端子に供給して,書込み動作を実行させる。
える複数のアドレス判定回路7から発生する,各トラヒ
ックデータの書込み信号(WE)1〜書込み信号nの論
理和をとって収集データ格納メモリ9のWE(ライトイ
ネーブル)端子に供給して,書込み動作を実行させる。
【0029】アドレス制御回路85は,書込みアドレス
発生回路(WADDRで表示)850,読み出しアドレ
ス発生回路(RADDRで表示)851,制御回路85
2およびセレクタ853により構成され,収集データ格
納メモリ9への書込みアドレス及び読み出しアドレスを
供給する。制御回路852は,書込み信号または読み出
し信号の入力に応じて,セレクタ853を切り換えて,
WADDR850またはRADDR851の出力を選択
して収集データ格納メモリ9のアドレス入力に供給す
る。WADDR850,RADDR851は書込み動作
または読み出し動作時にそれぞれ順次+1ずつアドレス
をカウントアップしてメモリ容量に達すると0に戻るサ
イクリックな動作をし,アドレスのビット数は例えば3
2ビットが用いられる。
発生回路(WADDRで表示)850,読み出しアドレ
ス発生回路(RADDRで表示)851,制御回路85
2およびセレクタ853により構成され,収集データ格
納メモリ9への書込みアドレス及び読み出しアドレスを
供給する。制御回路852は,書込み信号または読み出
し信号の入力に応じて,セレクタ853を切り換えて,
WADDR850またはRADDR851の出力を選択
して収集データ格納メモリ9のアドレス入力に供給す
る。WADDR850,RADDR851は書込み動作
または読み出し動作時にそれぞれ順次+1ずつアドレス
をカウントアップしてメモリ容量に達すると0に戻るサ
イクリックな動作をし,アドレスのビット数は例えば3
2ビットが用いられる。
【0030】次に上記図2及び図3の実施例の構成によ
る交換機の記憶装置と収集データ格納メモリのデータ格
納状態を図示により説明する。交換機1において記憶装
置(MM)3にトラヒックデータの各項目が面単位(1
面がmワード)で,,で示すようにAワード,B
ワード,Cワードと書込まれる。ここで,で示すAワ
ードを書込む場合を例として説明すると,Aワードの先
頭のワードを読み出すと,そのアドレスが先頭アドレス
として,図2の先頭アドレスの検出信号が発生すると共
に,書込み信号が発生し,図3のオア回路80から開始
フラグのデータが発生すると共に,オア回路82から書
込み信号が発生し,アドレス制御回路85から書込みア
ドレスが発生して,記憶装置3に書き込まれた1ワード
のデータまたは1ワードのデータとアドレスが収集デー
タ格納メモリの1ワードとして開始フラグと共に収集デ
ータ格納メモリ9へ書込まれる。
る交換機の記憶装置と収集データ格納メモリのデータ格
納状態を図示により説明する。交換機1において記憶装
置(MM)3にトラヒックデータの各項目が面単位(1
面がmワード)で,,で示すようにAワード,B
ワード,Cワードと書込まれる。ここで,で示すAワ
ードを書込む場合を例として説明すると,Aワードの先
頭のワードを読み出すと,そのアドレスが先頭アドレス
として,図2の先頭アドレスの検出信号が発生すると共
に,書込み信号が発生し,図3のオア回路80から開始
フラグのデータが発生すると共に,オア回路82から書
込み信号が発生し,アドレス制御回路85から書込みア
ドレスが発生して,記憶装置3に書き込まれた1ワード
のデータまたは1ワードのデータとアドレスが収集デー
タ格納メモリの1ワードとして開始フラグと共に収集デ
ータ格納メモリ9へ書込まれる。
【0031】この後,後続する記憶装置から読み出した
トラヒックデータの各ワードまたは各ワードとアドレス
が収集データ格納メモリに格納され,図2の終了アドレ
スの検出信号が発生すると,終了フラグのデータが発生
して対応するトラヒックデータまたはトラヒックデータ
とアドレスが書込まれて,Aワードのデータの書込みが
終了する。
トラヒックデータの各ワードまたは各ワードとアドレス
が収集データ格納メモリに格納され,図2の終了アドレ
スの検出信号が発生すると,終了フラグのデータが発生
して対応するトラヒックデータまたはトラヒックデータ
とアドレスが書込まれて,Aワードのデータの書込みが
終了する。
【0032】収集データ格納メモリに格納されたデータ
構成を図5に示す。図5にはAワードのデータを書込む
例が示され,開始フラグは先頭のワードの1番目のビッ
トでを用いこれが“1”のとき開始フラグが立ったこと
を表す。また,2番目のビットは終了フラグに用いこれ
が“1”の場合終了フラグが立ったことを表す。これら
の2ビットの後に,アドレス(記憶装置3の読み出しア
ドレス)とトラヒックデータが格納される。なお,この
アドレスは収集したトラヒックデータの種別(項目)を
判別するのに使用する。このようにしてAワードのデー
タ(及びアドレス)が開始フラグ,終了フラグと共に格
納さされる。
構成を図5に示す。図5にはAワードのデータを書込む
例が示され,開始フラグは先頭のワードの1番目のビッ
トでを用いこれが“1”のとき開始フラグが立ったこと
を表す。また,2番目のビットは終了フラグに用いこれ
が“1”の場合終了フラグが立ったことを表す。これら
の2ビットの後に,アドレス(記憶装置3の読み出しア
ドレス)とトラヒックデータが格納される。なお,この
アドレスは収集したトラヒックデータの種別(項目)を
判別するのに使用する。このようにしてAワードのデー
タ(及びアドレス)が開始フラグ,終了フラグと共に格
納さされる。
【0033】図4に示すように,記憶装置3ので示す
Aワードのデータを収集データ格納メモリ9に格納す
る。次に記憶装置3にのデータ(Cワード)が書き込
まれるとの先頭アドレス検出信号,書込み信号の発生
及び終了アドレス検出信号の発生に応じて,収集データ
格納メモリ9には,図4に示すように先に格納されたA
ワードに続くアドレスから順にCワード(及びアドレ
ス)が図5と同様の構成で格納される。この後,上記
,のAワード及びCワードのデータと異なる周期で
発生するで示すBワードについて記憶装置3に書き込
まれ,同様の動作により収集データ格納メモリ9の,C
ワードに後続する各アドレスに格納される。
Aワードのデータを収集データ格納メモリ9に格納す
る。次に記憶装置3にのデータ(Cワード)が書き込
まれるとの先頭アドレス検出信号,書込み信号の発生
及び終了アドレス検出信号の発生に応じて,収集データ
格納メモリ9には,図4に示すように先に格納されたA
ワードに続くアドレスから順にCワード(及びアドレ
ス)が図5と同様の構成で格納される。この後,上記
,のAワード及びCワードのデータと異なる周期で
発生するで示すBワードについて記憶装置3に書き込
まれ,同様の動作により収集データ格納メモリ9の,C
ワードに後続する各アドレスに格納される。
【0034】
【発明の効果】本発明によれば収集データを格納するメ
モリを従来のように多面構成にした場合に比べてデータ
サイズの異なるトラヒックデータを,それぞれ異なる間
隔(周期)で収集する場合に,柔軟に且つメモリ量の無
駄を無くして効率の良いトラヒックデータ収集システム
を実現することができる。
モリを従来のように多面構成にした場合に比べてデータ
サイズの異なるトラヒックデータを,それぞれ異なる間
隔(周期)で収集する場合に,柔軟に且つメモリ量の無
駄を無くして効率の良いトラヒックデータ収集システム
を実現することができる。
【図面の簡単な説明】
【図1】本発明の基本構成図である。
【図2】アドレス判定回路の実施例構成図である。
【図3】データ収集制御回路と収集データ格納メモリの
実施例構成図である。
実施例構成図である。
【図4】交換機の記憶装置と収集データ格納メモリのデ
ータ格納状態を示す図である。
ータ格納状態を示す図である。
【図5】収集データ格納メモリに格納されたデータ構成
の説明図である。
の説明図である。
【図6】従来例の説明図である。
1 交換機 2 中央制御装置(CC) 3 記憶装置(MM) 4 データチャネル(DCH) 5 トラヒックデータ収集装置 6 インタフェース回路 7 アドレス判定回路 8 データ収集制御回路 9 収集データ格納メモリ 10 通信制御装置
Claims (1)
- 【請求項1】 交換機のトラヒック収集制御方式におい
て, 交換機の記憶装置に格納された複数のトラヒックデータ
を読み出す時に,該読み出しアドレスを入力して予め設
定された先頭アドレス,終了アドレスの各検出信号及び
先頭アドレスの検出により書込み信号を発生するアドレ
ス判定回路と, 各データに対応して発生する先頭アドレス検出信号,終
了アドレス検出信号及び書込み信号を受け取って,収集
データ格納メモリに対して書込み信号を発生すると共
に,先頭アドレス検出時に開始フラグを先頭データと共
に収集データ格納メモリに供給し,終了アドレス検出時
に終了フラグを最終データと共に収集データ格納メモリ
に供給するデータ収集制御回路を備え, 収集データ格納メモリは供給された複数のトラヒックデ
ータを,順次連続したアドレスに格納することを特徴と
するトラヒック収集制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22083491A JPH0563808A (ja) | 1991-09-02 | 1991-09-02 | トラヒツク収集制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22083491A JPH0563808A (ja) | 1991-09-02 | 1991-09-02 | トラヒツク収集制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563808A true JPH0563808A (ja) | 1993-03-12 |
Family
ID=16757278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22083491A Withdrawn JPH0563808A (ja) | 1991-09-02 | 1991-09-02 | トラヒツク収集制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563808A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0775147A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | プロセッサ共用メモリ装置 |
JP2009205213A (ja) * | 2008-02-26 | 2009-09-10 | Epson Toyocom Corp | イベントレコーダおよびこれを備えた電子機器 |
-
1991
- 1991-09-02 JP JP22083491A patent/JPH0563808A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0775147A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | プロセッサ共用メモリ装置 |
JP2009205213A (ja) * | 2008-02-26 | 2009-09-10 | Epson Toyocom Corp | イベントレコーダおよびこれを備えた電子機器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |