JPH056313A - Memory acceess control device - Google Patents
Memory acceess control deviceInfo
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- JPH056313A JPH056313A JP3183009A JP18300991A JPH056313A JP H056313 A JPH056313 A JP H056313A JP 3183009 A JP3183009 A JP 3183009A JP 18300991 A JP18300991 A JP 18300991A JP H056313 A JPH056313 A JP H056313A
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- data
- unit
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はメモリから読み出された
データの誤りを訂正する誤り訂正機能を有し、高速アク
セスの可能なメモリアクセス制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access control device having an error correction function for correcting an error in data read from a memory and capable of high speed access.
【０００２】[0002]
【従来の技術】図２に、従来のメモリアクセス制御装置
ブロック図を示す。図の装置には、メモリ制御部１と、
これによってアクセスを制御されるメモリ部２と、誤り
訂正部３が設けられ、これらがプロセッサ４によりアク
セスされる構成となっている。このメモリ部２は、例え
ばダイナミックランダムアクセスメモリ（ＤＲＡＭ）か
らなる。また、誤り訂正部３は、メモリ部２から読み出
されたデータの誤りをチェックしてデータを修正し、プ
ロセッサ４に転送したりメモリ部２に書き戻す処理を行
う回路である。図のプロセッサ４からは、メモリ部２を
アクセスするための信号Address （１０）がメモリ制御
部１に向け出力される。また、この他に通常の速度でメ
モリアクセスを要求する信号ＭＲＥＱ１（１００）と高
速メモリアクセスを要求する信号ＭＲＥＱ２（１０１）
が出力される。2. Description of the Related Art FIG. 2 shows a block diagram of a conventional memory access control device. The device shown in the figure includes a memory control unit 1 and
A memory unit 2 whose access is controlled by this and an error correction unit 3 are provided, and these are accessed by the processor 4. The memory unit 2 is composed of, for example, a dynamic random access memory (DRAM). The error correction unit 3 is a circuit that checks an error in the data read from the memory unit 2, corrects the data, and transfers the data to the processor 4 or writes the data back to the memory unit 2. The signal Address (10) for accessing the memory unit 2 is output from the processor 4 in the figure to the memory control unit 1. In addition to this, a signal MREQ1 (100) requesting memory access at a normal speed and a signal MREQ2 (101) requesting high-speed memory access.
Is output.
【０００３】一方、メモリ制御部１からは、プロセッサ
４の要求を受け付けアクセス処理を実行する場合に出力
される正常応答信号ＤＴＡＣＫ（１０２）あるいは、異
常応答信号ＭＥＲＲ（１０３）がプロセッサ４に向け出
力される。また、メモリ制御部１からメモリ部２に対し
ては、アクセスのためのメモリアドレスＭＡ（２００）
と、ローアドレス制御信号ＲＡＳ（２０１）と、コラム
アドレス制御信号ＣＡＳ（２０２）と、ライトイネーブ
ル信号ＷＥ（２０３）が出力される。メモリ部２から読
み出されたデータ２０は、誤り訂正部３に入力し、誤り
訂正部３からは、１ビット誤りが発生した場合これを通
知する信号ＥＲＲ１を、２ビット誤りが発生した場合同
じくＥＲＲ２を、メモリ制御部１に向け出力する構成と
されている。誤り訂正部３からは、訂正済みデータ２１
がメモリ部２に向け出力され、書き戻し処理が行われる
一方、データバス１１を介してメモリ部２から読み出さ
れたデータがプロセッサ４に向け出力される。On the other hand, the memory controller 1 outputs to the processor 4 a normal response signal DTACK (102) or an abnormal response signal MERR (103) which is output when the request of the processor 4 is accepted and the access processing is executed. To be done. Further, from the memory control unit 1 to the memory unit 2, a memory address MA (200) for access
Then, a row address control signal RAS (201), a column address control signal CAS (202), and a write enable signal WE (203) are output. The data 20 read from the memory unit 2 is input to the error correction unit 3, and the error correction unit 3 outputs the signal ERR1 for notifying the occurrence of a 1-bit error when the 2-bit error occurs. The ERR2 is configured to be output to the memory control unit 1. From the error correction unit 3, the corrected data 21
Is output to the memory unit 2 and the write back process is performed, while the data read from the memory unit 2 via the data bus 11 is output to the processor 4.
【０００４】図３に、従来の通常のメモリリードアクセ
ス動作のタイムチャートを示す。図（ａ）は、メモリア
ドレスＭＡ（２００）を示し、（ｂ）はローアドレス制
御信号ＲＡＳ（２０１）、（ｃ）はコラムアドレス制御
信号ＣＡＳ（２０２）、（ｄ）はメモリ部２から読み出
されたデータＲＤ（２０）、（ｅ）は訂正済みデータDa
ta（１１）、（ｆ）は正常応答信号ＤＴＡＣＫ（１０
２）を示している。図において、メモリ制御部１からメ
モリ部２に対し、ローアドレスとコラムアドレスが図の
（ａ）に示すように所定のタイミングで出力される。FIG. 3 shows a time chart of a conventional normal memory read access operation. FIG. 6A shows a memory address MA (200), (b) a row address control signal RAS (201), (c) a column address control signal CAS (202), and (d) a read from the memory section 2. The issued data RD (20), (e) is the corrected data Da
ta (11) and (f) are normal response signals DTACK (10
2) is shown. In the figure, the memory control unit 1 outputs a row address and a column address to the memory unit 2 at a predetermined timing as shown in FIG.
【０００５】ローアドレス制御信号ＲＡＳ（２０１）
は、時刻Ｔ１に有効になり時刻Ｔ５までその状態を保持
する［図３（ｂ）］。また、コラムアドレス制御信号Ｃ
ＡＳ（２０２）は、時刻Ｔ２に有効になり、時刻Ｔ５ま
でその状態を継続する［図３（ｃ）］。ローアドレスと
コラムアドレスが共に有効になるとメモリ部２からデー
タＲＤ（２０）が図３（ｄ）に示すように読み出され、
時刻Ｔ３〜時刻Ｔ４の間に誤り訂正部３において、その
誤り訂正が行われる。そして、正常な場合はそのまま、
誤りがあった場合は訂正後のデータが時刻Ｔ４〜Ｔ５の
間有効になり、図３（ｆ）に示すようにメモリ制御部１
から正常応答信号ＤＴＡＣＫ（１０２）がプロセッサ４
に向け出力される。このＤＴＡＣＫ（１０２）が有効な
間、プロセッサ４がデータData（１１）を受け入れる。
なお、このような通常のメモリリードアクセス動作の際
には、プロセッサ４からアクセス要求信号ＭＲＥＱ１
（１００）がメモリ制御部１に向け出力され、そのアク
セス動作が開始される。そして図のように時間ｔＡの間
メモリアクセス処理が実行され、時刻ｔＥの間誤り訂正
処理が実行されることになる。Row address control signal RAS (201)
Becomes valid at time T1 and holds that state until time T5 [FIG. 3 (b)]. In addition, the column address control signal C
The AS (202) becomes valid at time T2 and continues in that state until time T5 [FIG. 3 (c)]. When both the row address and the column address are valid, the data RD (20) is read from the memory section 2 as shown in FIG.
The error correction is performed in the error correction unit 3 between time T3 and time T4. And if it is normal,
If there is an error, the corrected data will be valid from time T4 to T5, and as shown in FIG.
The normal response signal DTACK (102) from the processor 4
Is output to. While this DTACK (102) is valid, the processor 4 accepts the data Data (11).
During such a normal memory read access operation, the processor 4 requests the access request signal MREQ1.
(100) is output to the memory control unit 1, and the access operation is started. Then, as shown in the figure, the memory access process is executed for the time tA, and the error correction process is executed for the time tE.
【０００６】図４に、従来の通常のメモリリードアクセ
ス動作の際に読み出されたデータに１ビット誤りが発生
したときの動作タイムチャートを示す。図の（ａ）
（ｂ）（ｃ）は、図３に示した（ａ）（ｂ）（ｃ）と同
様の信号で、（ｄ）は図２のメモリ制御部１からメモリ
部２に向けて出力されるライトイネーブル信号ＷＥ（２
０３）、（ｅ）はメモリ部２から読み出されたリードデ
ータＲＤ（２０）、（ｆ）は、図２の誤り訂正部３がメ
モリ部２から読み出されたデータに誤りを検出した場合
に、メモリ制御部１に向け出力される１ビット誤り信号
ＥＲＲ１（３００）、（ｇ）はメモリ部２に対する書き
戻しデータＷＤ（２１）を示している。なお、（ｈ）
（ｉ）は図３の（ｅ）（ｆ）と同様の内容の信号であ
る。図に示すように、（ｅ）に示すメモリ部２から読み
出されたデータＲＤ（２０）が誤り訂正（ＥＣＣ）処理
によって誤りを発見されると、誤り訂正部３は訂正後の
データData（１１）をプロセッサ４に向け出力すると共
に、メモリ部２に対し、書き戻しデータＷＤ（２１）を
出力する。このようにしてメモリ部２に格納されたデー
タの訂正が行われる。FIG. 4 shows an operation time chart when a 1-bit error occurs in the data read during the conventional normal memory read access operation. Figure (a)
(B) and (c) are signals similar to (a), (b), and (c) shown in FIG. 3, and (d) is a write output from the memory control unit 1 toward the memory unit 2 in FIG. Enable signal WE (2
03) and (e) are read data RD (20) read from the memory unit 2, and (f) is when the error correction unit 3 of FIG. 2 detects an error in the data read from the memory unit 2. Further, 1-bit error signals ERR1 (300) and (g) output to the memory control unit 1 indicate write-back data WD (21) for the memory unit 2. Note that (h)
(I) is a signal having the same contents as (e) and (f) in FIG. As shown in the figure, when an error is found in the data RD (20) read from the memory unit 2 shown in (e) by an error correction (ECC) process, the error correction unit 3 causes the corrected data Data ( 11) is output to the processor 4, and the write-back data WD (21) is output to the memory unit 2. In this way, the data stored in the memory unit 2 is corrected.
【０００７】上記図３及び図４に示した通常のメモリリ
ードアクセス動作は、図２に示すプロセッサ４から任意
のアドレス信号が出力され、これによってメモリ部２が
アクセスする場合に適する。しかしながら、メモリ部２
をダイナミックランダムアクセスメモリにより構成する
と、ローアドレスを変化させずにコラムアドレスのみを
変化させるような比較的狭い範囲のメモリアクセスが行
える。こうすれば、アクセス速度が向上し、演算処理の
高速化を図ることができることが知られている。この動
作をニブルモードと呼んでいる。このモードでは、ロー
アドレスを一定にしたまま、コラムアドレスを１ずつイ
ンクリメントしてメモリアクセスを行う。The normal memory read access operation shown in FIGS. 3 and 4 is suitable when the memory section 2 is accessed by outputting an arbitrary address signal from the processor 4 shown in FIG. However, the memory unit 2
Is configured by a dynamic random access memory, it is possible to perform a memory access in a relatively narrow range such that only the column address is changed without changing the row address. By doing so, it is known that the access speed can be improved and the arithmetic processing can be speeded up. This operation is called nibble mode. In this mode, the column address is incremented by 1 while the row address is kept constant, and memory access is performed.
【０００８】図５には、従来の高速なメモリリードアク
セス動作のタイムチャートを示す。図５（ａ）〜（ｆ）
に示す信号は、図３（ａ）〜（ｆ）に示す信号と同様で
ある。図５（ａ）に示すように、図２に示すメモリ制御
部１はメモリアドレスＭＡ（２００）をＡＣからＡＣ＋
３…というように順に出力する。ここでまず、ローアド
レス制御信号ＲＡＳ（２０１）は、時刻Ｔ１に有効にな
りその後継続してその状態を保持する［図５（ｂ）］。
一方、図５（ｃ）に示すように、コラムアドレス制御信
号ＣＡＳ（２０２）は、時刻Ｔ２に有効になり、時刻Ｔ
５に一旦無効になると再び時刻Ｔ６で有効になり、時刻
Ｔ９で再び無効になる。このような周期でコラムアドレ
ス制御信号が“１”ずつインクリメントされ。ここで
（ｄ）に示すように、時刻Ｔ３〜Ｔ５、時刻Ｔ７〜Ｔ９
というタイミングでデータが読み出され、これが図２に
示す誤り訂正部３のチェックを経てプロセッサ４に向け
出力される［図５（ｅ）］。正常応答信号ＤＴＡＣＫ
（１０２）の出力タイミング［図５（ｆ）］は、図３に
示すものと同様である。図５を見て分かるように、この
モードにおけるメモリアクセスは、最初のアドレスのメ
モリアクセス処理時間ｔＡは図３に示したものと変わら
ないが、その後のコラムアドレスの切り替えが短時間ｔ
Ａ′に行われるため、全体として高速アクセスが可能と
なっている。FIG. 5 shows a time chart of a conventional high speed memory read access operation. 5 (a)-(f)
The signals shown in are the same as the signals shown in FIGS. As shown in FIG. 5A, the memory control unit 1 shown in FIG. 2 changes the memory address MA (200) from AC to AC +.
3 ... and so on. Here, first, the row address control signal RAS (201) becomes effective at time T1 and continues to hold its state [FIG. 5 (b)].
On the other hand, as shown in FIG. 5C, the column address control signal CAS (202) becomes effective at time T2 and changes to time T2.
Once it becomes invalid at 5, it becomes valid again at time T6 and becomes invalid again at time T9. In such a cycle, the column address control signal is incremented by "1". Here, as shown in (d), times T3 to T5 and times T7 to T9.
The data is read out at such a timing, and the data is output to the processor 4 after being checked by the error correction unit 3 shown in FIG. 2 [FIG. 5 (e)]. Normal response signal DTACK
The output timing of (102) [FIG. 5 (f)] is the same as that shown in FIG. As can be seen from FIG. 5, in the memory access in this mode, the memory access processing time tA of the first address is the same as that shown in FIG. 3, but the column address switching after that is short time t.
Since it is performed on A ', high-speed access is possible as a whole.
【０００９】[0009]
【発明が解決しようとする課題】ところで、上記の図５
のタイムチャートに示したような高速メモリリードアク
セスにおいても、図４で示したようなデータの訂正と書
き戻し処理が実行される。従って、図５に示すように例
えば時刻Ｔ３〜Ｔ４の間に誤り訂正処理のための時間ｔ
Ｅを設けなければならない。このために、メモリアクセ
ス動作をさらに高速化しようとすれば、この誤り訂正機
能を削除しなければならないという問題がある。しかし
ながら、このような誤り訂正機能を削除すればデータの
信頼性が低下し、高精度の演算処理が困難になる。本発
明は以上の点に着目してなされたもので、誤り訂正機能
を損なうことなく、従来よりさらに高速なメモリアクセ
スが可能なメモリアクセス制御装置を提供することを目
的するものである。By the way, the above-mentioned FIG.
Even in the high speed memory read access as shown in the time chart of FIG. 4, the data correction and write back processing as shown in FIG. 4 are executed. Therefore, as shown in FIG. 5, for example, the time t for the error correction processing is performed between times T3 and T4.
E must be provided. Therefore, if the memory access operation is further speeded up, there is a problem that the error correction function must be deleted. However, if such an error correction function is deleted, the reliability of the data is reduced and it becomes difficult to perform highly accurate arithmetic processing. The present invention has been made in view of the above points, and an object of the present invention is to provide a memory access control device capable of faster memory access than before without impairing the error correction function.
【００１０】[0010]
【課題を解決するための手段】本発明の第１発明は、プ
ロセッサのアクセスによってメモリ部から読み出された
データの誤りを訂正する誤り訂正部と、メモリアクセス
と誤り訂正のパイプライン処理のために、前記メモリ部
から読み出されたデータを一時的に保持し、前記誤り訂
正部に向けて出力するデータ保持部と、前記誤り訂正部
により訂正されたデータが格納されていたメモリアドレ
スを保持する誤りアドレス保持部と、前記プロセッサの
メモリアクセス終了後、前記誤りアドレス保持部に保持
されたメモリアドレスをアクセスして、前記誤り訂正部
により訂正された訂正済みデータを前記メモリ部に書き
戻す書き戻し制御部とを備えたことを特徴とするメモリ
アクセス制御装置に関する。A first invention of the present invention is for an error correction unit for correcting an error of data read from a memory unit by access of a processor, and a pipeline process of memory access and error correction. A data holding unit that temporarily holds the data read from the memory unit and outputs the data to the error correction unit, and a memory address in which the data corrected by the error correction unit is stored. The error address holding unit and the memory address held in the error address holding unit after the memory access of the processor is completed, and the corrected data corrected by the error correction unit is written back to the memory unit. The present invention relates to a memory access control device including a return control unit.
【００１１】さらに本発明の第２発明は、プロセッサの
アクセスによってメモリから読み出されたデータの誤り
を訂正する誤り訂正部と、メモリアクセスと誤り訂正の
パイプライン処理のために、前記メモリから読み出され
たデータを一時的に保持し、前記誤り訂正部に向けて出
力するデータ保持部と、前記プロセッサによるメモリア
クセスの際に前記誤り訂正部からプロセッサに向けて出
力された全てのデータをアクセスアドレス順に記憶する
出力データ記憶部と、そのメモリアクセスの際に最初に
アクセスされたメモリアドレスを保持する先頭アドレス
保持部と、前記プロセッサによるメモリアクセス終了
後、前記先頭アドレス保持部から読み出したメモリアド
レスから順に前記出力データ記憶部中のデータを前記メ
モリに書き戻す書き戻し制御部とを備えたことを特徴と
するメモリアクセス制御装置に関する。A second invention of the present invention further comprises an error correction unit for correcting an error of data read from the memory by the access of the processor, and a read from the memory for pipeline processing of the memory access and the error correction. A data holding unit that temporarily holds the output data and outputs the data to the error correction unit, and accesses all data output from the error correction unit to the processor when the memory is accessed by the processor. An output data storage unit that stores the addresses in order, a head address holding unit that holds the memory address that was first accessed during the memory access, and a memory address that is read from the head address holding unit after the memory access by the processor is completed. Write back data in the output data storage unit to the memory in order from A memory access control apparatus characterized by comprising a control unit.
【００１２】[0012]
【作用】この装置は、メモリ部から読み出されたデータ
をデータ保持部に一時的に保持し、データの読み出しと
誤り訂正部の誤り訂正処理とをパイプライン処理により
行いアクセスを高速化する。この場合、訂正済みデータ
の同時書き戻しが不可能なため、そのデータのアドレス
を保持しておき、あるいは訂正済みのデータを記憶して
おき、プロセッサのメモリアクセス終了後、書き戻し処
理を行う。これによりメモリアクセスと誤り訂正が同時
進行し、従来のニブルモードのよりメモリアクセスの高
速化を図ることができる。In this device, the data read from the memory unit is temporarily held in the data holding unit, and the reading of the data and the error correction process of the error correction unit are performed by the pipeline process to speed up the access. In this case, since it is impossible to write back the corrected data at the same time, the address of the data is held or the corrected data is stored, and the writing back process is performed after the memory access of the processor is completed. As a result, the memory access and the error correction proceed at the same time, and the memory access can be made faster than in the conventional nibble mode.
【００１３】[0013]
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の第１発明のメモリアクセス制
御装置実施例を示すブロック図である。この装置におい
て、メモリ制御部１とメモリ部２及び誤り訂正部３の構
成は、従来装置と変わるところはない。ここで、本発明
の装置には、メモリ部２から読み出されたデータＲＤ
（２０）が一時的に保持されるデータ保持部６が設けら
れている。このデータ保持部６には、メモリ制御部１か
ら所定のタイミングで読み出されたデータをラッチする
ための指示信号ＤＬＴ（４００）が出力される。The present invention will be described in detail below with reference to the embodiments shown in the drawings. 1 is a block diagram showing an embodiment of a memory access control device of the first invention of the present invention. In this device, the configurations of the memory control unit 1, the memory unit 2 and the error correction unit 3 are the same as those of the conventional device. Here, in the device of the present invention, the data RD read from the memory unit 2 is
A data holding unit 6 for temporarily holding (20) is provided. An instruction signal DLT (400) for latching the data read from the memory control unit 1 at a predetermined timing is output to the data holding unit 6.
【００１４】メモリ制御部１からメモリ部２に向け出力
される各信号２００〜２０３は、すでに図２を用いて説
明した信号と同一の内容のものである。また、誤り訂正
部３からメモリ制御部１に向け出力される信号３００及
び３０１もすでに図２を用いて説明したものと同様の内
容のものである。さらに、プロセッサ５からメモリ制御
部１に向け出力される信号１０、１００、１０１、１０
２、１０３も図２において説明したものと同様の内容の
信号である。ここで、この発明においては、プロセッサ
５から出力されるアドレス信号１０が、誤りアドレス保
持部７に向け出力されるよう構成されている。この誤り
アドレス保持部７は、誤り訂正部３から出力される１ビ
ット誤り信号ＥＲＲ１（３００）が、ＮＯＲゲート８を
介して入力し、これによりアドレス信号１０をラッチす
る構成とされている。The signals 200 to 203 output from the memory control unit 1 to the memory unit 2 have the same contents as the signals already described with reference to FIG. Also, the signals 300 and 301 output from the error correction unit 3 to the memory control unit 1 have the same contents as those already described with reference to FIG. Further, signals 10, 100, 101, 10 output from the processor 5 to the memory control unit 1
2 and 103 are signals having the same contents as those described in FIG. Here, in the present invention, the address signal 10 output from the processor 5 is configured to be output to the error address holding unit 7. The error address holding unit 7 is configured to input the 1-bit error signal ERR1 (300) output from the error correction unit 3 via the NOR gate 8 and latch the address signal 10 accordingly.
【００１５】また、このアドレス信号は、プロセッサ５
から出力される読み出し信号ＥＲＡＲＤ（１０５）によ
って、プロセッサ５に読み出される構成とされている。
なお、ＮＯＲゲート８には、プロセッサ５から出力され
るメモリアクセスの要求信号ＭＲＥＱ２（１０１）が入
力するよう構成されている。また、プロセッサ５には、
プロセッサ５がメモリ部２のメモリアクセスを終了した
後、そのメモリアクセスによってデータ誤りが発見され
た場合、そのデータの書き戻しを請求する書き戻し制御
部９が設けられている。この書き戻し制御部９には、Ｎ
ＯＲゲート８の出力信号が入力する。ＮＯＲゲート８の
出力信号１０４は、１ビット誤りが発生したことを通知
する割込み信号ＩＮＴとされる。Further, this address signal is sent to the processor 5
A read signal ERARD (105) output from the processor 5 is read by the processor 5.
The NOR gate 8 is configured to receive the memory access request signal MREQ2 (101) output from the processor 5. In addition, the processor 5
After the processor 5 finishes the memory access of the memory unit 2, if a data error is found by the memory access, a write-back control unit 9 is provided for requesting the write-back of the data. The write-back control unit 9 has N
The output signal of the OR gate 8 is input. The output signal 104 of the NOR gate 8 is the interrupt signal INT which notifies that a 1-bit error has occurred.
【００１６】図６に、上記のような本発明の第１発明の
装置の動作を示すタイムチャートを図示した。図の
（ａ）から（ｄ）は、先に図３を用いて説明した（ａ）
から（ｄ）に示す内容の信号と同様で、（ａ）は、メモ
リ制御部１から出力されるメモリアドレスＭＡ（２０
０）。（ｂ）は、ローアドレス制御信号ＲＡＳ（２０
１）。（ｃ）は、コラムアドレス制御信号ＣＡＳ（２０
２）。（ｄ）は、メモリ２から読み出されたデータＲＤ
（２０）である。また、（ｅ）は、データＲＤ（２０）
をデータ保持部６に保持する指示信号ＤＬＴ（４００）
で、（ｆ）は、データ保持部６に保持されて、所定のタ
イミングで誤り訂正部３に向け出力されるデータＲＤＬ
（２２）である。さらに、誤り訂正部３でチェックさ
れ、あるいは訂正されたデータData（１１）を図６
（ｇ）に示し、正常応答信号ＤＴＡＣＫ（１０２）を図
６（ｈ）に示した。FIG. 6 is a time chart showing the operation of the apparatus of the first aspect of the present invention as described above. (A) to (d) of the figure have been described above with reference to FIG.
(A) is the same as the signal having the contents shown in (a) to (d).
0). (B) shows the row address control signal RAS (20
1). (C) shows the column address control signal CAS (20
2). (D) is data RD read from the memory 2
(20). Also, (e) is the data RD (20).
Signal DLT (400) for holding the data in the data holding unit 6
(F) is data RDL held in the data holding unit 6 and output to the error correction unit 3 at a predetermined timing.
(22). Further, the data Data (11) checked or corrected by the error correction unit 3 is shown in FIG.
6G, the normal response signal DTACK (102) is shown in FIG. 6 (h).
【００１７】また、図６（ｉ）は、誤り訂正部３から出
力される１ビット誤り通知用の信号ＥＲＲ１（３００）
で、（ｊ）はプロセッサ５からメモリ制御部１に向け出
力されるアドレス信号Address （１０）、さらに、
（ｋ）は、高速メモリリードアクセスを要求するための
信号ＭＲＥＱ２（１０１）、（ｌ）は、１ビット誤りが
発生したことをプロセッサ５に通知するための割り込み
信号ＩＮＴ（１０４）である。なお、以下の説明はいず
れもニブルモードによる高速アクセスを実行する動作で
ある。Further, FIG. 6 (i) shows a signal ERR1 (300) for 1-bit error notification output from the error correction unit 3.
Where (j) is the address signal Address (10) output from the processor 5 to the memory control unit 1,
(K) is a signal MREQ2 (101) for requesting high-speed memory read access, and (l) is an interrupt signal INT (104) for notifying the processor 5 that a 1-bit error has occurred. It should be noted that the following explanations are all about operations for executing high-speed access in the nibble mode.
【００１８】図６に示すように、まず、プロセッサ５か
ら予め先頭アドレスを示すアドレス信号ＭＡ（２００）
が（ｊ）に示すように出力され、同時に高速アクセスを
要求する信号ＭＲＥＱ２（１０１）が（ｋ）に示すよう
に出力される。これに従ってメモリ制御部１からメモリ
部２に向けメモリアドレスＭＡ（２００）が出力され
［図６（ａ）］、（ｂ）に示すように、ローアドレス制
御信号ＲＡＳ（２０１）が時刻Ｔ１に有効になる。その
後（ｃ）に示すように時刻Ｔ２にコラムアドレス制御信
号ＣＡＳ（２０２）が有効になり、時刻Ｔ３に（ｄ）に
示すようにメモリ２からデータＲＤ（２０）が読み出さ
れる。As shown in FIG. 6, first, the address signal MA (200) indicating the head address is given from the processor 5 in advance.
Is output as shown in (j), and at the same time, the signal MREQ2 (101) requesting high-speed access is output as shown in (k). In accordance with this, the memory control unit 1 outputs the memory address MA (200) to the memory unit 2, and the row address control signal RAS (201) is valid at time T1 as shown in [FIG. 6 (a)] and (b). become. After that, as shown in (c), the column address control signal CAS (202) becomes valid at time T2, and at time T3, the data RD (20) is read from the memory 2 as shown in (d).
【００１９】なお、（ｅ）に示すようにデータが読み出
された時刻Ｔ３からデータラッチ信号ＤＬＴ（４００）
が有効になり、これによってデータ保持部６がメモリ部
２から出力されたデータを保持する。そして、時刻Ｔ３
〜時刻Ｔ７の間は、データ保持部６の出力するデータＲ
ＤＬ（２２）が有効となり、これが、誤り訂正部３に向
け出力され、チェックあるいは誤り訂正を受ける。これ
は図６（ｇ）に示すようにプロセッサ５に対し、データ
Data（１１）となって出力される。このデータData（１
１）は、時刻Ｔ５〜時刻Ｔ７まで有効となり、その間図
６（ｈ）に示すように正常応答信号ＤＴＡＣＫ（１０
２）が有効となる。なお、このように時刻Ｔ１〜時刻Ｔ
３までが、最初のデータアクセスに使用される時間ｔＡ
とされ、時刻Ｔ３〜時刻Ｔ５までが誤り訂正のための時
間ｔＥとされる。As shown in (e), the data latch signal DLT (400) is started from time T3 when the data is read.
Becomes valid, whereby the data holding unit 6 holds the data output from the memory unit 2. And time T3
Between time T7 and time T7, the data R output from the data holding unit 6
DL (22) becomes valid, and this is output to the error correction unit 3 for checking or error correction. As shown in FIG.
It is output as Data (11). This data Data (1
1) is valid from time T5 to time T7, during which the normal response signal DTACK (10) as shown in FIG.
2) is effective. It should be noted that, in this way, time T1 to time T
Up to 3 is the time tA used for the first data access
Thus, the time from T3 to T5 is the time tE for error correction.
【００２０】一方、時刻Ｔ４においてコラムアドレス制
御信号ＣＡＳ（２０２）が無効となり［図６（ｃ）］、
時刻Ｔ５に再び有効となって、この時メモリ制御部１か
ら新たなメモリアドレスが出力される。これによって、
時刻Ｔ６にメモリ部２から次のデータが読み出され［図
６（ｆ）］、データラッチ信号ＤＬＴ（４００）が時刻
Ｔ７に無効となり、再び時刻Ｔ８に有効となるため、こ
の時読み出された信号が改めてデータ保持部６に保持さ
れる、従って、２番目以降のデータアクセス時間はは、
図に示す時間ｔＡ′となり、これは先に図５において示
したアクセス時間に比べて十分短縮化される。On the other hand, at time T4, the column address control signal CAS (202) becomes invalid [FIG. 6 (c)],
It becomes valid again at time T5, and a new memory address is output from the memory control unit 1 at this time. by this,
The next data is read from the memory unit 2 at time T6 [FIG. 6 (f)], and the data latch signal DLT (400) becomes invalid at time T7 and becomes valid again at time T8. Signal is stored in the data storage unit 6 again. Therefore, the data access time after the second data is
The time tA 'shown in the figure is reached, which is sufficiently shortened as compared with the access time shown in FIG.
【００２１】即ち、本発明においては、図６に示すよう
に、メモリ部２からのデータの読み出しと、誤り訂正部
３におけるデータの誤り訂正とをそれぞれタイミングを
ずらして同時進行させ、いわゆるパイプライン処理を行
うようにしたため、メモリアクセス時間にデータ誤り訂
正のための時間が含まれず、高速アクセスが可能となっ
ている。That is, according to the present invention, as shown in FIG. 6, the reading of data from the memory unit 2 and the error correction of the data in the error correction unit 3 are simultaneously performed at different timings, so-called pipeline. Since the processing is performed, the memory access time does not include the time for data error correction, and high speed access is possible.
【００２２】ところで、図６（ｉ）に示すように、時刻
Ｔ１２において読み出されたデータに１ビット誤りが発
生した場合、誤り訂正部３からその旨の信号ＥＲＲ１
（３００）が出力され、これが図１に示すＮＯＲゲート
８において反転されて、プロセッサ５に割り込み信号Ｉ
ＮＴ（１０４）として入力する［図６（ｌ）］。また、
同時にこの信号が誤りアドレス保持部７に向け出力さ
れ、この時メモリアクセスに使用されたアドレス信号
が、誤りアドレス保持部７に保持される。By the way, as shown in FIG. 6 (i), when a 1-bit error occurs in the data read at time T12, the error correcting unit 3 outputs a signal ERR1 indicating that error.
(300) is output, and this is inverted in the NOR gate 8 shown in FIG.
Input as NT (104) [Fig. 6 (l)]. Also,
At the same time, this signal is output to the error address holding unit 7, and the address signal used for memory access at this time is held in the error address holding unit 7.
【００２３】なお、このような１ビット誤りが発見され
た場合、従来は直ちにメモリ部２へそのデータの書き戻
しを行っていたが、本発明においてはパイプライン処理
を行っているために、このような書き戻しを行うことが
できない。従って、本発明の場合、プロセッサ５による
メモリ部２のアクセスが終了した後、適当な空き時間を
利用して、そのデータの書き戻し処理が行われる。この
書き戻しの処理のために、誤りの発生したデータのアド
レスを誤りアドレス保持部７に保持しておくのである。
通常、メモリアクセスの際に誤りが発生する率は極めて
低く、２以上の誤りが連続して発生する場合はほとんど
ない。従って、この第１発明の実施例においては、誤り
の発生したアドレスを誤りアドレス保持部７に一つだけ
保持するよう構成している。しかしながら、さらに信頼
性を向上させるためには、誤りアドレス保持部７は、例
えば先入れ先出しメモリにより構成し、２以上のアドレ
スを格納するようにすればよい。When such a 1-bit error is found, the data is immediately written back to the memory unit 2 in the prior art. However, in the present invention, the pipeline process is performed. It is not possible to write back like that. Therefore, in the case of the present invention, after the access of the memory unit 2 by the processor 5 is completed, the write-back processing of the data is performed by utilizing an appropriate free time. The address of the data in which an error has occurred is held in the error address holding unit 7 for this write-back process.
Normally, the rate of error occurrence during memory access is extremely low, and there is almost no case where two or more errors occur consecutively. Therefore, in this embodiment of the first invention, only one address in which an error has occurred is held in the error address holding unit 7. However, in order to further improve reliability, the error address holding unit 7 may be configured by, for example, a first-in first-out memory and store two or more addresses.
【００２４】次に、図１に示すプロセッサ５中の書き戻
し制御部９による書き戻し処理の動作説明を行う。書き
戻し処理自体は、図４においてすでに従来例で説明した
動作と全く同様の内容となる。まず、書き戻し制御部９
は、プロセッサ５のメモリアクセス中に、ＮＯＲゲート
８から出力される割り込み信号ＩＮＴを監視し、１ビッ
ト誤りが発生したか否かを記憶しておく。そして、メモ
リアクセス時誤りが発生しなかった場合には書き戻し処
理は行われず、誤りが発生した場合には、プロセッサ５
のメモリアクセス終了後、適当なタイミングでアドレス
読み出しのための信号ＥＲＡＲＤ（１０５）を、誤りア
ドレス保持部７に向け出力する。Next, the operation of the write-back processing by the write-back control unit 9 in the processor 5 shown in FIG. 1 will be described. The write-back process itself has exactly the same contents as the operation already described in the conventional example in FIG. First, the write-back control unit 9
Monitors the interrupt signal INT output from the NOR gate 8 during memory access of the processor 5 and stores whether or not a 1-bit error has occurred. If no error occurs during memory access, write-back processing is not performed, and if an error occurs, the processor 5
After the memory access is completed, the signal ERARD (105) for address reading is output to the error address holding unit 7 at an appropriate timing.
【００２５】これにより、該当するアドレス信号がプロ
セッサ５に読み出され、この信号がアドレス信号Addres
s （１０）としてメモリ制御部１に向け出力される。こ
の時同時に、通常アクセスのための要求ＭＲＥＱ１がメ
モリ制御部１に出力される。これによって、図４に示す
タイムチャートと同様にして、誤りの生じたアドレスか
らデータが読み出され、誤り訂正部３によって、そのデ
ータが訂正されてメモリ部２に書き戻される。なお、こ
の場合、データ保持部６は動作せず、メモリ部２から読
み出されたデータが誤り訂正部３にそのまま入力し、図
２で説明した従来装置と全く同様の構成の動作が実行さ
れることになる。As a result, the corresponding address signal is read by the processor 5, and this signal is added to the address signal Addres.
It is output to the memory control unit 1 as s (10). At the same time, a request MREQ1 for normal access is output to the memory control unit 1. As a result, similar to the time chart shown in FIG. 4, the data is read from the address in which the error has occurred, the error correction unit 3 corrects the data, and the data is written back to the memory unit 2. In this case, the data holding unit 6 does not operate, the data read from the memory unit 2 is input to the error correction unit 3 as it is, and the operation of the same configuration as that of the conventional device described in FIG. 2 is executed. Will be.
【００２６】図７に、本発明の第２発明のメモリアクセ
ス制御装置実施例ブロック図を示す。この装置は、図１
に示した装置と異なり、書き戻し制御部１７がプロセッ
サ１４からメモリ制御部１３の側に移されている。この
ほかにメモリ制御部１３には、プロセッサ１４のアクセ
スする先頭アドレスを保持しておくための先頭アドレス
保持部１８が設けられている。また、メモリ部２から出
力されるデータを保持するためのデータ保持部１６は、
図１に示すものと同様であるが、誤り訂正部３の出力す
るデータがプロセッサ１４に向け出力されるとともに、
出力データ記憶部１５に記憶されるように構成されてい
る。また、書き戻し制御部１７から出力データ記憶部１
５に対し、データ書き込みを指示するイネーブル信号Ｌ
Ｔ（５００）とデータ読み出しを指示するイネーブル信
号ＥＮ（５００）が入力するよう構成されている。その
他プロセッサ１４からメモリ制御部１３に向け出力され
る信号、メモリ制御部１３からメモリ部２に出力される
信号、誤り訂正部３からメモリ制御部１３に向け出力さ
れる信号等は図１に示したものと同様であり、重複する
説明を省略する。FIG. 7 shows a block diagram of a second embodiment of the memory access control device of the present invention. This device is shown in FIG.
Unlike the device shown in FIG. 6, the write-back control unit 17 is moved from the processor 14 to the memory control unit 13 side. In addition, the memory control unit 13 is provided with a head address holding unit 18 for holding a head address accessed by the processor 14. Further, the data holding unit 16 for holding the data output from the memory unit 2 is
Similar to that shown in FIG. 1, except that the data output from the error correction unit 3 is output to the processor 14 and
It is configured to be stored in the output data storage unit 15. In addition, the write-back control unit 17 outputs the output data storage unit 1
5, enable signal L for instructing data writing
T (500) and an enable signal EN (500) for instructing data reading are input. Other signals output from the processor 14 to the memory control unit 13, signals output from the memory control unit 13 to the memory unit 2, signals output from the error correction unit 3 to the memory control unit 13, and the like are shown in FIG. The description is the same as that described above, and a duplicate description will be omitted.
【００２７】図７に示す本発明の第２発明の装置は、次
のように動作する。図８は、本発明の第２発明の装置の
動作を示すタイムチャートである。図の（ａ）〜（ｈ）
に示す信号は、図６において説明した（ａ）〜（ｈ）に
示す信号と同様である。また、図８（ｉ）に示す信号Ｌ
Ｔ（５０１）は、メモリ制御部１３から出力され、先に
説明したように出力データ記憶部１５に対し、誤り訂正
部３からプロセッサ１４に向け出力されるデータのラッ
チを指示する信号である。図において、ローアドレス制
御信号ＲＡＳ（２０１）は、時刻Ｔ１に有効になり、コ
ラムアドレス制御信号ＣＡＳ（２０２）は、時刻Ｔ２に
有効になる。その後、コラムアドレス制御信号ＣＡＳ
（２０２）は、時刻Ｔ２、時刻Ｔ５…というタイミング
で有効になり、アドレス信号ＭＡ（２００）がインクリ
メントされて、高速アクセスが実行される［図８
（ａ）］。The apparatus of the second invention of the present invention shown in FIG. 7 operates as follows. FIG. 8 is a time chart showing the operation of the device of the second invention of the present invention. (A) to (h) in the figure
The signals shown in are the same as the signals shown in (a) to (h) described in FIG. In addition, the signal L shown in FIG.
T (501) is a signal output from the memory control unit 13 and instructing the output data storage unit 15 to latch the data output from the error correction unit 3 to the processor 14 as described above. In the figure, the row address control signal RAS (201) becomes effective at time T1, and the column address control signal CAS (202) becomes effective at time T2. After that, the column address control signal CAS
(202) becomes valid at the timings of time T2, time T5, ..., The address signal MA (200) is incremented, and high speed access is executed [FIG.
(A)].
【００２８】そして、（ｄ）に示すように、データＲＤ
（２０）が、時刻Ｔ３、時刻Ｔ６…のタイミングで読み
出される。図８の（ｅ）に示すデータラッチ信号ＤＬＴ
（４００）が有効になった時、そのデータがデータ保持
部１６にラッチされる。次に、図８（ｆ）に示すよう
に、データ保持部１６の出力するデータＲＤＬ（２２）
が時刻Ｔ３〜時刻Ｔ７の間有効になり、誤り訂正部３に
おいて、そのチェックあるいは誤り訂正が実行され、図
８（ｇ）に示すようにプロセッサ１４に対しデータが出
力される。同時に、正常応答信号ＤＴＡＣＫ（１０２）
が同一タイミングで有効となる。これらの動作はすでに
図１において説明した装置の動作と同様である。Then, as shown in (d), the data RD
(20) is read at the timing of time T3, time T6, .... Data latch signal DLT shown in (e) of FIG.
When (400) becomes valid, the data is latched in the data holding unit 16. Next, as shown in FIG. 8F, the data RDL (22) output from the data holding unit 16 is output.
Is valid from time T3 to time T7, the error correction unit 3 performs the check or error correction, and the data is output to the processor 14 as shown in FIG. At the same time, the normal response signal DTACK (102)
Are valid at the same timing. These operations are similar to those of the apparatus already described in FIG.
【００２９】なお、図７の第２発明の装置においては、
図８（ｉ）に示すように、正常応答信号ＤＴＡＣＫ（１
０２）が有効となった直後に、データラッチ信号ＬＴ
（５０１）によってプロセッサ１４に向け出力されるデ
ータが出力データ記憶部１５に記憶される。この出力デ
ータ記憶部１５は、この実施例では先入れ先出しメモリ
とされる。従って、図８（ｇ）（ｉ）に示すように、
、、…というようにデータが読み出されると、こ
れらのデータがすべて順に出力データ記憶部１５に格納
されることになる。このような動作は、プロセッサ１４
によるメモリ部２のアクセス動作が完了するまで続けら
れる。なお、この第２発明においては、データに誤りの
生じたアドレスの記憶は行われない。しかしながら、メ
モリ制御部１３に設けられた書き戻し制御部１７は、誤
り訂正部３の出力する信号ＥＲＲ１（３００）とＥＲＲ
２（３０１）を監視し、メモリアクセス中に誤りが発生
したか否かの認識を行う。そして、これらメモリアクセ
スの際のアクセス開始アドレスを図７の先頭アドレス保
持部１８に記憶しておく。図９に、そのようなメモリア
クセス終了後における第２発明の装置の書き戻し動作タ
イムチャートを示す。In the device of the second invention of FIG. 7,
As shown in FIG. 8 (i), the normal response signal DTACK (1
02) becomes valid immediately after the data latch signal LT
The data output to the processor 14 by (501) is stored in the output data storage unit 15. The output data storage unit 15 is a first-in first-out memory in this embodiment. Therefore, as shown in FIGS.
When the data is read out, such as ..., All of these data are stored in the output data storage unit 15 in order. Such an operation is performed by the processor 14
The operation is continued until the access operation of the memory section 2 is completed. In the second aspect of the invention, the address in which the data has an error is not stored. However, the write-back control unit 17 provided in the memory control unit 13 controls the signals ERR1 (300) and ERR output from the error correction unit 3.
2 (301) is monitored to recognize whether an error has occurred during memory access. Then, the access start addresses for these memory accesses are stored in the head address holding unit 18 of FIG. FIG. 9 shows a write-back operation time chart of the device of the second invention after the end of such memory access.
【００３０】なお、この第２発明においても、パイプラ
イン制御により、データ読み出しと同時の書き戻しがで
きないため、空き時間を利用しての書き戻しが実行され
る。図９に示すように、メモリ制御部１３から、その直
前の高速メモリリードアクセスの最後のサイクルにおい
て、時刻Ｔ１に再びそのアクセスの最初のアドレスが出
力され［図９（ａ）］、時刻Ｔ２において、ローアドレ
ス制御信号ＲＡＳ（２０１）が有効になると［図９
（ｂ）］、その後メモリ制御部１３からは、コラムアド
レス制御信号ＣＡＳ（２０２）がアドレスのインクリメ
ントの都度所定のタイミングで有効となるよう出力され
る［図９（ｃ）］。In the second aspect of the present invention as well, the pipeline control prevents the write-back from being performed at the same time as the data read. Therefore, the write-back is executed using the idle time. As shown in FIG. 9, in the last cycle of the high-speed memory read access immediately before that, the memory control unit 13 outputs the first address of the access again at time T1 [FIG. 9 (a)], and at time T2. , When the row address control signal RAS (201) becomes effective [Fig.
(B)], and thereafter, the column address control signal CAS (202) is output from the memory control unit 13 so as to be valid at a predetermined timing each time the address is incremented [FIG. 9 (c)].
【００３１】図９（ｄ）に示すように、時刻Ｔ２以降、
メモリ部２に対して書き込みイネーブル信号ＷＥ（２０
３）が有効になるよう出力される。そして出力データ記
憶部１５に対し、図９（ｇ）に示すように、イネーブル
信号ＥＮ（５００）が、時刻Ｔ４〜時刻Ｔ６の間出力さ
れ、同時にデータData（１１）が時刻Ｔ５〜時刻Ｔ６の
間、誤り訂正部３からメモリ部２に向け出力され有効と
なる［図９（ｆ）］。こうして、メモリ部２に対し、出
力データ記憶部１５に記憶されたデータが順次書き戻さ
れる。この動作は、先に高速メモリアクセスによりアク
セスされた全ての番地に対し実行される。こうして、誤
り訂正部３自体は動作せず、書き戻し処理が行われる。As shown in FIG. 9D, after time T2,
The write enable signal WE (20
3) is output so that it becomes valid. Then, as shown in FIG. 9G, the enable signal EN (500) is output to the output data storage unit 15 from time T4 to time T6, and at the same time, the data Data (11) is output from time T5 to time T6. During this period, it is output from the error correction unit 3 to the memory unit 2 and becomes valid [FIG. 9 (f)]. In this way, the data stored in the output data storage unit 15 is sequentially written back to the memory unit 2. This operation is executed for all the addresses previously accessed by the high speed memory access. In this way, the error correction unit 3 itself does not operate, and the write back process is performed.
【００３２】図１に示した第１発明と図７に示した第２
発明の動作を比較すると、図１に示した第１発明の場合
には、プロセッサ５によるメモリアクセス終了後、書き
戻し制御部９が書き戻し処理を開始する。この書き戻し
制御部９は、実際にはプロセッサ５の動作プログラムの
一部によって構成される。従って、書き戻し処理にはプ
ロセッサ５に負担がかかることになる。一方、図７に示
す第２発明の装置の場合、メモリ制御部１３の中に比較
的簡単な論理回路等で構成した書き戻し制御部１７を設
けることにより、プロセッサ１４のメモリ部２に対する
アクセス終了後、直ちに書き戻し処理が実行される。従
って、プロセッサ１４に対する負担を軽くすることがで
きる。The first invention shown in FIG. 1 and the second invention shown in FIG.
Comparing the operations of the invention, in the case of the first invention shown in FIG. 1, the write-back control unit 9 starts the write-back processing after the memory access by the processor 5 is completed. The write-back control unit 9 is actually composed of a part of the operation program of the processor 5. Therefore, the write-back process imposes a burden on the processor 5. On the other hand, in the case of the device of the second invention shown in FIG. 7, by providing the write-back controller 17 composed of a relatively simple logic circuit in the memory controller 13, the access termination of the processor 14 to the memory 2 is completed. After that, the write back process is immediately executed. Therefore, the burden on the processor 14 can be reduced.
【００３３】本発明は以上の実施例に限定されない。第
１発明のメモリアクセス装置実施例においては、誤りデ
ータが生じた誤りアドレスを記憶して、その書き戻しを
行うよう説明したが、プロセッサのメモリアクセス開始
時の先頭アドレスを記憶し、その先頭アドレスからプロ
セッサがアクセスを行った全てのアドレスに対し、従来
装置の通常のアクセスと同様の図４に示したような書き
戻し処理を実行するようにしてもよい。また、第２発明
の実施例においては、メモリアクセスによって読み出さ
れたデータ全てを出力データ記憶部１５に記憶し、メモ
リ部２に対し書き戻し処理を行うよう説明したが、誤り
データのみを出力データ記憶部に記憶すると共に、別途
そのアドレスを記憶し、該当するアドレスに誤りデータ
を書き込む処理を行うことによって書き戻し処理を実行
するようにしてもよい。The present invention is not limited to the above embodiments. In the embodiment of the memory access device of the first invention, the error address in which the error data is generated is stored and written back. However, the start address at the start of memory access of the processor is stored and the start address is stored. The write-back process as shown in FIG. 4 similar to the normal access of the conventional device may be executed for all the addresses accessed by the processor. In the embodiment of the second invention, it is described that all the data read by the memory access is stored in the output data storage unit 15 and the write back process is performed on the memory unit 2, but only the error data is output. The write-back process may be performed by storing the address in the data storage unit and separately storing the address and performing the process of writing the error data to the corresponding address.
【００３４】[0034]
【発明の効果】以上説明した本発明のメモリアクセス制
御装置によれば、メモリアクセスとデータの誤り訂正を
パイプライン化し、誤り訂正の時間だけアクセス時間の
短縮化を図るようにしたので、メモリアクセスのより一
層の高速化と演算処理の高速化を図ることができる。さ
らに誤りデータは、メモリ部アクセスの空き時間を利用
して書き戻すようにしたので、プロセッサの動作を妨げ
ることなくデータの信頼性向上を図ることができる。According to the memory access control apparatus of the present invention described above, the memory access and the error correction of data are pipelined so that the access time can be shortened by the error correction time. It is possible to further increase the processing speed and the calculation processing speed. Further, since the error data is written back by using the free time of the memory access, the reliability of the data can be improved without hindering the operation of the processor.
【図１】第１発明のメモリアクセス制御装置実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a memory access control device of the first invention.
【図２】従来のメモリアクセス制御装置のブロック図で
ある。FIG. 2 is a block diagram of a conventional memory access control device.
【図３】従来の通常のメモリリードアクセス動作のタイ
ムチャートである。FIG. 3 is a time chart of a conventional normal memory read access operation.
【図４】従来の１ビット誤りが発生したときの動作タイ
ムチャートである。FIG. 4 is an operation time chart when a conventional 1-bit error occurs.
【図５】従来の高速なメモリリードアクセス動作のタイ
ムチャートである。FIG. 5 is a time chart of a conventional high speed memory read access operation.
【図６】第１発明の装置の動作を示すタイムチャートで
ある。FIG. 6 is a time chart showing the operation of the device of the first invention.
【図７】第２発明のメモリアクセス制御装置実施例を示
すブロック図である。FIG. 7 is a block diagram showing an embodiment of a memory access control device of the second invention.
【図８】第２発明の装置の動作を示すタイムチャートで
ある。FIG. 8 is a time chart showing the operation of the device of the second invention.
【図９】第２発明の装置における書き戻し動作のタイム
チャートである。FIG. 9 is a time chart of a write back operation in the device of the second invention.
１ メモリ制御部 ２ メモリ部 ３ 誤り訂正部 ５ プロセッサ ６ データ保持部 ７ 誤りアドレス保持部 ９ 書き戻し制御部 1 Memory controller 2 memory section 3 Error correction section 5 processors 6 Data storage 7 Error address storage 9 Write-back control section
Claims (2)
から読み出されたデータの誤りを訂正する誤り訂正部
と、メモリアクセスと誤り訂正のパイプライン処理のた
めに、前記メモリ部から読み出されたデータを一時的に
保持し、前記誤り訂正部に向けて出力するデータ保持部
と、前記誤り訂正部により訂正されたデータが格納され
ていたメモリアドレスを保持する誤りアドレス保持部
と、前記プロセッサのメモリアクセス終了後、前記誤り
アドレス保持部に保持されたメモリアドレスをアクセス
して、前記誤り訂正部により訂正された訂正済みデータ
を前記メモリ部に書き戻す書き戻し制御部とを備えたこ
とを特徴とするメモリアクセス制御装置。1. An error correction unit that corrects an error of data read from a memory unit by access of a processor, and data read from the memory unit for pipeline processing of memory access and error correction. A data holding unit that holds the data temporarily and outputs it to the error correction unit, an error address holding unit that holds a memory address in which the data corrected by the error correction unit is stored, and a memory access of the processor And a write-back control unit for accessing the memory address held in the error address holding unit and writing back the corrected data corrected by the error correction unit to the memory unit after the end. Memory access control device.
ら読み出されたデータの誤りを訂正する誤り訂正部と、
メモリアクセスと誤り訂正のパイプライン処理のため
に、前記メモリから読み出されたデータを一時的に保持
し、前記誤り訂正部に向けて出力するデータ保持部と、
前記プロセッサによるメモリアクセスの際に前記誤り訂
正部からプロセッサに向けて出力された全てのデータを
アクセスアドレス順に記憶する出力データ記憶部と、そ
のメモリアクセスの際に最初にアクセスされたメモリア
ドレスを保持する先頭アドレス保持部と、前記プロセッ
サによるメモリアクセス終了後、前記先頭アドレス保持
部から読み出したメモリアドレスから順に前記出力デー
タ記憶部中のデータを前記メモリに書き戻す書き戻し制
御部とを備えたことを特徴とするメモリアクセス制御装
置。2. An error correction unit for correcting an error of data read from a memory by access of a processor,
A data holding unit that temporarily holds the data read from the memory and outputs the data to the error correction unit for pipeline processing of memory access and error correction;
An output data storage unit that stores all the data output from the error correction unit to the processor when the memory is accessed by the processor in the order of access addresses, and a memory address that is accessed first when the memory is accessed And a write-back control unit that writes back the data in the output data storage unit to the memory in order from the memory address read from the head address holding unit after the memory access by the processor is completed. And a memory access control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183009A JPH056313A (en) | 1991-06-27 | 1991-06-27 | Memory acceess control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183009A JPH056313A (en) | 1991-06-27 | 1991-06-27 | Memory acceess control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056313A true JPH056313A (en) | 1993-01-14 |
Family
ID=16128146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183009A Pending JPH056313A (en) | 1991-06-27 | 1991-06-27 | Memory acceess control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056313A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079444B2 (en) | 2004-02-26 | 2006-07-18 | Samsung Electronics Co., Ltd. | Memory system using simultaneous bi-directional input/output circuit on an address bus line |
| JP2011108306A (en) * | 2009-11-16 | 2011-06-02 | Sony Corp | Nonvolatile memory and memory system |
| JP2013250594A (en) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | Self-restoration memory circuit and restoration method thereof |
-
1991
- 1991-06-27 JP JP3183009A patent/JPH056313A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079444B2 (en) | 2004-02-26 | 2006-07-18 | Samsung Electronics Co., Ltd. | Memory system using simultaneous bi-directional input/output circuit on an address bus line |
| JP2011108306A (en) * | 2009-11-16 | 2011-06-02 | Sony Corp | Nonvolatile memory and memory system |
| US8683290B2 (en) | 2009-11-16 | 2014-03-25 | Sony Corporation | Save area for retaining corrected data |
| JP2013250594A (en) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | Self-restoration memory circuit and restoration method thereof |
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