JPH0559518B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度の集積回路に関し、とくに、
高密度の半導体メモリに好適であり、かつ、チツ
プ外部から供給される外部電源電圧が所定の値を
越えることにより該外部電源電圧の変化率より小
さな変化率の略安定な値を有する内部電圧を発生
する内部電圧発生回路と、この内部電圧を電源と
して動作する内部回路とをチツプ上に有する集積
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to high-density integrated circuits, and in particular:
Suitable for high-density semiconductor memories, and when the external power supply voltage supplied from outside the chip exceeds a predetermined value, the internal voltage has a substantially stable value with a rate of change smaller than the rate of change of the external power supply voltage. The present invention relates to an integrated circuit having, on a chip, an internal voltage generating circuit that generates an internal voltage and an internal circuit that operates using the internal voltage as a power source.

〔従来の技術〕[Conventional technology]

従来、半導体メモリの高集積化のために、特開
昭51−104276では、２種のゲート酸化膜厚と２種
のゲート領域表面濃度を組み合せた技術が提示さ
れている。また、特開昭50−119543には、メモリ
アレー部のSi表面を高濃度にイオン打ちこみする
ことによつて、メモリアレー部のトランジスタの
チヤネル長をより小にしたり、拡散層間隔をより
小にして集積度を向上させる技術が提示されてい
る。 Conventionally, in order to increase the degree of integration of semiconductor memories, Japanese Patent Application Laid-Open No. 104276/1983 has proposed a technique that combines two types of gate oxide film thicknesses and two types of gate region surface concentrations. In addition, Japanese Patent Application Laid-open No. 119543/1983 discloses that by implanting ions at high concentration into the Si surface of the memory array, the channel length of the transistor in the memory array can be made smaller and the distance between the diffusion layers can be made smaller. Techniques have been proposed to improve the degree of integration.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述の技術によつて、トランジスタ等の回路素
子の寸法を小さくした場合、これらの回路素子の
絶縁破壊に対する耐圧が小さくなつてしまう。 When the dimensions of circuit elements such as transistors are reduced using the above-described techniques, the withstand voltage of these circuit elements against dielectric breakdown becomes smaller.

一方ユーザの使いやすさからみれば、外部から
の印加電圧（メモリLSIのパツケージの電源ピン
に印加される電圧）は、メモリを構成するトラン
ジスタの寸法いかんによらず一定にしたいという
要望がある。したがつて外部からの印加電圧を下
げることは望ましくない。したがつて、上述の従
来技術によつては、高い外部電圧を用いることの
できる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路に
もあてはまる。 On the other hand, from the user's perspective, there is a desire to keep the externally applied voltage (voltage applied to the power supply pin of the memory LSI package) constant regardless of the dimensions of the transistors that make up the memory. Therefore, it is not desirable to lower the externally applied voltage. Therefore, with the above-mentioned conventional technology, it is not possible to realize a highly integrated memory that can use a high external voltage. This applies not only to memories but also to other integrated circuits.

したがつて、本発明の基本的技術課題は、高い
外部電圧を用いることができ、寸法が小さく、低
い動作電圧で動作する回路素子を内部に有する高
集積度の集積回路を提供することにある。 Therefore, the basic technical problem of the present invention is to provide a highly integrated circuit that can use a high external voltage, has small dimensions, and has internal circuit elements that operate at a low operating voltage. .

一方、特開昭54−43551号公報に記載されてい
るように、従来の技術では、内部電圧発生回路
は、外部電源電圧の変化率より小さな変化率の略
安定な値を有する内部電圧のみしか発生できない
構成となつていた。 On the other hand, as described in Japanese Unexamined Patent Application Publication No. 54-43551, in the conventional technology, the internal voltage generation circuit only generates an internal voltage that has a substantially stable value with a rate of change smaller than the rate of change of the external power supply voltage. The configuration was such that it could not occur.

一方、外部電源電圧の変化率より小さな変化率
の略安定な値を有する内部電圧を電源として動作
する内部回路の動作信頼性を試験するためには、
この試験の間にこの内部電圧より大きな値の電圧
を内部回路に印加する必要性が有ることが本発明
者の検討により明らかとされた。 On the other hand, in order to test the operational reliability of an internal circuit that operates using an internal voltage as a power source, which has a substantially stable value with a rate of change smaller than the rate of change of the external power supply voltage,
The inventor's study revealed that during this test, it was necessary to apply a voltage larger than this internal voltage to the internal circuit.

従つて、本発明の目的は、内部電圧発生回路の
出力である内部電圧を必要に応じて大きくするこ
とが可能な半導体集積回路を提供することにあ
る。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor integrated circuit capable of increasing an internal voltage, which is an output of an internal voltage generating circuit, as required.

〔課題を解決するための手段〕[Means to solve the problem]

上記基本的技術課題を達成するために、本発明
は、これらの回路素子に与える電源電圧又はこれ
らの回路によつて発生される信号電圧は、回路素
子の寸法を小さくしたことに伴なつて小さくする
こととしたものである。 In order to achieve the above basic technical problem, the present invention provides that the power supply voltage applied to these circuit elements or the signal voltage generated by these circuits can be reduced as the dimensions of the circuit elements are reduced. This is what we decided to do.

すなわち、本発明では、集積回路の次の特徴に
注目した。 That is, the present invention focuses on the following features of the integrated circuit.

(1) 一般に集積回路の内、外部入力端子に接続さ
れた回路素子の耐圧は高くなければならない。
この端子に外部から高い電圧が供給されても、
また、静電力が発生しても、この素子が破壊さ
れないようにするためである。したがつて、こ
の外部入力端子に接続された回路素子の寸法は
大きくすることが実際上必要である。(1) In general, circuit elements connected to external input terminals in an integrated circuit must have a high withstand voltage.
Even if a high voltage is supplied to this terminal from the outside,
This is also to prevent this element from being destroyed even if electrostatic force is generated. Therefore, it is actually necessary to increase the dimensions of the circuit elements connected to this external input terminal.

(2) 集積回路の内、内部の回路は前述のごとく、
寸法を小さくし、それにより耐圧が小さくなつ
ても破壊されないようにするために、それらへ
供給する電源電圧あるいはそれらにより発生さ
れる信号電圧の値を小さくすることが望まし
い。これらの点を考慮し、本発明では、大きな
振幅の信号に応答する第１の回路内の回路素子
は、耐圧が大きくなるように大きな寸法にて形
成するとともに、この回路の出力信号に応答す
る第２の回路の回路素子は、高集積化するため
に小さい寸法にて形成する。更に、高い、第１
の電源電圧が入力され、第２の回路にこの第１
の電源電圧より低い第２の電源電圧を供給する
ための、寸法の大きな回路素子からなる電源回
路を設け、第１の回路を第１の電源電圧が入力
され、第２の電源電圧に対応した大きさの電圧
を有する内部信号を発生するように構成する。
第２の回路は、第２の電源電圧が入力され、こ
の内部信号により起動され、第２の電源電圧に
対応した大きさの電圧を有する信号を出力する
ように構成される。本願で開示される発明の代
表的な実施形態は、チツプ外部から外部電源電
圧が供給されることにより、該外部電源電圧が
所定の値を越えることより該外部電源電圧の電
圧変化率より小さな電圧変化率の略安定な値を
有する内部電圧を発生する内部電圧発生回路
と、 上記内部電圧を電源として動作する内部回路
とをチツプ上に具備してなり、 上記内部電圧発生回路は、トランジスタを有
してなり、 該トランジスタの制御端子に印加される電圧
を変化させて、上記内部回路に供給される上記
内部電圧を上記略安定な値より大きな値に制御
せしめることを特徴とする。(2) As mentioned above, the internal circuit of an integrated circuit is
It is desirable to reduce the value of the power supply voltage supplied to them or the signal voltage generated by them in order to reduce their dimensions and thereby prevent them from being destroyed even if their withstand voltage is reduced. Taking these points into consideration, in the present invention, the circuit elements in the first circuit that respond to large amplitude signals are formed with large dimensions so as to have a large withstand voltage, and the circuit elements that respond to the output signal of this circuit are formed with large dimensions so as to have a large withstand voltage. The circuit elements of the second circuit are formed with small dimensions in order to achieve high integration. Furthermore, the highest
This first power supply voltage is input to the second circuit.
A power supply circuit consisting of circuit elements with large dimensions is provided for supplying a second power supply voltage lower than the power supply voltage of is configured to generate an internal signal having a voltage of magnitude.
The second circuit is configured to receive the second power supply voltage, be activated by this internal signal, and output a signal having a voltage corresponding to the second power supply voltage. In a typical embodiment of the invention disclosed in this application, an external power supply voltage is supplied from outside the chip, and when the external power supply voltage exceeds a predetermined value, the voltage change rate is smaller than the voltage change rate of the external power supply voltage. The chip includes an internal voltage generating circuit that generates an internal voltage having a substantially stable rate of change, and an internal circuit that operates using the internal voltage as a power source, and the internal voltage generating circuit includes a transistor. The internal voltage supplied to the internal circuit is controlled to a value larger than the substantially stable value by changing the voltage applied to the control terminal of the transistor.

〔作用〕[Effect]

上述のように構成した結果、第１、第２の回路
は、耐圧に関しての問題は解決でき、さらに、第
２の回路は、小さい寸法の回路素子で形成される
ために、また、集積回路全体の中では、第２の回
路が占める面積が大きいため、集積回路全体とし
てみたときに高集積化が図れる。 As a result of the above configuration, the problem regarding withstand voltage can be solved in the first and second circuits.Furthermore, since the second circuit is formed of circuit elements of small size, Since the second circuit occupies a large area, high integration can be achieved when looking at the integrated circuit as a whole.

本発明によれば、内部電圧発生回路のトランジ
スタの制御端子に印加される電圧を変化させて、
内部回路に供給される内部電圧を略安定な値より
大きな値に制御することができるので、内部電圧
発生回路の出力である内部電圧を必要に応じて大
きくすることが可能となり、内部回路の動作信頼
性を試験することが可能となる。 According to the present invention, by changing the voltage applied to the control terminal of the transistor of the internal voltage generation circuit,
Since the internal voltage supplied to the internal circuit can be controlled to a value larger than the approximately stable value, it is possible to increase the internal voltage, which is the output of the internal voltage generation circuit, as necessary, thereby improving the operation of the internal circuit. It becomes possible to test reliability.

本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。 Other objects and features of the invention will become apparent from the following examples.

〔実施例〕〔Example〕

以下、実施例に従がい本発明を説明する。 Hereinafter, the present invention will be explained according to Examples.

第１図は、本方式の概念を示すためのＰ型基板
１０からなるダイナミツクメモリ用のメモリチツ
プの断面図である。Ｎ型のモストランジスタ
（MOST）Q_pのゲート酸化膜t_px2はMOST，Q_nの
ゲート酸化膜t_px1より厚くされ、MOST，Q_pのド
レインD_pには、高いドレイン電圧、たとえば外
部電圧V_cc（たとえば5v）が供給され、MOST，
Q_nのドレインD_nには、この電圧V_ccが入力される
内部電源電圧発生回路３０（これは実際には、基
板１０内に形成されている）により、V_ccより低
い電圧V_DP（たとえば3.5V）が供給されている。 FIG. 1 is a sectional view of a memory chip for a dynamic memory comprising a P-type substrate 10 to illustrate the concept of this system. The gate oxide film t _px2 of the N-type MOS transistor (MOST) Q _p is made thicker than the gate oxide film t _px1 of the MOST, Q _n , and the drain D _p of the MOST, Q _p is connected to a high drain voltage, for example, an external voltage V. _cc (e.g. 5v) is supplied, MOST,
The drain D _{n of} Q _n is supplied with _a voltage V _DP (for example, 3.5V) is supplied.

外部電圧V_ccは、基板電圧発生回路２０に入力
され、ここで基板１０のバイアス電圧たとえば−
3Vを発生する。なお、回路２０は、基板１０の
外部に記載されているが、実際には基板１０の内
部に設けられている。通常メモリの集積度は、メ
モリアレーとそれを駆動する、あるいはそれから
出力される微少信号を増幅するセンスアンプ（図
示せず）などの、メモリアレーに直接接続されて
いる周辺回路（直接周辺回路）からなる第１の回
路部４０の集積度で決まる。したがつてこの部分
のMOST，Q_nの寸法は小さくしたい。この寸法
はMOST，Q_nの耐圧、あるいはホツトエレクト
ロン、基板電流などの関係から、一般に動作電圧
を低くすることによつて小にすることは可能であ
る。ここでは、MOST，Q_nのゲート酸化膜t_px1を
薄くし、ドレイン電圧V_ccより低い電圧V_DPとし、
チヤネル長を短かくしMOST，Q_nの寸法を小さ
くすることを実現している。勿論、ゲートG_nの
電圧の最大値も一般的にはV_DPにする必要があ
る。一方、その他の制御回路、つまり直接周辺回
路を制御する回路（間接周辺回路）からなる第２
の回路部５０は、チツプ全体に占めるその面積は
約10％であるから、特に寸法の小さなMOSTを
使う必要もない。むしろこの間接周辺回路は外部
の入力端子に接続されるから、静電破壊耐圧など
が十分高くなければならない。このためには一般
にここのMOST Q_pのゲート酸化膜t_px2を厚くし、
それに伴ない寸法（たとえばチヤネル長）の大き
なMOST Q_pを使う必要がある。ここでは、この
ゲート酸化膜t_px2をゲート酸化膜t_px1より厚くし、
チヤネル長を長くしたことに伴ない、Q_pのドレ
イン電圧を、Q_nのドレイン電圧V_DPより高いV_cc
とする。勿論ゲートG_pの電圧の最大値は一般的
にはV_ccとする。なお、Q_p，Q_nのソースS_p，S_nは
いずれもアース電圧に保持される。第１図のよう
に、高集積度に影響するメモリアレーと直接周辺
回路からなる第１の回路部４０のMOST Q_nの寸
法は小さくし、間隔周辺回路からなる第２の回路
部５０のMOST Q_pの寸法はより大きくするわけ
である。またこうすることによつて、チツプ外部
からの電源電圧（V_cc：たとえば5V）を動作電圧
とすることによつて、MOST，Q_pは動作可能と
なる。またQ_nは、V_ccをチツプ内で電圧変換し
て、より低い動作電圧（V_DP：たとえば3.5V）で
動作可能となる。一般に動作電圧を低くするほ
ど、それに応じてV_thも低くするのが高速という
点で望ましい。この点、MOSTの一般的特性か
らゲート酸化膜t_pxが小になればV_thも低くなるの
で、メモリの動作速度に大きな部分を占める第１
の回路部の動作速度を高速化できる。 The external voltage _Vcc is input to the substrate voltage generation circuit 20, where the bias voltage of the substrate 10, for example -
Generates 3V. Although the circuit 20 is shown outside the substrate 10, it is actually provided inside the substrate 10. Normally, the density of memory is determined by the memory array and peripheral circuits (direct peripheral circuits) that are directly connected to the memory array, such as sense amplifiers (not shown) that drive it or amplify the minute signals output from it. It is determined by the degree of integration of the first circuit section 40 consisting of. Therefore, we want to reduce the dimensions of MOST and Q _n in this part. This dimension can generally be reduced by lowering the operating voltage, depending on the withstand voltage of MOST, Q _n , hot electrons, substrate current, etc. Here, the gate oxide film t _px1 of MOST, Q _n is made thinner, and the voltage V _DP is lower than the drain voltage V _cc ,
By shortening the channel length, the dimensions of MOST and Q _n have been reduced. Of course, the maximum value of the voltage of the gate G _n also generally needs to be V _DP . On the other hand, there is a second control circuit consisting of other control circuits, that is, circuits that directly control peripheral circuits (indirect peripheral circuits).
Since the circuit section 50 occupies about 10% of the entire chip area, there is no need to use a particularly small MOST. Rather, since this indirect peripheral circuit is connected to an external input terminal, it must have a sufficiently high electrostatic breakdown voltage. For this purpose, the gate oxide film t _px2 of MOST Q _p here is generally made thicker, and
Accordingly, it is necessary to use MOST Q _p with a large dimension (for example, channel length). Here, this gate oxide film t _px2 is made thicker than the gate oxide film t _px1 ,
Due to the lengthening of the channel length, the drain voltage of Q _p is set to V _cc higher than the drain voltage of Q _n , V _DP .
shall be. Of course, the maximum value of the voltage of the gate G _p is generally set to V _cc . Note that the sources S _p and S _n of Q _p and Q _n are both held at ground voltage. As shown in FIG. 1, the MOST Q _n dimension of the first circuit section 40 consisting of a memory array and direct peripheral circuits, which affects high integration, is made small, and the MOST of the second circuit section 50 consisting of spaced peripheral circuits is made small. The dimension of Q _p is made larger. Also, by doing this, the MOST and _Qp can be operated by using the power supply voltage ( _Vcc : 5V, for example) from outside the chip as the operating voltage. Q _n also converts V _cc within the chip to enable operation at a lower operating voltage (V _DP : 3.5V, for example). In general, the lower the operating voltage is, the more desirable it is to lower V _th accordingly in terms of speed. In this regard, from the general characteristics of MOST, the smaller the gate oxide film _tpx , the lower _Vth .
The operating speed of the circuit section can be increased.

したがつて本方式は高速化という点でも都合が
よい。尚、用途に応じてイオン打込み技術によつ
てV_thを適宜調整できることは明らかである。 Therefore, this method is advantageous in terms of speeding up. Note that it is clear that V _th can be adjusted as appropriate by ion implantation technology depending on the application.

本方式は、１トランジスタ型メモリセルからな
る実際のダイナミツクＮ−MOSメモリに適用す
る場合、いくつかの考慮を払うことによつて、よ
り有効に使える。この一例を第２図に示す。これ
は折り返し型のデータ線を有するメモリである。
このメモリは、外部電源電圧V_cc（5V）を入力さ
れて、約−3Vの基板バイアス発生回路２０と、
外部電源電圧V_ccが入力されて、3.5Vの内部電源
電圧V_DPおよび約3Vの直流電圧V′を発生する内部
電源発生回路３０と、外部電源電圧V_ccと、外部
アドレスAi〜Aj，Ai′〜Aj′、外部制御信号が入
力され、内部アドレス信号a_i〜a_j，a_i′〜a_j′、内
部制御パルスφ₀，φ₁，φ₃，φ_x，φ_yを出力する間
接周辺回路５０と、電圧V_DP，V′、アドレス信号
a_i〜a_j，a_i′〜a_j′、制御パルスφ₀，φ₁，φ₃により
制御される、メモリアレーMAと直接周辺回路４
０とからなる。直接周辺回路には、Ｘデコーダ
XD，ＹデコーダYD、プリチヤージ回路PC、セ
ンスアンプSAとが含まれている。なお、第２図
において、回路５０Ａは、間接周辺回路５０の
内、ワード線駆動パルスを発生する部分を別に取
り出して示したものである。この回路５０Ａ内に
おいて、パルスφ′₁，φ′_xは、間接周辺回路５０内
にて発生される回路である。 This method can be used more effectively if some considerations are taken when applied to an actual dynamic N-MOS memory consisting of a one-transistor type memory cell. An example of this is shown in FIG. This is a memory with folded data lines.
This memory is supplied with an external power supply voltage _Vcc (5V), and has a substrate bias generation circuit 20 of about -3V.
An internal power supply generation circuit 30 receives an external power supply voltage _Vcc and generates an internal power supply voltage _VDP of 3.5V and a DC voltage V' of about 3V, an external power supply voltage _Vcc , and external addresses Ai to Aj, Ai. ′ to Aj′, external control signals are input, and internal address signals a _i to a _j , a _i ′ to a _j ′, internal control pulses φ ₀ , φ ₁ , φ ₃ , φ _x , φ _y are output. Peripheral circuit 50, voltages V _DP , V′, and address signals
Memory array MA and direct peripheral circuit 4 controlled by a _i ~ a _j , a _i ′ ~ a _j ′, control pulses φ ₀ , φ ₁ , φ ₃
Consists of 0. The direct peripheral circuit includes an X decoder
It includes XD, Y decoder YD, precharge circuit PC, and sense amplifier SA. Note that in FIG. 2, a circuit 50A is a separate portion of the indirect peripheral circuit 50 that generates word line drive pulses. In this circuit 50A, pulses φ' ₁ and φ' _x are generated in the indirect peripheral circuit 50.

ここで、間接周辺回路５０に入力される外部ア
ドレス信号、外部制御信号はいずれも、外部電源
電圧V_ccとアース電圧との間で変化する信号であ
る。この回路５０から出力されるパルスの内、
φ₁，a_i〜a_j，a_i′〜a_j′はいずれも内部電源電圧V_DP
とアース電位間で変化するパルスであり、パルス
φ₀は、プリチヤージ用トランジスタQ_p，_p，
Q_DP，Q_YO，Q_XO、しきい値をV_thとすると、V_DP＋
V_thより大きいレベルを取るパルスであり、パル
スφ₃は、トランジスタQ_A，_Aのしきい値だけ
V_DPより低いレベルを取るパルスである。また、
パルスφ_x，φ_yは約1.5V_DPのレベルを取るパルスで
ある。 Here, both the external address signal and the external control signal input to the indirect peripheral circuit 50 are signals that change between the external power supply voltage V _cc and the ground voltage. Of the pulses output from this circuit 50,
φ ₁ , a _i ~ a _j , a _i ′ ~ a _j ′ are all internal power supply voltages V _DP
The pulse φ ₀ is a pulse that changes between the precharge transistors Q _p , _p ,
Q _DP , Q _YO , Q _XO , threshold value V _th , V _DP +
It is a pulse that takes a level higher than V _th , and pulse φ ₃ is equal to the threshold value of transistors Q _A and _A.
This is a pulse that takes a level lower than V _DP . Also,
Pulses φ _x and φ _y are pulses that take a level of approximately 1.5V _DP .

本回路の動作は以下の通りである。 The operation of this circuit is as follows.

メモリアレーMA内の選択されたメモリセル
MCから記憶情報に応じてデータ線に現われる
読み出し信号電圧は、ダミーセルDCからデータ
線Ｄに現われる参照電圧を用いてセンスアンプ
SAにより情報“１”、“０”と判定されるわけだ
が、その過程は下記となる。すなわち、各データ
線対Ｄ，は、プリチヤージ信号φ₀によつてV_DP
（＜V_cc）にプリチヤージされた後、φ₀はオフと
なり、Ｄ，はV_DPに保持される。このプリチヤ
ージ信号φ₀の振幅は、データ線プリチヤージ回
路PC中のMOST Q_p，_pのV_thのばらつきの影
響を受けて、Ｄ，のプリチヤージレベルが不平
衡になる（これは読み出し時に等価的雑音とな
る）のを防ぐためにV_DPよりも十分大きい（＞
V_DP＋V_th）振幅であればよい。次にQ_CLによりプ
リチヤージ時にOVにクリヤされた選択ワード線
Ｗ上のメモリセルMCを読み出すために、ワード
起動パルスφ_x′（振幅は外部電源電圧V_cc）がワ
ード電圧発生回路WGに印加される。この時デコ
ーダXDはすでにアドレスa_i〜a_jによつて選択さ
れているから、ワードドライバMOST Q_XSのゲ
ートは高レベルに保持されている、すなわちQ_XS
はオンになつている。ワード電圧発生回路WG
は、パルスφ_x′を受けて、振幅V_DPのパルスφ_xを
出力するもので、その出力φ_xは、W′からそのま
まＷに伝わる。この場合、目的に応じて、例えば
MCからへの読み出し電圧を大にするためにＷ
への印加電圧を大にするために、ブートストラツ
プ容量C_Bを介してφ₁（振幅V_DP）を印加すること
も行われる。昇圧回路VUは、パルスφ₁′（振幅
V_cc）を受けてパルスφ₁を出力するものである。
この場合の昇圧電圧は、C_BとW′とＷの和の寄生
容量とφ₁の振幅で決まるが、0.5V_DP程度は可能で
ある。したがつてＷには1.5V_DP程度の振幅のパル
スが生ずる。同時に第２図では省略したが、ほぼ
同種の回路によつてダミーワード線DWにも
1.5V_DPのパルス電圧が生ずる。これらによつて、
記憶容量C_sに保持されていた情報に応じた記憶電
圧は、C_sとデータ線容量との関係で決まる微小電
圧となつてに現われる。 Selected memory cell in memory array MA
The read signal voltage that appears on the data line according to the stored information from the MC is transferred to the sense amplifier using the reference voltage that appears on the data line D from the dummy cell DC.
SA determines that the information is "1" or "0", and the process is as follows. That is, each data line pair D is set to V _DP by the precharge signal φ ₀
After being precharged to (< _Vcc ), _φ0 is turned off and D, is held at _VDP . The amplitude of this precharge signal φ ₀ is affected by the variation in V _th of MOST Q _p , _p in the data line precharge circuit PC, and the precharge level of D becomes unbalanced (this is equivalent to V _DP is sufficiently larger (>
V _DP +V _th ) amplitude is sufficient. Next, in order to read the memory cell MC on the selected word line W that was cleared to OV during precharge by Q _CL , a word activation pulse φ _x ′ (amplitude is external power supply voltage V _cc ) is applied to the word voltage generation circuit WG. Ru. Since the decoder XD has already been selected by the addresses a _i to _{a j} at this time, the gate of the word driver MOST _Q
is on. Word voltage generation circuit WG
receives the pulse φ _x ′ and outputs the pulse φ _x of amplitude V _DP , and the output φ _x is directly transmitted from W′ to W. In this case, depending on the purpose, for example
W to increase the read voltage from MC
In order to increase the voltage applied to the capacitor, φ ₁ (amplitude V _DP ) is also applied via the bootstrap capacitor C _B . The booster circuit VU has a pulse φ ₁ ′ (amplitude
_Vcc ) and outputs a pulse _φ1 .
The boosted voltage in this case is determined by the parasitic capacitance of the sum of C _B , W', and W and the amplitude of φ ₁ , but approximately 0.5 V _DP is possible. Therefore, a pulse with an amplitude of about 1.5V _DP is generated at W. At the same time, although omitted in Figure 2, almost the same type of circuit is also used for the dummy word line DW.
A pulse voltage of 1.5V _DP is generated. By these,
The storage voltage corresponding to the information held in the storage capacitor C _s appears as a minute voltage determined by the relationship between C _s and the data line capacitance.

一方、Ｄには記憶情報に対応してＤに現われた
信号電圧の中間レベル（参照電圧）が、常に現わ
れ、これらが、センスアンプSAで増幅されるわ
けである。尚増幅は、プリチヤージに、データ線
Ｄ，からプリチヤージされてV_DP−V_th（ここで
V_thはQ_A，_AのV_th）になつているφ₃をOVにす
ることによつて行われる。このようにして増幅さ
れたＤ，の差動信号は、所定のＹデコーダYD
がアドレスa_i′〜a_j′によつて選択され（したがつ
てQ_YSのゲート電圧が高レベル）、φ_y（振幅は〜
1.5V_DP）が印加されることによつて、各データ対
線に共通な信号線Ｉ／Ｏ，に出力されてデ
ータ出力となる。 On the other hand, an intermediate level (reference voltage) of the signal voltage appearing at D corresponding to the stored information always appears at D, and these are amplified by the sense amplifier SA. Note that the amplification is precharged from the data line D, and V _DP −V _th (here
V _th is done by changing φ ₃ which is Q _A , V _th of _A ) to OV. The differential signal D, amplified in this way, is sent to a predetermined Y decoder YD.
is selected by the addresses a _i ′ to a _j ′ (therefore, the gate voltage of Q _YS is at a high level), and φ _y (the amplitude is ~
1.5V _DP ) is applied to the signal line I/O, which is common to each data pair line, and becomes a data output.

さて通常のメモリでは、前述したように、V_cc
を5Vに維持したままで、高集積化していく、つ
まりMCを小にしていくと、当然耐圧が問題とな
つてくるわけだが、本発明のように、集積度に直
接的に関係するメモリセルMC、ダミーセルDC
と、MCとほぼ同じピツチでレイアウトされる直
接周辺回路ならびにMOST（例えば、SA，PC，
XD，YD，Q_XS，Q_YS，Q_D，_D，DC，Q_CL）の動
作電圧を下げれば、これらは耐圧の問題がなくな
るため、小さい寸法の素子（MOST、コンデン
サ、抵抗）を用いて小さな面積にレイアウトでき
ることになる。また一方、間接周辺回路の面積
は、全体のチツプ面積からみて、占める割合は小
さいから、高い動作電圧でも安定に動作するよう
により大きい寸法の素子を用いることができる。
すなわち外部からみて高電圧で動作する高集積メ
モリが可能となる。 Now, in normal memory, as mentioned above, V _cc
As we increase the integration density while maintaining the voltage at 5V, that is, as we reduce the MC, voltage resistance naturally becomes an issue, but as in the present invention, memory cells that are directly related to the integration level become a problem. MC, dummy cell DC
, direct peripheral circuits and MOST (e.g. SA, PC,
By lowering _the operating voltage _{of XD} , _YD , _Q This means that the layout can be done in a small area. On the other hand, since the area of the indirect peripheral circuit occupies a small proportion of the total chip area, larger sized elements can be used to ensure stable operation even at high operating voltages.
In other words, it becomes possible to create a highly integrated memory that operates at a high voltage when viewed from the outside.

次に寸法を小にするための具体例を以下に列挙
する。 Next, specific examples for reducing dimensions are listed below.

酸化膜を選択的にうすくする；一般に
MOSTのゲート酸化膜厚が小になるほど小さ
いチヤネル長Ｌでも正常なトランジスタ特性を
示す。したがつてチヤネル長を小にして、小さ
な面積でレイアウトするには、ゲート酸化膜を
小にする必要がある。しかし前述したように、
耐圧（ドレイン・ソース間）が低下する。した
がつて本発明のように、それぞれのチヤネル長
Ｌに応じて動作電圧を使いわけることが重要で
ある。またMOS LSIでは、このうすい酸化膜
をコンデンサとして用いることがよく行われる
（第２図のC_B，C_Sなど）。この場合にも、うす
いゲート酸化膜を用いれば小さい面積で大きな
値のコンデンサも作れるので、このようなコン
デンサを低電圧動作する個所に使うことができ
る。したがつてうすい酸化膜がメモリアレーや
直接周辺回路部で用いられるということは高集
積化にとつて本質的に重要である。 Selectively thin the oxide film; generally
As the gate oxide film thickness of the MOST becomes smaller, normal transistor characteristics are exhibited even with a smaller channel length L. Therefore, in order to reduce the channel length and layout in a small area, it is necessary to reduce the size of the gate oxide film. However, as mentioned above,
Breakdown voltage (drain-source) decreases. Therefore, as in the present invention, it is important to use different operating voltages depending on the respective channel lengths L. Furthermore, in MOS LSI, this thin oxide film is often used as a capacitor (such as C _B and C _S in Figure 2). In this case as well, if a thin gate oxide film is used, a capacitor with a large value can be made in a small area, so such a capacitor can be used in a place that operates at a low voltage. Therefore, the use of thin oxide films in memory arrays and direct peripheral circuits is essential for higher integration.

ゲート酸化膜の小なるMOSTのＬとV_thをよ
り小にする； うすい酸化膜が選択的に使えることにより、
MOSTの一般的な特性から明らかなように、
ＬやV_thが小にできる。だから、この可能性を
積極的に用いることによつて、速度を低下させ
ずに高集積化が可能である。なぜなら、うすい
酸化膜の領域は動作電圧が低いわけで、このま
までは低速動作しかしないことになるが、幸い
なことにこの領域ではＬやV_thを小にできる。
このＬやV_thを積極的に小にすることは、高速
動作をさせることにつながるからである。 Small gate oxide film makes MOST L and V _th smaller; by selectively using a thin oxide film,
As is clear from the general characteristics of MOST,
L and V _th can be made small. Therefore, by actively utilizing this possibility, high integration is possible without reducing speed. This is because the operating voltage is low in the thin oxide film region, and if left as is, the device will only operate at low speed, but fortunately, L and V _th can be made small in this region.
This is because actively reducing L and V _th leads to high-speed operation.

低電圧で動作させる領域では素子分離はより
容易にできる。したがつてこの分だけ素子分離
幅は小にできる。つまり高集積化が可能であ
る。あるいは、素子分離特性に寄与する層間膜
厚をうすくできる。したがつてこの分だけ平坦
化され、配線（例えばAl）の断線が少なくな
り高歩留りになる。 Element isolation can be more easily achieved in a region operated at low voltage. Therefore, the element isolation width can be reduced by this amount. In other words, high integration is possible. Alternatively, the interlayer film thickness that contributes to element isolation characteristics can be reduced. Therefore, the surface is planarized by this amount, and the number of disconnections in the wiring (for example, Al) is reduced, resulting in a high yield.

すなわち、第６図に示すように、２個の
MOST Q_n1，Q_n2の上部を例えばAl配線WAが
走つていて、それに高電圧が印加されていると
する。また一方のMOSTのドレインD_n1に高電
圧が、他のMOSTのソースS_n2に低電圧が印加
されているとする。Q_n1とQ_n2を電気的に分離
できる素子分離幅L_pは、WAに印加される電圧
V_DP、膜間膜厚t_DPに依存し、一般にはV_DPが小
なるほど、t_pp大なるほど、L_pは小にできる。
したがつてt_pp一定のもとで本発明を採用すれ
ばV_DPは小であるから、L_pは小にでき、高集積
化できる。またL_p一定のもとではt_ppを小にで
きるから、段差の少ない断面にできる。したが
つてAlの断線は少なくでき、高歩留りとなる。 In other words, as shown in Figure 6, two
Assume that, for example, an Al wiring WA runs over MOST Q _n1 and Q _n2 , and a high voltage is applied to it. It is also assumed that a high voltage is applied to the drain D _n1 of one MOST, and a low voltage is applied to the source S _n2 of the other MOST. The element isolation width L _p that can electrically separate Q _n1 and Q _n2 is the voltage applied to WA.
V _DP depends on the intermembrane thickness t _DP , and in general, the smaller V _DP and the larger t _pp , the smaller L _p can be.
Therefore, if the present invention is employed with t _pp constant, V _DP is small, L _p can be made small, and high integration is possible. Furthermore, since t _pp can be made small when L _p is constant, a cross section with fewer steps can be created. Therefore, disconnection of Al can be reduced, resulting in a high yield.

上記方式の利点をさらに強調するために、メ
モリアレーならびに直接周辺回路の主要部の拡
散層の深さx_jを間接周辺回路部のそれよりも小
にする。すなわちx_jが小なる方が、小さい寸法
のMOSTが使えるからである。 In order to further emphasize the advantages of the above method, the depth x _j of the diffusion layer in the main part of the memory array and the direct peripheral circuit is made smaller than that in the indirect peripheral circuit part. In other words, the smaller x _j is, the smaller the MOST can be used.

尚、あきらかなように、動作状態を考慮するこ
とにより、場合によつては、直接周辺回路内の素
子寸法も選択的に大きくして使うことも考えられ
る。たとえばQ_CLなどはそのドレイン・ソース間
に1.5V_DPの高電圧が加わるから、大きな寸法の
MOSTを使うなどの工夫も必要である。 As is obvious, depending on the case, it may be possible to selectively increase the dimensions of elements in the direct peripheral circuit by considering the operating state. For example, Q _CL has a high voltage of 1.5V _DP applied between its drain and source, so it can be used with large dimensions.
It is also necessary to take measures such as using MOST.

また、センスアンプSAでは、Q_A，_Aを余り
小さくしすぎると製造バラツキにより、これらの
しきい値が一致しないことがあり、メモリセル読
出しノイズとなるので、Q_A，_Aの寸法は選択的
に大きくすることが必要である。 In addition, in the sense amplifier SA, if Q _A and _A are made too small, these threshold values may not match due to manufacturing variations, resulting in memory cell read noise, so the dimensions of Q _A and _A are selective. It is necessary to increase the size.

なお、第２図のメモリにおける具体的寸法例は
第７図のとおりである。これらの各種寸法の組み
合せは、用途に応じて選ぶことは可能である。た
とえば、x_jやt_ppは本図のようにして２種にした方
が本発明の利点が最大限活かせるが、製造のしや
すから、１種にすることも可能である。 Incidentally, a specific example of the dimensions of the memory shown in FIG. 2 is as shown in FIG. 7. Combinations of these various dimensions can be selected depending on the application. For example, the advantages of the present invention can be maximized by using two types of x _j and t _pp as shown in this figure, but it is also possible to use only one type for ease of manufacturing.

また第３図は、第２図のワード電圧発生回路
WGと電圧昇圧回路VUの回路構成を示す。WG
とVUはいずれもテプレツシヨン型のＮチヤンネ
ルMOST（V_th＝−3.5V）Q_DNと、このMOSTの
ソース電圧を電源電圧とする、従来のパルス発生
回路PGとからなる。入力パルス電圧φ_x′，φ₁′の
振幅はV_ccであるが、デプレツシヨンMOST，
Q_DNによつてａ点の電圧が＋3.5Vに保持される。
ワード電圧発生回路WG内のパルス発生回路PG
は、入力パルスφ_x′の立上がりに応答して、電圧
V_DP（＝3.5V）のパルスφ_xを出力する。さらに、
その後電圧昇圧回路VU内のパルス発生回路PG
は、入力パルスφ₁′（振幅V_cc）の立上がりに応答
して電圧V_DPのパルスφ₁を出力する。この結果、
線W′はキヤパシタンスC_Bの作用により昇圧され
て〜1.5V_DPとなる（第４図）。回路PGの出力電圧
は、V_ccを変化（たとえば５→8V）にしても、
MOST Q_DNのV_thによつて一義的に決まる（第５
図）から、ほぼ一定である。このことは、V_ccを
過大にしても、メモリアレーMAや直接周辺に多
用されている微細MOSTを破壊から守るととも
に、外部電源電圧V_ccの変動によるメモリセルの
読み出し時間、書き込み時間等の特性変動を軽減
できることを意味する。 In addition, Figure 3 shows the word voltage generation circuit of Figure 2.
The circuit configuration of WG and voltage booster circuit VU is shown. WG
and VU both consist of a trepression type N-channel MOST (V _th =-3.5V) Q _DN and a conventional pulse generation circuit PG that uses the source voltage of this MOST as the power supply voltage. The amplitudes of the input pulse voltages φ _x ′ and φ ₁ ′ are V _cc , but the depletion MOST,
_QDN keeps the voltage at point a at +3.5V.
Pulse generation circuit PG in word voltage generation circuit WG
increases the voltage in response to the rising edge of the input pulse φ _x ′
Outputs a pulse φ _x of V _DP (=3.5V). moreover,
After that, the pulse generation circuit PG in the voltage booster circuit VU
outputs a pulse φ ₁ of voltage V _DP in response to the rise of input pulse φ ₁ ′ (amplitude V _cc ). As a result,
Line W' is boosted to ~1.5V _DP by the action of capacitance C _B (Figure 4). The output voltage of the circuit _PG is
Uniquely determined by V _th of MOST Q _DN (5th
(Figure), it is almost constant. This protects the memory array MA and the micro MOSTs that are often used directly around it from being destroyed even if V _cc is set too high, and also reduces the characteristics of memory cells such as read time and write time due to fluctuations in the external power supply voltage V _cc . This means that fluctuations can be reduced.

なお、第３図に示した回路WG，VUのごとく、
Ｄ型NMOSとパルス発生回路を用いて、外部電
圧V_ccに等しい振幅を有する入力パルスに応答し
てこれより小さい電圧V_DPに等しい振幅を発生す
る方法はこれらの回路WG，VUに限られず、間
接周辺回路５０にも用いられる。 In addition, like the circuits WG and VU shown in Figure 3,
The method of generating an amplitude equal to a smaller voltage V _DP in response to an input pulse having an amplitude equal to an external voltage V _cc using a D-type NMOS and a pulse generation circuit is not limited to these circuits WG and VU. It is also used in the indirect peripheral circuit 50.

第３図に示した、トランジスタQ_DNはV_cc電源
を受けてV_DP電圧を出力しているので、内部電源
電圧発生回路３０もこのトランジスタを用いて構
成できる。つまり、V_DPを発生する部分には第３
図のようにドレイン、ゲートにそれぞれV_cc、ア
ース電位が印加されるV_th＝−3.5Vのデプレツシ
ヨン型トランジスタを用いれば、そのソースから
内部電源電圧V_DPを得ることができる。すなわ
ち、外部電源電圧V_ccが約3.5V以上では、内部電
源電圧V_DPは約3.5Vの安定化された定電圧とな
る。さらに、V′を発生する部分には同じ構成の
トランジスタのソースに、エンハンス型のトラン
ジスタのドレインとゲートを接続し、このトラン
ジスタのしきい値を0.5Vにすれば、このトラン
ジスタのソースから、電源電圧V′を得ることが
できる。 Since the transistor Q _DN shown in FIG. 3 receives the V _cc power supply and outputs the V _DP voltage, the internal power supply voltage generation circuit 30 can also be configured using this transistor. In other words, the part that generates V _DP has a third
As shown in the figure, if a depletion type transistor with V _th =-3.5V to which V _cc and ground potential are applied to the drain and gate, respectively, is used, the internal power supply voltage V _DP can be obtained from its source. That is, when the external power supply voltage V _cc is approximately 3.5V or higher, the internal power supply voltage V _DP becomes a stabilized constant voltage of approximately 3.5V. Furthermore, if you connect the drain and gate of an enhanced transistor to the source of a transistor with the same configuration as the part that generates V′, and set the threshold of this transistor to 0.5V, the power source will be generated from the source of this transistor. The voltage V′ can be obtained.

次に低電圧に変換された電源電圧の印加方式に
ついて具体的を述べる。 Next, the method of applying the power supply voltage converted to a low voltage will be specifically described.

第８図は、チツプ内の間接周辺回路のすべて
（PG１，PG２など）に、共通の電圧コンバータ
３０からの電圧V_DPを供給する方式である。これ
らPGからの出力パルスが第２図のφ₁′，φ_x′，φ₃，
a_i〜a_j，a_i′〜a_j′などになる。この場合３０が電
流供給能力が十分あれば、間接周辺回路を構成す
る各パルス発生回路がそれぞれの負荷容量C₁，
C₂，C₃を駆動したとしても、V_DPの電源変動は特
に問題はない。しかし３０の電流供給能力が小さ
ければ、各パルス発生回路PGが動作する毎に
V_DPは変動し、この変動は電源線容量C_DPが大き
ければ長時間持続する。すなわち、複数のPGは
相互にV_DPの変動という形で干渉しあい、各PG
からは理想的なパルス波形が得られなくなる。こ
の欠点を解決したのが第９図である。各PG毎に
電圧コンバータをつけるので上記欠点はなくな
る。実は、第３図がその具体的実施例だつたわけ
である。 FIG. 8 shows a system in which a voltage V _DP from a common voltage converter 30 is supplied to all indirect peripheral circuits (PG1, PG2, etc.) in the chip. The output pulses from these PGs are φ ₁ ′, φ _x ′, φ ₃ ,
a _i ~ a _j , a _i ′ ~ a _j ′, etc. In this case, if 30 has sufficient current supply capacity, each pulse generation circuit configuring the indirect peripheral circuit has its own load capacitance C ₁ ,
Even if C ₂ and C ₃ are driven, there is no particular problem with power fluctuations in V _DP . However, if the current supply capacity of 30 is small, each time each pulse generation circuit PG operates
V _DP fluctuates, and this fluctuation lasts for a long time if the power line capacitance C _DP is large. In other words, multiple PGs interfere with each other in the form of V _DP fluctuations, and each PG
Therefore, an ideal pulse waveform cannot be obtained. FIG. 9 shows a solution to this drawback. Since a voltage converter is attached to each PG, the above drawbacks are eliminated. In fact, FIG. 3 is a concrete example of this.

第１０図は、低電圧の出力パルスを必要とする
PGとそうでないPGを混在して使う場合の印加方
式である。たとえば、PG１あるいはPG４の出力
パルスは、前述したように、低電圧パルスを必要
とする直接周辺回路あるいはメモリアレーに印加
される。 Figure 10 requires a low voltage output pulse
This is an application method when using a mixture of PG and non-PG. For example, the output pulses of PG1 or PG4 can be applied directly to peripheral circuits or memory arrays that require low voltage pulses, as described above.

第１１図は、第８図の欠点であるV_DPを介する
相互干渉を少くする他の一実施例である。間接周
辺回路を構成する各PGを分類すると、ある特定
の複数のPGがある時間帯にのみ動作し、他の複
数のPGは異なつた時間帯にのみ動作するという
ように、動作する時間帯に応じて複数のPG群に
分類できる。たとえば、アドレスマルチプレクス
方式のダイナミツクメモリなどのように、２個の
外部印加クロツクφ₁，φ₂のそれぞれに対応して
動作する２個のPG群がチツプ内部に存在するわ
けで、この場合、電圧コンバータは、φ₁，φ₂毎
に用いれば、V_DPを介して、φ₁とφ₂に関係する
PG間の干渉はなくなる。あるいは、第１２図の
ように、入力信号φがONの場合に動作するPG，
PG１，PG２，PG３、…とOFFの場合に動作す
るPG，PG１′，PG２′，PG３′、…とに分けて、
すなわちφの論理状態に対応して動作する２種の
PG群に分けて、それぞれに電圧コンバータ３０
を接続する方法も考えられる。ここでダイナミツ
クメモリの例をとると、φがONの場合は、メモ
リ動作をさせる時間帯に、またOFFの場合はプ
リチヤージ動作をさせる時間帯に対応する。 FIG. 11 shows another embodiment that reduces mutual interference via V _DP , which is a drawback of FIG. 8. If we classify the PGs that make up the indirect peripheral circuit, we can see that certain PGs operate only at certain times, while other PGs operate only at different times. It can be classified into multiple PG groups depending on the situation. For example, in an address multiplex type dynamic memory, there are two PG groups inside the chip that operate in response to two externally applied clocks φ ₁ and φ ₂ , respectively. , if a voltage converter is used for each φ ₁ and φ ₂ , it will be related to φ ₁ and φ ₂ via V _DP
Interference between PGs is eliminated. Alternatively, as shown in Fig. 12, a PG that operates when the input signal φ is ON,
Divided into PG1, PG2, PG3, ... and PG, PG1', PG2', PG3', ... which operate when it is OFF,
In other words, there are two types of
Divided into PG groups, each with 30 voltage converters
Another possible method is to connect. Taking the example of dynamic memory, when φ is ON, it corresponds to a time period in which memory operation is performed, and when φ is OFF, it corresponds to a time period in which precharge operation is performed.

次に電圧コンバータ自身の回路方式について第
３図以外の実施例を述べる。説明を簡単にするた
め通常用いられるダイナミツク型パルス発生回路
を用いて説明する。このパルス回路PGの動作の
詳細は、昭和54年度電子通信学会半導体・材料部
門全国大会No.69に記されている。その概略を第１
３図で説明する。すなわち、入力φ_iが印加される
と、Q_Dのゲート電圧は高電位から低電位に放電
されて、Q_DはOFFになり、同時にQ_Lのゲート電
圧は低電位から高電位（ブートストラツプ容量を
用いてV_cc以上の高電位に充電される）になる結
果、Q_LはONになり、出力φ₀は低電位（OV）か
ら高電位（V_cc）になる。このような回路形式で、
低電位の出力パルスを得るには、第３図のような
実施例があげられる。しかし場合によつては、第
１４図のように外部からの供給電源であるV_ccと
等しい振幅のパルスφ_iが入力した場合、各PGの
出力φ_p1〜φ_p4の振幅もV_ccであるが、ある特定の
出力（たとえばφ_p1′，φ_p4′）だけは余分に、より
低電圧振幅（V_DP）のパルスも出力して、この低
電圧パルスを直接周辺回路やメモリアレーに印加
したい場合もあり得る。この場合の電圧コンバー
タの実施例を第１５，１６に示した。 Next, an embodiment other than that shown in FIG. 3 will be described regarding the circuit system of the voltage converter itself. In order to simplify the explanation, a commonly used dynamic pulse generation circuit will be used for explanation. The details of the operation of this pulse circuit PG are described in 1981 IEICE Semiconductor/Materials Division National Conference No. 69. The outline is as follows.
This will be explained using Figure 3. That is, when input φ _i is applied, the gate voltage of Q _D is discharged from high potential to low potential, turning Q _D off, and at the same time, the gate voltage of Q _L is changed from low potential to high potential (bootstrap capacitance As a result, Q _L turns ON and the output _{φ 0 changes} from a low potential (OV) to a high potential (V _cc ). In this kind of circuit format,
In order to obtain a low potential output pulse, an embodiment as shown in FIG. 3 can be used. However, in some cases, as shown in Fig. 14, if a pulse φ _i with an amplitude equal to V _cc which is an external power supply is input, the amplitude of the outputs φ _p1 to φ _p4 of each PG will also be V _cc. However, I would like to output an extra pulse with a lower voltage amplitude (V _DP ) for certain outputs (for example, φ _p1 ′, φ _p4 ′), and apply this low voltage pulse directly to the peripheral circuits or memory array. There may be cases. Examples of voltage converters in this case are shown in 15th and 16th examples.

第１５図は、第１３図の出力段にφ₀′用のイン
バータQ_L′とQ_D′を並列に付加した例である。Q_DN
は第３図と同じデプレツシヨンMOSTである。
また１６図は、Q_DとQ_Lに直列に第３図と同じデ
プレツシヨンMOST Q_DNを付加し、その両端か
ら出力をとり出した例である。明らかにφ₀はV_cc
までの振幅が得られ、デプレツシヨンMOSTの
しきい値電圧で規制されてV_DPの振幅になつた
φ₀′が、φ₀と同時刻に得られる。 FIG. 15 is an example in which inverters Q _L ' and Q _D ' for φ ₀ ' are added in parallel to the output stage of FIG. 13. _QDN
is the same depression MOST as in Figure 3.
Also, Figure 16 is an example in which the same depletion MOST Q _DN as in Figure 3 is added in series to Q _D and Q _L , and the output is taken from both ends. Obviously φ ₀ is V _cc
φ ₀ ', which is regulated by the threshold voltage of depletion MOST and becomes the amplitude of V _DP , is obtained at the same time as φ ₀ .

また第１７図は、第１６図のφ₀′を、第３図に
示すように昇圧した例である。 Further, FIG. 17 shows an example in which φ ₀ ' in FIG. 16 is boosted as shown in FIG.

以上のように低いレベルをとるパルス発生回路
を述べてきたが、このままでは高信頼性の集積回
路は得られない。すなわち、通常の集積回路では
最終製造工程の後に、エージング試験と称して、
通常動作で用いられる電源電圧よりも十分高い電
圧を故意にチツプ内の各トランジスタに印加する
ことによつて、ゲート酸化膜不良などでもともと
故障のおこりそうなトランジスタを初期に見つけ
ることによつて、信頼性を保証している。しかし
本例で述べたように、内部電源電圧発生回路３０
が内部電源電圧V_DPを定電圧化してしまうと、外
部電源電圧を高くしても、各トランジスタには十
分高い電圧が印加されないため、十分なエージン
グ試験は不可能である。そこでエージング試験の
場合のみ、たとえばデブレツシヨンMOSTのゲ
ート電圧をアース電位よりも高くすることが考え
られる。こうすることにより、デプレツシヨン
MOSTのよく知られた性質から明らかなように、
ゲート電圧を高くした分だけ出力電圧は高くなる
わけである。エージング時に印加する手段として
は第１８図に示すように、スイツチSWによつて
デプレツシヨンMOST Q_DNのゲート電圧を、通
常の動作時にはアース電位に、またエージング時
には適当な電圧V_Eにすればよい。第１９図はそ
の具体的実施例である。すなわち、チツプ内の複
数のQ_DNのゲートは、チツプ内の抵抗Ｒによつ
て、チツプ内でアースに接続される。一方ゲート
はボンデイングパツドPDを介してパツケージの
ピンPNに接続される。通常の動作時に、このピ
ンをオープンにしておけば、各Q_DNのゲートはア
ース電位になる。またエージング時にこのピンに
電位を印加すれば、Q_DNのソースには、電圧を印
加した分だけ高い電圧が得られるわけである。 As described above, a pulse generating circuit that takes a low level has been described, but if this continues, a highly reliable integrated circuit cannot be obtained. In other words, in normal integrated circuits, after the final manufacturing process, an aging test is performed.
By intentionally applying a voltage that is sufficiently higher than the power supply voltage used in normal operation to each transistor in the chip, we can quickly find transistors that are likely to fail due to defects in the gate oxide film, etc. Reliability is guaranteed. However, as described in this example, the internal power supply voltage generation circuit 30
If the internal power supply voltage V _DP is made constant, even if the external power supply voltage is increased, a sufficiently high voltage will not be applied to each transistor, making it impossible to conduct a sufficient aging test. Therefore, it is conceivable to set the gate voltage of the depletion MOST higher than the ground potential only in the case of an aging test. By doing this, depression
As evidenced by the well-known properties of MOST,
The higher the gate voltage, the higher the output voltage. As shown in FIG. 18, the means for applying voltage during aging is to use a switch SW to set the gate voltage of the depletion MOST Q _DN to ground potential during normal operation, and to an appropriate voltage _VE during aging. FIG. 19 shows a specific example thereof. That is, the gates of multiple Q _DNs within the chip are connected to ground within the chip by resistors R within the chip. On the other hand, the gate is connected to pin PN of the package via bonding pad PD. During normal operation, if this pin is left open, the gate of each Q _DN is at ground potential. Also, if a potential is applied to this pin during aging, a higher voltage corresponding to the applied voltage will be obtained at the source of the Q _DN .

第２０図は、上記のようにエージング用のピン
をわざわざ設けずに、チツプに加わる外部クロツ
クの位相関係をエージング時のみ調整し、同じ効
果を得るための実施例である。たとえばダイナミ
ツクRAMでは、よく知られているように、２種
の外部クロツクRAS（Row Address Strobe）と
CAS（Column Address Strobe）の適当なタイミ
ング関係で動作する。通常、RASが高レベルで
CASが低レベルの組み合わせでは用いないので、
逆にこの組み合せをエージング時に用いればよ
い。すなわち第２０図のような論理をとることに
より、上記組み合せの場合のみQ_DNのゲートがア
ース電位よりも高い電位をとることができる。 FIG. 20 shows an embodiment in which the same effect is obtained by adjusting the phase relationship of the external clock applied to the chip only during aging, without bothering to provide an aging pin as described above. For example, in dynamic RAM, as is well known, there are two types of external clocks, RAS (Row Address Strobe) and
Operates with appropriate timing of CAS (Column Address Strobe). Usually when RAS is high
Since CAS is not used in low-level combinations,
Conversely, this combination may be used during aging. That is, by using the logic as shown in FIG. 20, the gate of _QDN can take a potential higher than the ground potential only in the above combination.

なお以上の実施例は、説明の都合上、デプレツ
シヨンMOSTの実施例であつたが、明らかにエ
ンハンスMOSTでも可能である。ただし、デプ
レツシヨンMOSTの例と同じ効果を得るには、
そのゲートに一定の定電圧を印加する必要があ
る。たとえば、エンハンスMOSTのソースに定
電圧V_DPを得るには、このエンハンスMOSTのゲ
ートに定電圧V_DP＋V_th（V_th：エンハンスMOST
のしきい電圧）を印加する必要がある。外部電源
電圧の変動によらず、V_DP＋V_thをチツプ上で一
定にすることは一般に可能であるから、上記のエ
ンハンスMOSTを使うことができるわけである。 Note that, for convenience of explanation, the above embodiment is an embodiment of a depletion MOST, but an enhancement MOST is obviously also possible. However, to achieve the same effect as the depletion MOST example,
It is necessary to apply a constant voltage to the gate. For example, to obtain a constant voltage V _DP at the source of the enhanced MOST, apply a constant voltage V _DP + V _th (V _th : Enhanced MOST) to the gate of this enhanced MOST.
threshold voltage) must be applied. Since it is generally possible to keep V _DP +V _th constant on a chip regardless of fluctuations in the external power supply voltage, the enhanced MOST described above can be used.

以上から高集積で高信頼度のメモリが可能とな
る。尚本方式はダイナミツクMOSメモリ以外に
も、たとえばスタテイツクMOSメモリやバイポ
ーラモメリその他のメモリあるいは、上記の概念
が適用できる集積論理回路にも適用できることは
明らかである。 From the above, highly integrated and highly reliable memory becomes possible. It is clear that the present method can be applied not only to dynamic MOS memories but also to static MOS memories, bipolar memory and other memories, and integrated logic circuits to which the above concept can be applied.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、内部電圧発生回路のトランジ
スタの制御端子に印加される電圧を変化させて、
内部回路に供給される内部電圧を略安定な値より
大きな値に制御することができるので、内部電圧
発生回路の出力である内部電圧を必要に応じて大
きくすることが可能となり、内部回路の動作信頼
性を試験することが可能となる。 According to the present invention, by changing the voltage applied to the control terminal of the transistor of the internal voltage generation circuit,
Since the internal voltage supplied to the internal circuit can be controlled to a value larger than the approximately stable value, it is possible to increase the internal voltage, which is the output of the internal voltage generation circuit, as necessary, thereby improving the operation of the internal circuit. It becomes possible to test reliability.

【図面の簡単な説明】[Brief explanation of drawings]

第１図から第２０図は、本発明の実施例を示す
図である。 符号の説明、１０……基板、２０……基板電圧
発生回路、３０……内部電源電圧発生回路、４０
……第１の回路部、５０……第２の回路部。 1 to 20 are diagrams showing embodiments of the present invention. Explanation of symbols, 10...Substrate, 20...Substrate voltage generation circuit, 30...Internal power supply voltage generation circuit, 40
...first circuit section, 50...second circuit section.

Claims (1)

【特許請求の範囲】 １ チツプ外部から外部電源電圧が供給されるこ
とにより、該外部電源電圧が所定の値を越えるこ
とより該外部電源電圧の電圧変化率より小さな電
圧変化率の略安定な値を有する内部電圧を発生す
る内部電圧発生回路と、 上記内部電圧を電源として動作する内部回路と
をチツプ上に具備してなり、 上記内部電圧発生回路は、トランジスタを有し
てなり、 該トランジスタの制御端子に印加される電圧を
変化させて、上記内部回路に供給される上記内部
電圧を上記略安定な値より大きな値に制御せしめ
ることを特徴とする半導体集積回路。 ２ 上記外部電源電圧が上記所定の値を越えるこ
とによつて、上記略安定な値の上記内部電圧は実
質的に定電圧であることを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 ３ 上記トランジスタはMOSトランジスタであ
り、 該トランジスタのゲート電極は上記制御端子で
あり、該トランジスタのドレインには上記外部電
源電圧が供給されることにより該トランジスタの
ソースから上記内部電圧が得られることを特徴と
する特許請求の範囲第１項または第２項のいずれ
かに記載の半導体集積回路。 ４ 上記トランジスタの上記制御端子に印加され
る上記電圧は、上記チツプのパツケージのピンを
介して入力されることを特徴とする特許請求の範
囲第１項から第３項までのいずれかに記載の半導
体集積回路。 ５ 上記内部電圧発生回路はその入力が上記ピン
に接続され、その出力が上記トランジスタの上記
制御端子に接続された電圧伝達手段を有し、 該電圧伝達手段は上記ピンに入力される電圧を
上記トランジスタの上記制御端子に伝達する時
と、伝達しない時とに切り換えられることを特徴
とする特許請求の範囲第４項記載の半導体集積回
路。 ６ 上記電圧伝達手段はスイツチを含み、 該スイツチの切り換えによつて、上記の伝達す
る時と、上記の伝達しない時とに切り換えられる
ことを特徴とする特許請求の範囲第５項記載の半
導体集積回路。 ７ 上記電圧伝達手段は抵抗素子を含み、 上記電圧伝達手段の上記入力と上記出力との共
通接続され、 上記抵抗素子の一端と他端とは上記共通接続と
実質的に安定化された電圧とにそれぞれ接続され
てなることを特徴とする特許請求の範囲第４項記
載の半導体集積回路。 ８ 上記内部電圧発生回路には上記チツプの外部
から複数の外部制御信号が印加されることによつ
て、上記内部電圧発生回路は上記トランジスタの
上記制御端子に印加される上記電圧を変化させる
ことを特徴とする特許請求の範囲第１項から第７
項までのいずれかに記載の半導体集積回路。 ９ 特定の状態の上記複数の外部制御信号が印加
されることによつて、上記内部電圧発生回路は上
記トランジスタの上記制御端子に印加される上記
電圧を変化させることを特徴とする特許請求の範
囲第８項記載の半導体集積回路。 １０ 上記複数の外部制御信号の上記特定の状態
は、半導体集積回路の通常動作のための状態と異
なる状態であることを特徴とする特許請求の範囲
第９項記載の半導体集積回路。 １１ 上記複数の外部制御信号はダイナミツク・
メモリを制御するRAS信号とCAS信号であるこ
とを特徴とする特許請求の範囲第１０項記載の半
導体集積回路。 １２ 上記内部回路はメモリセルアレーであるこ
とを特徴とする特許請求の範囲第１項から第１１
項までのいずれかに記載の半導体集積回路。 １３ 上記メモリセルアレーのメモリセルは１つ
のトランジスタと１つのキヤパシタとから構成さ
れたダイナミツクメモリセルであることを特徴と
する特許請求の範囲第１２項記載の半導体集積回
路。 １４ 電源変動特性を有した外部電源が上記チツ
プに接続されたことを特徴とする特許請求の範囲
第１項から第１３項のいずれかに記載の半導体集
積回路。[Claims] 1. By supplying an external power supply voltage from outside the chip, when the external power supply voltage exceeds a predetermined value, a substantially stable value with a voltage change rate smaller than the voltage change rate of the external power supply voltage is obtained. and an internal circuit that operates using the internal voltage as a power source. The internal voltage generating circuit includes a transistor, and the internal voltage generating circuit has a A semiconductor integrated circuit characterized in that the internal voltage supplied to the internal circuit is controlled to a value larger than the substantially stable value by changing the voltage applied to the control terminal. 2. The semiconductor integrated circuit according to claim 1, wherein the internal voltage having a substantially stable value becomes a substantially constant voltage when the external power supply voltage exceeds the predetermined value. circuit. 3. The transistor is a MOS transistor, the gate electrode of the transistor is the control terminal, and the internal voltage is obtained from the source of the transistor by supplying the external power supply voltage to the drain of the transistor. A semiconductor integrated circuit according to claim 1 or 2. 4. The voltage applied to the control terminal of the transistor is inputted via a pin of a package of the chip. Semiconductor integrated circuit. 5 The internal voltage generation circuit has a voltage transmission means whose input is connected to the pin and whose output is connected to the control terminal of the transistor, and the voltage transmission means transmits the voltage input to the pin to the 5. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is switched between transmitting the signal to the control terminal of the transistor and not transmitting the signal. 6. The semiconductor integrated device according to claim 5, wherein the voltage transmitting means includes a switch, and by switching the switch, the voltage is transmitted and the voltage is not transmitted. circuit. 7. The voltage transmission means includes a resistance element, the input and the output of the voltage transmission means are commonly connected, and one end and the other end of the resistance element are connected to the common connection and a substantially stabilized voltage. 5. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is connected to the semiconductor integrated circuit. 8 A plurality of external control signals are applied to the internal voltage generating circuit from outside the chip, so that the internal voltage generating circuit changes the voltage applied to the control terminal of the transistor. Claims 1 to 7 featuring features
The semiconductor integrated circuit according to any one of the preceding paragraphs. 9. Claims characterized in that the internal voltage generation circuit changes the voltage applied to the control terminal of the transistor by applying the plurality of external control signals in a specific state. The semiconductor integrated circuit according to item 8. 10. The semiconductor integrated circuit according to claim 9, wherein the specific state of the plurality of external control signals is different from a state for normal operation of the semiconductor integrated circuit. 11 The above plurality of external control signals are dynamic
11. The semiconductor integrated circuit according to claim 10, wherein the RAS signal and CAS signal control the memory. 12. Claims 1 to 11, wherein the internal circuit is a memory cell array.
The semiconductor integrated circuit according to any one of the preceding paragraphs. 13. The semiconductor integrated circuit according to claim 12, wherein the memory cell of the memory cell array is a dynamic memory cell composed of one transistor and one capacitor. 14. The semiconductor integrated circuit according to any one of claims 1 to 13, characterized in that an external power supply having power supply fluctuation characteristics is connected to the chip.