JPH0555930A - Viterbi decoder - Google Patents
Viterbi decoderInfo
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- JPH0555930A JPH0555930A JP21181991A JP21181991A JPH0555930A JP H0555930 A JPH0555930 A JP H0555930A JP 21181991 A JP21181991 A JP 21181991A JP 21181991 A JP21181991 A JP 21181991A JP H0555930 A JPH0555930 A JP H0555930A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、最尤復号を行うビタビ
復号器に関する。ビタビ（Ｖｉｔｅｒｂｉ）復号器は、
誤り訂正能力が大きいから、データ伝送系に於ける畳込
み符号の最尤復号や、記録再生系に於ける符号間干渉を
受けた再生信号の復号に用いられている。このようなビ
タビ復号器は、回路構成が比較的複雑であるから、簡単
化してコストダウンを図ることが要望されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Viterbi decoder which performs maximum likelihood decoding. The Viterbi decoder
Since it has a large error correction capability, it is used for maximum likelihood decoding of convolutional codes in a data transmission system and decoding of a reproduced signal which has received inter-code interference in a recording / reproducing system. Since such a Viterbi decoder has a relatively complicated circuit configuration, there is a demand for simplification and cost reduction.
【０００２】[0002]
【従来の技術】ビタビ復号器は、加算器Ａと比較器Ｃと
セレクタＳとからなるＡＣＳ回路と、パスメモリと、パ
スセレクタとを基本構成としており、例えば、図３に示
す構成を有するものである。同図に於いて、３１は入力
処理部、３２はＡＣＳ回路部、３３はパスメモリ、３４
はパスセレクタ、３５は正規化回路である。又ＡＣＳ回
路３２は、畳込み符号の拘束長をＫとすると、２K-1 個
のＡＣＳ回路から構成するもので、Ｋ＝３とした場合、
図示のように、４個のＡＣＳ回路３２−１〜３２−４に
よりＡＣＳ回路部３２を構成することになる。2. Description of the Related Art A Viterbi decoder has an ACS circuit composed of an adder A, a comparator C and a selector S, a path memory and a path selector as a basic structure, and has a structure shown in FIG. 3, for example. Is. In the figure, 31 is an input processing section, 32 is an ACS circuit section, 33 is a path memory, and 34 is a path memory.
Is a path selector, and 35 is a normalization circuit. The ACS circuit 32 is composed of 2 K-1 ACS circuits, where K is the constraint length of the convolutional code. When K = 3,
As shown in the figure, the ACS circuit section 32 is configured by the four ACS circuits 32-1 to 32-4.
【０００３】又入力処理部３１は、データ伝送系に於い
ては、畳込み符号の受信信号を基にブランチメトリック
の算出と、ＡＣＳ回路３２−１〜３２−４へのブランチ
メトリックの分配とを行うものであり、又記録再生系に
於いては、再生信号のサンプル値と期待値との二乗誤差
演算と、ＡＣＳ回路３２−１〜３２−４への二乗誤差の
分配とを行うものである。又ＡＣＳ回路３２−１〜３２
−４は、それぞれ前回のＡＣＳ回路３２−１〜３２−４
の出力のパスメトリック値と、入力処理部３１の出力と
を加算器Ａにより加算し、加算出力を比較器Ｃにより比
較し、加算出力の小さい方をセレクタＳから出力して今
回のパスメトリック値し、セレクタＳの選択信号をパス
メモリ３３に加えるものである。Further, in the data transmission system, the input processing unit 31 calculates a branch metric based on the received signal of the convolutional code and distributes the branch metric to the ACS circuits 32-1 to 32-4. In the recording / reproducing system, the square error calculation between the sample value of the reproduced signal and the expected value and the distribution of the square error to the ACS circuits 32-1 to 32-4 are performed. .. In addition, ACS circuits 32-1 to 32
-4 is the previous ACS circuit 32-1 to 32-4, respectively.
Path metric value of the output and the output of the input processing unit 31 are added by the adder A, the added output is compared by the comparator C, and the smaller added output is output from the selector S to obtain the path metric value of this time. Then, the selection signal of the selector S is added to the path memory 33.
【０００４】正規化回路３５は、各ＡＣＳ回路３２−１
〜３２−４の出力のパスメトリック値が、ＡＣＳ回路３
２−１〜３２−４の加算器Ａに於いてオーバーフローす
る値になるか否か監視し、オーバーフローする前に、最
小値のパスメトリック値を用いて他のパスメトリック値
から減算するように制御するものである。又パスメモリ
３３は、畳込み符号の場合は、その拘束長Ｋの４〜５倍
の段数のパスメモリセルから構成されており、ＡＣＳ回
路３２−１〜３２−４に於けるセレクタＳを制御する選
択信号に従った内部状態の遷移が行われ、最終段の出力
がパスセレクタ３４に加えられ、多数決処理等により復
号出力が得られる。The normalization circuit 35 includes each ACS circuit 32-1.
The path metric values of the outputs of 32 to 32-4 correspond to the ACS circuit 3
In the adder A of 2-1 to 32-4, it is monitored whether or not the value overflows, and before the overflow, the minimum path metric value is used to subtract from other path metric values. To do. In the case of a convolutional code, the path memory 33 is composed of path memory cells having 4 to 5 times the constraint length K, and controls the selector S in the ACS circuits 32-1 to 32-4. The transition of the internal state according to the selection signal is performed, the output of the final stage is added to the path selector 34, and the decoded output is obtained by the majority decision process or the like.
【０００５】[0005]
【発明が解決しようとする問題点】入力処理部３１は、
ブランチメトリック値の算出又は再生信号のサンプル値
と期待値との差の二乗演算を行うものであり、乗算器の
出力ビット数は、入力ビット数の２倍となるから、ＡＣ
Ｓ回路部３２に於ける各ＡＣＳ回路３２−１〜３２−４
の加算器Ａや比較器Ｃの構成もそのビット数に対応した
構成とする必要があり、ＡＣＳ回路部３２の回路構成も
比較的大きくなるものであった。本発明は、この入力処
理部３１に於ける乗算器及びＡＣＳ回路部の構成を簡単
化することを目的とする。[Problems to be Solved by the Invention]
The branch metric value is calculated or the difference between the sample value of the reproduced signal and the expected value is squared, and the number of output bits of the multiplier is twice the number of input bits.
Each ACS circuit 32-1 to 32-4 in the S circuit section 32
The configurations of the adder A and the comparator C are also required to correspond to the number of bits, and the circuit configuration of the ACS circuit unit 32 is relatively large. An object of the present invention is to simplify the configurations of the multiplier and the ACS circuit section in the input processing section 31.
【０００６】[0006]
【課題を解決するための手段】本発明のビタビ復号器
は、図１を参照して説明すると、入力データのサンプル
値と期待値との差の二乗を求める乗算部を含む入力処理
部１と、この入力処理部１の出力を加えるＡＣＳ回路部
２と、パスメモリ３と、パスセレクタ４とを備えたビタ
ビ復号器に於いて、入力処理部１の乗算部５は、入力ビ
ット数の２倍より少ない出力ビット数を有する構成とし
たものである。A Viterbi decoder according to the present invention will be described with reference to FIG. 1. An input processing unit 1 including a multiplication unit for obtaining a square of a difference between a sample value of input data and an expected value is provided. In the Viterbi decoder including the ACS circuit unit 2 for adding the output of the input processing unit 1, the path memory 3, and the path selector 4, the multiplication unit 5 of the input processing unit 1 has the number of input bits of 2 The number of output bits is less than double.
【０００７】又入力処理部１は、入力データのサンプル
値とそれぞれ期待値との差を求める差回路６と、この差
回路６の出力を加える乗算部５とを備え、この乗算部５
は、差回路６の出力ビットの所定数の上位ビットを加え
る上位ビット論理和回路７と、差回路６の出力ビットの
所定数の上位ビットを除く下位ビットを入力する二乗演
算部８と、この二乗演算部８の出力ビット対応に上位ビ
ット論理和回路７の出力ビットを加える下位ビット論理
和回路９とにより構成したものである。Further, the input processing section 1 is provided with a difference circuit 6 for obtaining a difference between a sample value of input data and an expected value, and a multiplication section 5 for adding an output of the difference circuit 6, and the multiplication section 5
Is a high-order bit OR circuit 7 that adds a predetermined number of high-order bits of the output bits of the difference circuit 6, and a square operation unit 8 that inputs low-order bits of the output bits of the difference circuit 6 excluding a predetermined number of high-order bits. The lower bit OR circuit 9 adds the output bit of the higher bit OR circuit 7 to the output bit of the squaring unit 8.
【０００８】[0008]
【作用】ＡＣＳ回路部２に於いては、二乗誤差の最も小
さいものを選択するものであるから、二乗誤差の大きい
ものは切捨てられることになる。従って、二乗誤差の大
きいものの値が不正確であっても、誤り訂正復号には影
響しないことになる。即ち、入力処理部１の乗算部５の
出力ビット数は、入力ビット数の２倍以下でも二乗誤差
の最も小さいものを選択する為には充分なものとなる。
それによって、ＡＣＳ回路部２の回路規模を縮小するこ
とができる。In the ACS circuit section 2, the one with the smallest squared error is selected, so that the one with the largest squared error is discarded. Therefore, even if the square error is large but the value is incorrect, it does not affect the error correction decoding. That is, even if the number of output bits of the multiplication unit 5 of the input processing unit 1 is less than or equal to twice the number of input bits, it is sufficient to select the one having the smallest square error.
Thereby, the circuit scale of the ACS circuit unit 2 can be reduced.
【０００９】又入力処理部１の差回路６は、入力データ
のサンプル値と、それぞれデータに対応した期待値との
差を求めて、その差出力を乗算部５に加えるものであ
り、乗算部５では、差回路６の上位の所定数のビットを
除く下位ビットを二乗演算部８に入力する。即ち、全ビ
ット数の二乗演算部８を用いるものではないから、回路
規模を小さくすることができる。又所定数の上位ビット
の何れかが“１”であると、下位ビットに関係なく最大
値と見做すことができるから、上位ビット論理和回路７
の出力を“１”とし、それにより二乗演算部８の出力を
下位ビット論理和回路９により総て“１”として最大値
を出力する。又所定数の上位ビットが何れも“０”であ
れば、下位ビットに対応した出力が二乗演算部８から出
力され、ＡＣＳ回路２に加えられ、加算，比較，選択が
行われる。Further, the difference circuit 6 of the input processing unit 1 obtains the difference between the sample value of the input data and the expected value corresponding to each data and adds the difference output to the multiplication unit 5. In 5, the lower bits of the difference circuit 6 excluding a predetermined number of upper bits are input to the squaring unit 8. That is, since the square operation unit 8 for the total number of bits is not used, the circuit scale can be reduced. Further, if any one of the predetermined number of high-order bits is "1", it can be regarded as the maximum value regardless of the low-order bits. Therefore, the high-order bit OR circuit 7
Is set to "1", so that the outputs of the square operation unit 8 are all set to "1" by the lower bit OR circuit 9 and the maximum value is output. If all of the predetermined number of upper bits are "0", the output corresponding to the lower bit is output from the squaring unit 8 and added to the ACS circuit 2 for addition, comparison and selection.
【００１０】[0010]
【実施例】図１は本発明の実施例のブロック図であり、
１は入力処理部、２はＡＣＳ回路部、３はパスメモリ、
４はパスセレクタ、５は乗算部、６は差回路、７は上位
ビット論理和回路（ＯＲ）、８は二乗演算部、９は下位
ビット論理和回路（ＯＲ）である。入力処理部１には、
入力データのサンプル値、例えば、記録再生系の再生信
号を軟判定した複数ビット構成のサンプル値が入力され
る。このサンプル値をｘとし、ｋ個の期待値をｙ1 ，ｙ
2 ，・・・ｙk とすると、ｋ個の差回路６が設けられ、
それぞれ、（ｘ−ｙ1），（ｘ−ｙ2 ），・・・（ｘ−
ｙk ）の演算を行い、差出力がｎビットの場合、下位ｍ
ビットを二乗演算部８に入力し、ｎ−ｍの上位ビットを
上位ビット論理和回路７に入力する。FIG. 1 is a block diagram of an embodiment of the present invention,
1 is an input processing unit, 2 is an ACS circuit unit, 3 is a path memory,
Reference numeral 4 is a path selector, 5 is a multiplication unit, 6 is a difference circuit, 7 is an upper bit OR circuit (OR), 8 is a square operation unit, and 9 is a lower bit OR circuit (OR). In the input processing unit 1,
A sample value of the input data, for example, a sample value of a multi-bit configuration obtained by soft-deciding the reproduction signal of the recording / reproducing system is input. This sample value is x, and k expected values are y 1 , y
2 , ..., Y k , k difference circuits 6 are provided,
(X−y 1 ), (x−y 2 ), ... (x−
y k ) and the difference output is n bits, the lower m
The bits are input to the square operation unit 8 and the upper bits of nm are input to the upper bit OR circuit 7.
【００１１】二乗演算部８は、ｍ×ｍ（ビット）の乗算
を行う乗算器により構成するか、又はｍビットのアドレ
スにより、ｍ×ｍ（ビット）の乗算出力を読出すリード
オンリメモリ（ＲＯＭ）或いはランダムアクセスメモリ
（ＲＡＭ）により構成することができる。従って、差回
路６の出力ビット数ｎに比較して少ないビット数ｍの二
乗演算を行うものであるから、二乗演算部８の構成が簡
単化される。又二乗演算出力ビット数は２ｍ（＜２ｎ）
となるから、次段のＡＣＳ回路部２に於ける加算器Ａや
比較器Ｃ等は、２ｍビットの加算を行う構成で済むこと
になる。The squaring unit 8 is composed of a multiplier for multiplying m × m (bits), or a read-only memory (ROM) for reading the multiplication output of m × m (bits) by an m-bit address. ) Or a random access memory (RAM). Therefore, since the square operation of the bit number m smaller than the output bit number n of the difference circuit 6 is performed, the configuration of the square operation unit 8 is simplified. The square operation output bit number is 2m (<2n)
Therefore, the adder A, the comparator C, etc. in the ACS circuit unit 2 in the next stage need only be configured to add 2m bits.
【００１２】図示の実施例は、ｎ＝４，ｍ＝２とした場
合であり、差回路６の出力の上位２ビットを上位ビット
論理和回路７に入力し、下位２ビットを二乗演算部８に
入力し、二乗演算部８の出力の２ｍ＝４ビットに対して
それぞれ下位ビット論理和回路９により、上位ビット論
理和回路７の出力との論理和がとられる。即ち、差回路
６の出力が、その下位ビットによる最大値（２2 −１）
＝３を超えない場合、上位ビット論理和回路７の出力は
“０”であるから、二乗演算部８の出力はそのままＡＣ
Ｓ回路部２に入力される。又最大値（２2 −１）＝３を
超えている場合は、上位の２ビットの何れかが“１”と
なっているから、上位ビット論理和回路７の出力は
“１”となり、下位ビット論理和回路９の出力は総て
“１”となるから、二乗演算部８の出力は最大値を示す
“１１１１”（＝２4 −１）となってＡＣＳ回路部２に
加えられる。In the illustrated embodiment, n = 4 and m = 2 are set. The upper 2 bits of the output of the difference circuit 6 are input to the upper bit OR circuit 7, and the lower 2 bits are calculated by the square operation unit 8. 2m = 4 bits of the output of the square operation unit 8 are respectively ORed with the output of the upper bit OR circuit 7 by the lower bit OR circuit 9. That is, the output of the difference circuit 6 is the maximum value (2 2 −1) according to the lower bits.
= 3 is not exceeded, the output of the high-order bit OR circuit 7 is "0", and therefore the output of the squaring unit 8 is AC as it is.
It is input to the S circuit unit 2. When the maximum value (2 2 −1) = 3 is exceeded, one of the upper 2 bits is “1”, so the output of the upper bit OR circuit 7 is “1” and the lower bit is lower. Since all the outputs of the bit OR circuit 9 are "1", the output of the squaring operation unit 8 becomes "1111" (= 2 4 -1) showing the maximum value and is added to the ACS circuit unit 2.
【００１３】差回路６の出力が前述のように４ビットの
場合、従来例に於ける二乗演算部の出力は８ビットとな
るから、次段のＡＣＳ回路部２は、８ビットの加算，比
較処理を行う構成とする必要があったが、前述の実施例
によれば、４ビットの加算，比較処理を行う構成で済む
ことになり、ＡＣＳ回路部２の構成も簡単化されること
になる。When the output of the difference circuit 6 is 4 bits as described above, the output of the squaring operation unit in the conventional example is 8 bits. Therefore, the ACS circuit unit 2 at the next stage adds and compares 8 bits. Although it was necessary to have a configuration for performing processing, according to the above-described embodiment, a configuration for performing 4-bit addition and comparison processing is sufficient, and the configuration of the ACS circuit unit 2 is also simplified. ..
【００１４】図２は誤差と二乗誤差との関係説明図であ
り、誤差が（２n−１）の場合、その二乗は（２n −
１）2 となり、曲線ａの関数で示されるが、本発明に於
いては、ｎビットより少ないｍビットの二乗演算を行う
ものであり、従って、二乗誤差の最大値が（２m −１）
に制限され、曲線ｂの関数で示されることになる。この
場合、ＡＣＳ回路部２に於ける二乗誤差を基にした大小
比較は、二乗誤差の最大値（２m −１）以下の値を用い
ることで充分な場合である。従って、入力データの特性
等を考慮して、ｍの値が選定され、それに伴ってＡＣＳ
回路部２の構成が選定されることになる。FIG. 2 is a diagram for explaining the relationship between the error and the square error. When the error is (2 n -1), the square is (2 n-).
1) 2 , which is shown by the function of the curve a, but in the present invention, the square operation of m bits less than n bits is performed, and therefore the maximum value of the square error is (2 m −1).
Which is a function of curve b. In this case, the magnitude comparison based on the squared error in the ACS circuit unit 2 is a case where it is sufficient to use a value less than the maximum value of the squared error (2 m −1). Therefore, the value of m is selected in consideration of the characteristics of the input data, etc.
The configuration of the circuit unit 2 will be selected.
【００１５】本発明は、前述の実施例にのみ限定される
ものではなく、例えば、乗算部５の二乗演算部８をリー
ドオンリメモリ等により構成した場合、差回路６の出力
のｎビットをそのままアドレスとして２ｍ（＜２ｎ）ビ
ットの二乗演算出力を読出し、その２ｍビットによる最
大値を超える二乗演算出力は総て最大値として読出す構
成とすることもできる。又上位ビット論理和回路７と下
位ビット論理和回路９とは、他の論理回路構成を用いる
ことも可能である。The present invention is not limited to the above-described embodiment. For example, when the squaring unit 8 of the multiplying unit 5 is composed of a read-only memory or the like, the n bits of the output of the difference circuit 6 are unchanged. It is also possible to have a configuration in which a square operation output of 2m (<2n) bits is read as an address, and all square operation outputs exceeding the maximum value due to the 2m bits are read as the maximum value. Further, the upper bit OR circuit 7 and the lower bit OR circuit 9 may use other logic circuit configurations.
【００１６】[0016]
【発明の効果】以上説明したように、本発明は、乗算部
５への入力ビット数の２倍より少ないビット数の出力ビ
ット数としたことにより、乗算部５の構成が簡単化さ
れ、次段のＡＣＳ回路部２に於ける加算，比較処理のビ
ット数も少なくなり、比較処理に於いては最も小さい値
を次回のパスメトリック値とし、大きい値を切捨てるも
のであるから、二乗誤差の値が所定値以上の場合に総て
最大値と見做して処理しても復号特性には影響を与えな
いことになり、ビタビ復号器としての特性を低下させる
ことなく、経済化を図ることができる利点がある。As described above, according to the present invention, the number of output bits is less than twice the number of input bits to the multiplication section 5, so that the configuration of the multiplication section 5 is simplified. The number of bits for addition and comparison processing in the ACS circuit section 2 of the stage also decreases, and in the comparison processing, the smallest value is used as the next path metric value, and the larger value is discarded. If all the values are equal to or greater than the specified value, the decoding characteristics will not be affected even if the processing is regarded as the maximum value, and the economy as a Viterbi decoder will not be degraded. There is an advantage that
【００１７】又入力処理部１の差回路６の出力ビットの
所定数の上位ビットを上位ビット論理和回路７に加え、
残りの下位ビットを二乗演算部８に加え、この二乗演算
部８の出力を上位ビット論理和回路７の出力と共に下位
ビット論理和回路９に加えることにより、下位ビットに
よる最大値を超えた二乗演算出力を上位ビット論理和回
路７の出力により最大値とすることができる。そして、
二乗演算部８は、少ないビット数の二乗演算を行う構成
で済むから、論理演算回路により構成した場合には回路
規模を縮小することができ、又リードオンリメモリ等の
メモリにより構成した場合には、その記憶容量を小さく
することができる。従って、簡単な構成とし、且つ小型
化並びに低消費電力化を図ることができる利点がある。Further, a predetermined number of upper bits of the output bits of the difference circuit 6 of the input processing unit 1 are added to the upper bit OR circuit 7,
The remaining lower bits are added to the square operation unit 8 and the output of the square operation unit 8 is added to the lower bit OR circuit 9 together with the output of the upper bit OR circuit 7 to perform a square operation exceeding the maximum value of the lower bits. The output can be maximized by the output of the high-order bit OR circuit 7. And
Since the squaring unit 8 need only be configured to perform a squaring operation with a small number of bits, the circuit scale can be reduced when it is configured by a logical operation circuit, and when it is configured by a memory such as a read-only memory. , Its storage capacity can be reduced. Therefore, there is an advantage that the structure is simple and the size and power consumption can be reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】誤差の二乗誤差との関係説明図である。FIG. 2 is an explanatory diagram of a relationship between an error and a square error.
【図３】ビタビ復号器のブロック図である。FIG. 3 is a block diagram of a Viterbi decoder.
１ 入力処理部 ２ ＡＣＳ回路部 ３ パスメモリ ４ パスセレクタ ５ 乗算部 ６ 差回路 ７ 上位ビット論理和回路 ８ 二乗演算部 ９ 下位ビット論理和回路 1 Input Processing Section 2 ACS Circuit Section 3 Path Memory 4 Path Selector 5 Multiplying Section 6 Difference Circuit 7 Higher Bit Logical OR Circuit 8 Square Operation Section 9 Lower Bit Logical OR Circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大島 武典 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 溝下 義文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Takenori Oshima, Takenori Oshima 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (72) Yoshifumi Mizoshita 1015 Kamedota, Nakahara-ku, Kawasaki, Kanagawa
Claims (2)
の二乗を求める乗算部を含む入力処理部（１）と、該入
力処理部（１）の出力を加えるＡＣＳ回路部（２）と、
パスメモリ（３）と、パスセレクタ（４）とを備え、前
記入力処理部（１）による二乗誤差が最も小さいデータ
列を選択するビタビ復号器に於いて、 前記入力処理部（１）の乗算部（５）は、入力ビット数
の２倍より少ない出力ビット数を有する構成としたこと
を特徴とするビタビ復号器。1. An input processing unit (1) including a multiplication unit for obtaining a square of a difference between a sample value of input data and an expected value, and an ACS circuit unit (2) for adding an output of the input processing unit (1). ,
A Viterbi decoder including a path memory (3) and a path selector (4) for selecting a data string having the smallest squared error by the input processing unit (1), wherein the multiplication of the input processing unit (1) is performed. The Viterbi decoder characterized in that the section (5) has a number of output bits smaller than twice the number of input bits.
タのサンプル値とそれぞれの期待値との差を求める差回
路（６）と、該差回路（６）の出力を加える乗算部
（５）とを備え、 該乗算部（５）は、前記差回路（６）の出力ビットの所
定数の上位ビットを加える上位ビット論理和回路（７）
と、前記差回路（６）の出力ビットの前記所定数の上位
ビットを除く下位ビットを入力する二乗演算部（８）
と、該二乗演算部（８）の出力ビット対応に前記上位ビ
ット論理和回路（７）の出力ビットを加える下位ビット
論理和回路（９）とにより構成したことを特徴とする請
求項１記載のビタビ復号器。2. The input processing section (1) comprises a difference circuit (6) for obtaining a difference between a sample value of the input data and each expected value thereof, and a multiplication section (6) for adding an output of the difference circuit (6). 5), wherein the multiplication unit (5) adds a predetermined number of high-order bits of the output bits of the difference circuit (6) to a high-order bit OR circuit (7)
And a square operation unit (8) for inputting lower bits of the output bits of the difference circuit (6) excluding the predetermined number of upper bits.
And a lower bit OR circuit (9) for adding the output bit of the higher bit OR circuit (7) to the output bit of the squaring unit (8). Viterbi decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21181991A JPH0555930A (en) | 1991-08-23 | 1991-08-23 | Viterbi decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21181991A JPH0555930A (en) | 1991-08-23 | 1991-08-23 | Viterbi decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555930A true JPH0555930A (en) | 1993-03-05 |
Family
ID=16612123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21181991A Withdrawn JPH0555930A (en) | 1991-08-23 | 1991-08-23 | Viterbi decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555930A (en) |
-
1991
- 1991-08-23 JP JP21181991A patent/JPH0555930A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |