JPH0555924A - Muting device - Google Patents
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- JPH0555924A JPH0555924A JP23241591A JP23241591A JPH0555924A JP H0555924 A JPH0555924 A JP H0555924A JP 23241591 A JP23241591 A JP 23241591A JP 23241591 A JP23241591 A JP 23241591A JP H0555924 A JPH0555924 A JP H0555924A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、たとえば“０”，
“１”の１ビット分解能を有した１ビットＤ／Ａコンバ
ータにおけるＤＣオフセットのレベルを除々に減少させ
るためのミューティング装置に関する。The present invention relates to, for example, "0",
The present invention relates to a muting device for gradually reducing the level of DC offset in a 1-bit D / A converter having a 1-bit resolution of "1".
【０００２】[0002]
【従来の技術】従来より、ディジタル・オーディオに用
いられるＤ／Ａコンバータには、一般的に重み電流加算
型（ラダー抵抗型やダイナミック・エレメント・マッチ
ング型等も含む）や積分型等の方式が用いられている。2. Description of the Related Art Conventionally, D / A converters used for digital audio generally include weight current addition type (including ladder resistance type and dynamic element matching type) and integration type methods. It is used.
【０００３】また最近では、オーバ・サンプリング・デ
ィジタル・フィルタとΔΣ変調という一種のビット圧縮
技術を組み合せ、よりビット数の少ないＤ／Ａコンバー
タ（１〜４ビット程度）で１６〜１８ビット相当の分解
能及び精度を得ることができる、通称１ビットＤ／Ａコ
ンバータがオーディオ用として注目されている。Recently, a combination of an oversampling digital filter and a kind of bit compression technique such as ΔΣ modulation has been adopted, and a D / A converter (about 1 to 4 bits) having a smaller number of bits has a resolution equivalent to 16 to 18 bits. The 1-bit D / A converter, which is commonly known as 1-bit D / A converter, has been attracting attention for audio.
【０００４】更にＤＡＴ（ディジタル・オーディオ・テ
ープ・レコーダ）の普及に伴って、Ａ／Ｄコンバータを
使う機会も多くなってきており、Ａ／Ｄコンバータ側も
Ｄ／Ａコンバータと同様にΔΣ変調型のコンバータが使
われ始めている。Further, with the spread of DAT (Digital Audio Tape Recorder), the opportunity to use the A / D converter is increasing, and the A / D converter side is also a ΔΣ modulation type like the D / A converter. Converters are starting to be used.
【０００５】図３は、このようなΔΣ変調型のコンバー
タの一例として、２次ΔΣ変調型Ｄ／Ａコンバータを示
すものであり、ΔΣ変調はＤ／Ａコンバータ１０の入出
力の差、つまり分解能が低いために発生する再量子化雑
音を遅延器１１，１２を介して帰還させ、このような帰
還ループによってＤ／Ａコンバータ１０の発生する再量
子化雑音の周波数分布を高域に集中させることにより、
低い周波数領域の分解能を向上させるものである。また
このようなΔΣ変調を行う回路は、Ｄ／Ａコンバータ１
０の発生する再量子化雑音の分布状態を変えることか
ら、ノイズ・シェーパともよばれている。FIG. 3 shows a secondary ΔΣ modulation type D / A converter as an example of such a ΔΣ modulation type converter. The ΔΣ modulation is the difference between the input and output of the D / A converter 10, that is, the resolution. Of the requantization noise generated by the D / A converter 10 is concentrated in a high frequency range by feeding back the requantization noise generated by the delay units 11 and 12 by the feedback loop. Due to
It is intended to improve the resolution in the low frequency region. A circuit for performing such ΔΣ modulation is the D / A converter 1
It is also called a noise shaper because it changes the distribution state of requantization noise generated by 0.
【０００６】このようなノイズ・シェーパにおける、メ
リット及びデメリットは、次の通りである。まずメリッ
トは、無調整で高分解能、高精度が得られ、変換精度の
温度変化、経年変化が少なく、低価格であるという点が
挙げられる。一方、デメリットは、再量子化雑音を除去
するために比較的重いポスト・フィルタが必要とされ、
また非同期で動作させることができず、更に入力が０に
なっても以前のデータが残っているので出力に雑音が発
生してしまう点が挙げられる。The advantages and disadvantages of such a noise shaper are as follows. First of all, the advantages are that high resolution and high accuracy can be obtained without adjustment, there is little temperature change and aging change of conversion accuracy, and the price is low. On the other hand, the disadvantage is that a relatively heavy post filter is required to remove the requantization noise,
Further, it cannot be operated asynchronously, and even if the input becomes 0, the previous data remains, so that noise is generated in the output.
【０００７】図４は、このようなノイズ・シェーパを用
いた場合のミューティング装置の一例を示すもので、入
力されたデータは補間及びサンプルホールド回路１によ
って補間及びサンプリング処理された後、２次ΔΣノイ
ズ・シェーパ２によってΔΣ変調が掛けられ、ＰＤＭコ
ンバータ３によりパルス波形成形されて出力される。な
お、２次ΔΣノイズ・シェーパ２に取込まれるデータに
は、無音信号を含む微小信号に発生するビート成分を除
外するために、ＤＣオフセット回路５によってＤＣオフ
セット分が加算されている。FIG. 4 shows an example of a muting device using such a noise shaper. Input data is interpolated and sampled by an interpolating and sample-holding circuit 1 and then quadratic. The ΔΣ noise shaper 2 applies ΔΣ modulation, and the PDM converter 3 shapes and outputs a pulse waveform. The data taken into the secondary ΔΣ noise shaper 2 is added with a DC offset component by the DC offset circuit 5 in order to exclude a beat component generated in a minute signal including a silent signal.
【０００８】また補間及びサンプルホールド回路１に取
込まれるべき入力データ中の無音信号を含む微小信号
（ゼロレベル）は、ゼロ検出回路４によって検出されて
いる。つまり、図５（ａ），（ｂ）に示すように、ゼロ
検出回路４によって入力データのゼロレベルが検出され
ると、期間Ｔ1 経過直後にゼロ検出回路４からＰＤＭコ
ンバータ３側にミューティング信号（ミュート１）が出
力される。Further, a minute signal (zero level) containing a silent signal in the input data to be taken in by the interpolation and sample hold circuit 1 is detected by the zero detection circuit 4. That is, as shown in FIGS. 5A and 5B, when the zero level of the input data is detected by the zero detection circuit 4, the muting signal is sent from the zero detection circuit 4 to the PDM converter 3 side immediately after the lapse of the period T1. (Mute 1) is output.
【０００９】これにより、ＰＤＭコンバータ３からの出
力は、ミュートが掛けられている期間を除いて同図
（ｃ）に示すような出力として得られる。このとき、Ｄ
Ｃオフセット回路５からのＤＣオフセット分は、同図
（ｄ）に示すように、所定のレベルから急激にゼロレベ
ルまで減少する。As a result, the output from the PDM converter 3 is obtained as an output as shown in FIG. 7C except for the period when the mute is applied. At this time, D
The DC offset component from the C offset circuit 5 rapidly decreases from a predetermined level to zero level, as shown in FIG.
【００１０】[0010]
【発明が解決しようとする課題】このように、上述した
従来の２次ΔΣノイズ・シェーパ２を採用したミューテ
ィング装置では、補間及びサンプルホールド回路１から
の出力にＤＣオフセット回路５からのＤＣオフセット分
が加算されており、ゼロ検出回路４による入力データの
レベルが一定時間ゼロレベルを示した際には、ＰＤＭコ
ンバータ３の出力をＬ又はＨ又はデューティ５０％の一
定波形に固定することにより、Ｓ／Ｎ比の向上を図って
いる。As described above, in the muting device adopting the above-described conventional second-order ΔΣ noise shaper 2, the DC offset from the DC offset circuit 5 is added to the output from the interpolation and sample hold circuit 1. When the minutes are added and the level of the input data by the zero detection circuit 4 shows a zero level for a certain period of time, the output of the PDM converter 3 is fixed to L or H or a constant waveform with a duty of 50%. We are trying to improve the S / N ratio.
【００１１】しかしながら、ゼロ検出回路４によるＰＤ
Ｍコンバータ３のミューティング時においては、図５
（ｄ）に示したように、ＤＣオフセット分が急激にゼロ
に下げられるため、急激な電圧変化によってポップノイ
ズ音が発生してしまうという問題があった。However, the PD by the zero detection circuit 4
When muting the M converter 3, FIG.
As shown in (d), since the DC offset amount is rapidly reduced to zero, there is a problem that a pop noise sound is generated due to a rapid voltage change.
【００１２】本発明は、このような事情に対処してなさ
れたもので、無音部を含む微小信号が検出された際のミ
ューティング時におけるポップノイズ音の発生を防止す
ることのできるミューティング装置を提供することを目
的とする。The present invention has been made in view of such circumstances, and a muting device capable of preventing generation of pop noise sound during muting when a minute signal including a silent portion is detected. The purpose is to provide.
【００１３】[0013]
【課題を解決するための手段】本発明のミューティング
装置は、上記目的を達成するために、１ビット量子化器
を有した１ビットＤ／Ａコンバータと、直流のオフセッ
トデータを出力するオフセット出力手段と、入力データ
と前記直流のオフセットデータとを加算し、前記１ビッ
ト量子化器に入力する加算手段と、前記入力データのレ
ベルを検出し、この入力データのレベルが所定時間ゼロ
の場合には前記オフセット出力手段のオフセット出力を
ゼロレベルまで除々に減少させるゼロ検出手段とを具備
することを特徴とする。In order to achieve the above object, a muting device of the present invention comprises a 1-bit D / A converter having a 1-bit quantizer and an offset output for outputting DC offset data. Means for adding the input data and the DC offset data, and inputting to the 1-bit quantizer, and detecting the level of the input data. When the level of the input data is zero for a predetermined time, And a zero detecting means for gradually reducing the offset output of the offset output means to a zero level.
【００１４】[0014]
【作用】本発明のミューティング装置では、１ビット量
子化器を有した１ビットＤ／Ａコンバータに対して入力
データとオフセット出力手段からの直流のオフセットデ
ータとが入力されており、ゼロ検出手段によってその入
力データのレベルが所定時間ゼロであると検出された場
合、ゼロ検出手段によってオフセット出力手段のオフセ
ット出力がゼロレベルまで除々に減少される。したがっ
て、１ビットＤ／Ａコンバータの出力に対してのミュー
トは、ＤＣオフセットがゼロにされた後に行われるた
め、従来発生していたミュートを掛ける際の急激な電圧
変化が防止される。In the muting device of the present invention, the input data and the DC offset data from the offset output means are input to the 1-bit D / A converter having the 1-bit quantizer, and the zero detection means. When the level of the input data is detected to be zero for a predetermined time by the zero detecting means, the offset output of the offset output means is gradually reduced to the zero level. Therefore, the mute for the output of the 1-bit D / A converter is performed after the DC offset is set to zero, so that abrupt voltage change at the time of muting which is conventionally generated can be prevented.
【００１５】[0015]
【実施例】以下、本発明の実施例の詳細を図面に基づい
て説明する。なお、以下に説明する図において、図４と
共通する部分には同一符号を付し重複する説明を省略す
る。Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings described below, the same parts as those in FIG. 4 will be assigned the same reference numerals and overlapping explanations will be omitted.
【００１６】図１は、本発明のミューティング装置の一
実施例を示すもので、入力されたデータに対して補間及
びサンプリング処理を施す補間及びサンプルホールド回
路１、この補間及びサンプルホールド回路１の出力に対
してΔΣ変調を掛ける２次ΔΣノイズ・シェーパ２、こ
の２次ΔΣノイズ・シェーパ２の出力に対してパルス波
形成形を行うＰＤＭコンバータ３が備えられている。な
お、ゼロ検出回路４によってミュートが掛けられた際の
ＰＤＭコンバータ３の出力は、Ｌ又はＨ又はデューティ
５０％の波形に固定される。FIG. 1 shows an embodiment of a muting device according to the present invention. An interpolating and sample-holding circuit 1 for interpolating and sampling the input data, and an interpolation and sample-holding circuit 1 A secondary ΔΣ noise shaper 2 that performs ΔΣ modulation on the output, and a PDM converter 3 that performs pulse waveform shaping on the output of the secondary ΔΣ noise shaper 2 are provided. The output of the PDM converter 3 when muted by the zero detection circuit 4 is fixed to an L or H or 50% duty waveform.
【００１７】また、ミューティング装置には、入力デー
タに対して無音部を含む微小信号を検出するためのゼロ
検出回路４、このゼロ検出回路４によってゼロレベルが
検出されたとき、ＤＣオフセット回路５のオフセット出
力であるＤＣオフセット分を除々にゼロに変えるための
データを格納しているメモリ（ＲＯＭ）６が備えられて
いる。Further, the muting device includes a zero detection circuit 4 for detecting a minute signal including a silent portion in the input data, and a DC offset circuit 5 when the zero level is detected by the zero detection circuit 4. There is provided a memory (ROM) 6 for storing data for gradually changing the DC offset amount, which is the offset output of, to zero.
【００１８】このようなミューティング装置は、次のよ
うな動作を行う。まず、補間及びサンプルホールド回路
１によって入力データの補間及びサンプリングが行われ
ると、この補間されたデータは２次ΔΣノイズ・シェー
パ２によってΔΣ変調が掛けられ、ＰＤＭコンバータ３
によりパルス波形成形されて出力される。Such a muting device operates as follows. First, when the input data is interpolated and sampled by the interpolation and sample hold circuit 1, the interpolated data is ΔΣ modulated by the secondary ΔΣ noise shaper 2, and the PDM converter 3
Then, the pulse waveform is shaped and output.
【００１９】また、補間及びサンプルホールド回路１に
取込まれるべき図２（ａ）に示す入力データ中の無音部
を含む微小信号（ゼロレベル）は、ゼロ検出回路４によ
って検出される。ゼロ検出回路４がゼロレベルを検出す
ると、同図（ｃ）に示すように期間Ｔ2 経過後、ＤＣオ
フセット回路５に対してミューティング信号（ミュート
２）を出力する。ＤＣオフセット回路５は、そのミュー
ティング信号を受けると、メモリ（ＲＯＭ）６からＤＣ
オフセット分を除々にゼロに変えるためのデータをリー
ドし、そのデータに応じて同図（ｅ）に示すようにＴ1
−Ｔ2 の期間にＤＣオフセット分を緩やかにゼロレベル
まで変化させる。そして、期間Ｔ1 が経過した後、ゼロ
検出回路４はＰＤＭコンバータ３に対し、同図（ｂ）に
示すようにミューティング信号（ミュート１）を出力す
る。これにより、ＰＤＭコンバータ３からの出力は、ミ
ュートが掛けられている期間を除いて同図（ｄ）に示す
ような出力として得られる。The small signal (zero level) in the input data shown in FIG. 2 (a) which is to be taken into the interpolation and sample hold circuit 1 is detected by the zero detection circuit 4. When the zero detection circuit 4 detects the zero level, the muting signal (mute 2) is output to the DC offset circuit 5 after the lapse of the period T2 as shown in FIG. When the DC offset circuit 5 receives the muting signal, the DC offset circuit 5 outputs DC from the memory (ROM) 6.
The data for gradually changing the offset amount to zero is read, and T1 is read according to the data as shown in FIG.
In the period of -T2, the DC offset is gradually changed to the zero level. Then, after the lapse of the period T1, the zero detection circuit 4 outputs a muting signal (mute 1) to the PDM converter 3 as shown in FIG. As a result, the output from the PDM converter 3 is obtained as an output as shown in FIG. 7D except for the period when the mute is applied.
【００２０】このように、本実施例では、２次ΔΣノイ
ズ・シェーパ２に入力データとＤＣオフセット回路５か
ら出力されるオフセットデータとを入力する構成とし、
ゼロ検出回路４によって入力データのゼロレベルが検出
されると、メモリ（ＲＯＭ）６内に格納されているデー
タに基づいてＤＣオフセット回路５から出力されるオフ
セットデータの出力を除々にゼロレベルまで減少させ
る。Thus, in this embodiment, the input data and the offset data output from the DC offset circuit 5 are input to the secondary ΔΣ noise shaper 2.
When the zero level of the input data is detected by the zero detection circuit 4, the output of the offset data output from the DC offset circuit 5 is gradually reduced to the zero level based on the data stored in the memory (ROM) 6. Let
【００２１】オフセットデータの出力がゼロレベルに達
した後、ゼロ検出回路４からＰＤＭコンバータ３にミュ
ーティング信号が出力され、これによりＰＤＭコンバー
タ３からの出力をＬ又はＨ又はデューティ５０％の波形
に固定する。したがって、ＤＣオフセットレベルを除々
に下げていき、ミュートが掛かるまでにオフセットレベ
ルをゼロに落とすようにしているので、従来のようにＤ
Ｃオフセット分の急激な電圧変化が無くなるため、ミュ
ートを行ったときに生じる切換ノイズが低減される。After the output of the offset data reaches the zero level, a muting signal is output from the zero detection circuit 4 to the PDM converter 3, whereby the output from the PDM converter 3 is changed to a waveform of L or H or a duty of 50%. Fix it. Therefore, the DC offset level is gradually lowered, and the offset level is reduced to zero before the mute is applied.
Since the abrupt voltage change corresponding to the C offset is eliminated, switching noise generated when muting is performed is reduced.
【００２２】なお、本実施例においては、ＤＣオフセッ
ト回路５からのＤＣオフセットレベルを除々に下げてい
く期間を一定とした場合について説明したが、この例に
限らずＤＣオフセットデータがゼロに達したことを検出
した時点でＰＤＭコンバータ３にミュート信号を出力す
るようにしてもよく、この場合にはＰＤＭコンバータ３
に対するミュートを掛けるタイミングが確実に行われ
る。また、１ビットＤ／Ａコンバータの出力をミュート
するようにしてもよい。In this embodiment, the case where the period during which the DC offset level from the DC offset circuit 5 is gradually lowered has been described as a constant, but the present invention is not limited to this example, and the DC offset data reaches zero. The mute signal may be output to the PDM converter 3 at the time of detecting this, and in this case, the PDM converter 3
The timing for muting is surely performed. Also, the output of the 1-bit D / A converter may be muted.
【００２３】[0023]
【発明の効果】以上説明したように本発明のミューティ
ング装置によれば、１ビット量子化器を有した１ビット
Ｄ／Ａコンバータに対して入力データとオフセット出力
手段からの直流のオフセットデータとが入力されてお
り、ゼロ検出手段によってその入力データのレベルが所
定時間ゼロであると検出された場合、ゼロ検出手段によ
ってオフセット出力手段のオフセット出力がゼロレベル
まで除々に減少される。したがって、１ビットＤ／Ａコ
ンバータの出力に対してのミュートは、ＤＣオフセット
をゼロにした後に行い、従来発生していたミュートを掛
ける際の急激な電圧変化を防止するようにしたので、無
音部を含む微小信号が検出された際のミューティング時
におけるポップノイズ音の発生を防止することができ
る。As described above, according to the muting device of the present invention, the input data and the DC offset data from the offset output means are supplied to the 1-bit D / A converter having the 1-bit quantizer. Is input and the level of the input data is detected by the zero detection means to be zero for a predetermined time, the offset output of the offset output means is gradually reduced to zero level by the zero detection means. Therefore, the output of the 1-bit D / A converter is muted after the DC offset is set to zero to prevent a sudden voltage change when muting which is conventionally generated. It is possible to prevent the generation of pop noise sound during muting when a minute signal including is detected.
【図１】本発明のミューティング装置の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a muting device of the present invention.
【図２】図１のミューティング装置の各構成部分の動作
タイミングを示すタイミングチャートである。FIG. 2 is a timing chart showing operation timing of each component of the muting device of FIG.
【図３】従来のΔΣ変調型のコンバータの一例として、
２次ΔΣ変調型Ｄ／Ａコンバータを示すブロック図であ
る。FIG. 3 shows an example of a conventional ΔΣ modulation type converter.
FIG. 3 is a block diagram showing a second-order ΔΣ modulation type D / A converter.
【図４】従来のミューティング装置の一例を示すブロッ
ク図である。FIG. 4 is a block diagram showing an example of a conventional muting device.
【図５】図４のミューティング装置の各構成部分の動作
タイミングを示すタイミングチャートである。5 is a timing chart showing the operation timing of each component of the muting device of FIG.
１ 補間及びサンプルホールド回路 ２ ２次ΔΣノイズ・シェーパ ３ ＰＤＭコンバータ ４ ゼロ検出回路 ５ ＤＣオフセット回路 ６ メモリ（ＲＯＭ） 1 interpolation and sample hold circuit 2 secondary ΔΣ noise shaper 3 PDM converter 4 zero detection circuit 5 DC offset circuit 6 memory (ROM)
Claims (1)
Ａコンバータと、 直流のオフセットデータを出力するオフセット出力手段
と、 入力データと前記直流のオフセットデータとを加算し、
前記１ビット量子化器に入力する加算手段と、 前記入力データのレベルを検出し、この入力データのレ
ベルが所定時間ゼロの場合には前記オフセット出力手段
のオフセット出力をゼロレベルまで除々に減少させるゼ
ロ検出手段とを具備することを特徴とするミューティン
グ装置。1. A 1-bit D / having a 1-bit quantizer.
An A converter, offset output means for outputting DC offset data, input data and the DC offset data are added,
An adder for inputting to the 1-bit quantizer and a level of the input data are detected, and when the level of the input data is zero for a predetermined time, the offset output of the offset output means is gradually reduced to a zero level. A muting device comprising zero detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232415A JP3048262B2 (en) | 1991-08-21 | 1991-08-21 | Muting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232415A JP3048262B2 (en) | 1991-08-21 | 1991-08-21 | Muting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555924A true JPH0555924A (en) | 1993-03-05 |
| JP3048262B2 JP3048262B2 (en) | 2000-06-05 |
Family
ID=16938898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232415A Expired - Lifetime JP3048262B2 (en) | 1991-08-21 | 1991-08-21 | Muting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048262B2 (en) |
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| JP3048262B2 (en) | 2000-06-05 |
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