JPH0555581A - Thin-film semiconductor element and its manufacture - Google Patents
Thin-film semiconductor element and its manufactureInfo
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- JPH0555581A JPH0555581A JP3238709A JP23870991A JPH0555581A JP H0555581 A JPH0555581 A JP H0555581A JP 3238709 A JP3238709 A JP 3238709A JP 23870991 A JP23870991 A JP 23870991A JP H0555581 A JPH0555581 A JP H0555581A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、信頼性および量産性に
優れ、歩留りの高い、薄膜トランジスタ等の薄膜状半導
体装置およびその製造方法に関する。本発明は、その応
用分野として、例えば、液晶ディスプレーや薄膜イメー
ジセンサー等の駆動回路あるいは３次元集積回路等を構
成せんとするものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device such as a thin film transistor having excellent reliability and mass productivity and high yield, and a method for manufacturing the same. The present invention, as its application field, constitutes a drive circuit such as a liquid crystal display or a thin film image sensor, or a three-dimensional integrated circuit.
【０００２】[0002]
【従来の技術】従来、半導体集積回路は、シリコン等の
半導体基板上に形成されたモノリシック型が中心であっ
たが、近年、ガラスやサファイヤ等の絶縁基板上に形成
することが試みられている。その理由としては、基板と
配線間の寄生容量が低下して動作速度が向上すること
と、特に石英その等のガラス材料は、シリコンウェファ
ーのような大きさの制限がなく、安価であること、素子
間の分離が容易で、特にＣＭＯＳのモノリシック集積回
路で問題となるようなラッチアップ現象がおこらないこ
と等のためである。また、以上のような理由とは別に液
晶ディスプレーや密着型イメージセンサーにおいては、
半導体素子と液晶素子あるいは光検出素子とを一体化し
て構成する必要から、透明な基板上に薄膜トラジスター
（ＴＦＴ）等を形成する必要がある。2. Description of the Related Art Conventionally, a semiconductor integrated circuit has been mainly a monolithic type formed on a semiconductor substrate such as silicon, but in recent years, it has been attempted to form it on an insulating substrate such as glass or sapphire. .. The reason is that the parasitic capacitance between the substrate and the wiring is reduced to improve the operation speed, and in particular, the glass material such as quartz is not limited in size like a silicon wafer, and is inexpensive, This is because the elements can be easily separated from each other, and in particular, the latch-up phenomenon which is a problem in a CMOS monolithic integrated circuit does not occur. In addition to the above reasons, in liquid crystal displays and contact image sensors,
It is necessary to form a thin film transistor (TFT) or the like on a transparent substrate because it is necessary to integrally configure the semiconductor element and the liquid crystal element or the light detection element.
【０００３】このような理由から絶縁性基板上に薄膜状
の半導体素子が形成されるようになった。従来の薄膜状
半導体素子の例として、ＴＦＴを図５に示す。図に示さ
れるように、絶縁性基板５０１上に、パッシベーション
膜として、酸化珪素等の被膜５０３が形成され、その上
にＴＦＴが他のＴＦＴとは独立して形成される。ＴＦＴ
は、モノリシック集積回路のＭＯＳＦＥＴと同様に、ソ
ース（ドレイン）領域５０７とドレイン（ソース）領域
５０９、それらに挟まれたチャネル形成領域（単にチャ
ネル領域ともいう）５０８、ゲイト絶縁膜５０４、ゲイ
ト電極５１０、そして、ソース（ドレイン）電極５１１
とドレイン（ソース）電極５１２を有している。また、
多層配線が可能なようにＰＳＧ等の層間絶縁物５０６が
設けられる。For these reasons, thin film semiconductor elements have been formed on insulating substrates. A TFT is shown in FIG. 5 as an example of a conventional thin film semiconductor element. As shown in the figure, a film 503 of silicon oxide or the like is formed as a passivation film on an insulating substrate 501, and a TFT is formed on the film 503 independently of other TFTs. TFT
Is a source (drain) region 507 and a drain (source) region 509, a channel forming region (also simply referred to as a channel region) 508 sandwiched between the source (drain) region 507, the gate insulating film 504, and the gate electrode 510, like the MOSFET of the monolithic integrated circuit. , And source (drain) electrode 511
And a drain (source) electrode 512. Also,
An interlayer insulator 506 such as PSG is provided so that multilayer wiring is possible.
【０００４】図５の例は、順コプラナー型と呼ばれるも
のであるが、ＴＦＴでは、ゲイト電極とチャネル領域の
配置の様子によって、これ以外に逆コプラナー型、順ス
タガー型、逆スタガー型とよばれる形態があるが、その
詳細については他の文献に任せるとして、ここではこれ
以上、言及しない。The example of FIG. 5 is called a forward coplanar type, but in the TFT, it is also called an inverse coplanar type, a forward stagger type, or an inverted stagger type depending on the arrangement of the gate electrode and the channel region. Although there is a form, the details will be left to other documents and will not be described here.
【０００５】[0005]
【発明が解決しようとする課題】モノリシック集積回路
においても、ナトリウムやカリウムのようなアルカリイ
オン、あるいは鉄、銅、ニッケル等の遷移金属イオンに
よる汚染は深刻な問題であり、これらのイオンの侵入を
食い止めるために、非常な注意が払われてきた。ＴＦＴ
でも、それらのイオンの問題は同様に重大なもので、極
力、汚染がないように生産工程の清浄化には注意が向け
られている。また、素子にもこれらの汚染が及ばないよ
うに対策が講じられている。Even in a monolithic integrated circuit, contamination by alkali ions such as sodium and potassium or transition metal ions such as iron, copper and nickel is a serious problem, and the invasion of these ions is a serious problem. Great care has been taken to stop it. TFT
However, the problem of these ions is just as serious, and attention is paid to cleaning the production process so that contamination is minimized. In addition, measures are taken to prevent the element from being contaminated with these substances.
【０００６】薄膜状半導体素子がモノリシック集積回路
と異なることは、基板中の汚染イオンの濃度が比較的高
いということである。すなわち、モノリシック集積回路
に使用される単結晶シリコンは、長年の技術の蓄積によ
って、これらの有害な汚染元素を排除するようにして生
産されており、現在市販されているものでは、これらの
汚染元素は１０10ｃｍ-3以下である。The difference between a thin film semiconductor device and a monolithic integrated circuit is that the concentration of contaminant ions in the substrate is relatively high. In other words, the monocrystalline silicon used in monolithic integrated circuits is produced by eliminating these harmful pollutant elements through the accumulation of technology for many years, and those that are currently on the market do not contain these pollutant elements. Is 10 10 cm −3 or less.
【０００７】しかしながら、一般に薄膜状半導体素子用
の絶縁性基板の汚染元素濃度は低くない。もちろん、ス
ピネル基板やサファイヤ基板のような単結晶基板では、
上記汚染源となる異元素の濃度を低減することが理論的
には可能であるが、採算面から現実的ではない。また、
石英基板は、高純度シランガスと酸素を原料として、気
相反応で製造すれば、理想的には異元素の侵入を食い止
めることが可能であるが、構造がアモルファスであるの
で、いったん異元素が取り込まれた場合にこれを外部に
吐き出すことが困難である。また、液晶ディスプレーに
使用される基板は特にコストの問題が優先するため、価
格の低いものを用いる必要があり、そのようなものでは
製造・加工を容易にするため、最初から、各種の異元素
を含有している。これらの異元素自体が半導体素子にと
って好ましくないものもあるし、これらの異元素を添加
する過程で、外部から混入し、あるいは添加材料に不純
物として含まれる場合がある。However, in general, the concentration of pollutant elements in an insulating substrate for a thin film semiconductor element is not low. Of course, in single crystal substrates such as spinel substrates and sapphire substrates,
Although it is theoretically possible to reduce the concentration of the foreign element that becomes the pollution source, it is not practical from the viewpoint of profitability. Also,
If a quartz substrate is manufactured by a gas phase reaction using high-purity silane gas and oxygen as raw materials, it is possible to ideally prevent the invasion of foreign elements, but since the structure is amorphous, once the foreign elements are incorporated. If this happens, it is difficult to spit this out. In addition, since the substrate used for the liquid crystal display has a priority on cost issues, it is necessary to use a low-priced substrate. Contains. Some of these foreign elements themselves are not preferable for the semiconductor element, and in the process of adding these foreign elements, they may be mixed in from the outside or contained in the additive material as impurities.
【０００８】例えば、ＴＮガラスは安価なガラス基板で
耐熱性がよく、熱膨張率等がシリコンに近いため、液晶
ディスプレー用の基板として好ましいものであるが、リ
チウムを５％程度含有している。このリチウムの一部は
イオン化し、可動イオンとして半導体素子に侵入し、素
子の劣化をもたらす。また、このリチウムは９９％以上
の高純度のものを製造することが難しく、通常、０．７
％程度のナトリウムが含まれている。ナトリウムのイオ
ン化率は１０％程度で、極めて大きく、このナトリウム
イオンは素子の特性に極めて深刻な影響をもたらす。[0008] For example, TN glass is an inexpensive glass substrate having good heat resistance and a coefficient of thermal expansion close to that of silicon, so that it is preferable as a substrate for liquid crystal displays, but contains about 5% lithium. A part of this lithium is ionized and penetrates into the semiconductor element as mobile ions, causing deterioration of the element. Further, it is difficult to produce lithium having a high purity of 99% or more, and it is usually 0.7
It contains about% sodium. The ionization rate of sodium is about 10%, which is extremely large, and this sodium ion has a very serious influence on the characteristics of the device.
【０００９】従来の薄膜状半導体素子では、図５に示す
ように、この可動イオンの侵入に対しては、酸化珪素等
をパッシベーション膜として使用し、また、層間絶縁物
をＰＳＧやＢＰＳＧとすることによってこれらの可動イ
オンをゲッタリングすることによって対処されてきた。
しかしながら、これらの方法では汚染を十分に防ぐこと
は困難であった。本発明は、これらの汚染元素・イオン
を侵入によって素子が劣化することを抑制することを目
的とする。In the conventional thin film semiconductor element, as shown in FIG. 5, silicon oxide or the like is used as a passivation film against the invasion of mobile ions, and PSG or BPSG is used as the interlayer insulator. Has been addressed by gettering these mobile ions.
However, it is difficult to prevent contamination sufficiently by these methods. It is an object of the present invention to prevent the element from deteriorating due to invasion of these contaminant elements and ions.
【００１０】[0010]
【問題を解決する方法】本発明では、以上のような汚染
を抑制するために薄膜半導体素子の下部と上部にそれぞ
れ窒化珪素、酸化アルミニウム、酸化タンタル等の可動
イオンに対するブロッキング作用を有する膜（ブロッキ
ング膜）を形成し、さらに、ＴＦＴを構成する半導体被
膜（チャネル領域）あるいはゲイト絶縁被膜のいずれか
一方、あるいは双方に、塩素、弗素等のハロゲン元素を
１×１０18〜５×１０20個／ｃｍ-3、好ましくは１×１
０19〜１×１０20個／ｃｍ3 含有させたことを特徴とす
る。ハロゲン元素は半導体被膜中あるいは絶縁被膜中に
おいて、ナトリウム等の可動イオンと強く結合し、その
効果を著しく低下せしめる作用を有する。According to the present invention, in order to suppress the above contamination, a film having a blocking action against mobile ions such as silicon nitride, aluminum oxide, and tantalum oxide (blocking) is formed on the lower and upper portions of the thin film semiconductor device, respectively. 1 × 10 18 to 5 × 10 20 halogen elements such as chlorine and fluorine are formed on one or both of the semiconductor film (channel region) and the gate insulating film that form the TFT. cm -3 , preferably 1 x 1
It is characterized by containing 0 19 to 1 × 10 20 pieces / cm 3 . The halogen element has a function of strongly binding to mobile ions such as sodium in the semiconductor film or the insulating film and significantly reducing the effect.
【００１１】本発明の典型的な例は図１に示される。図
１では本発明を用いたＴＦＴが示されている。すなわ
ち、絶縁性基板１０１上に第１のブロッキング膜として
第１の窒化珪素膜１０２が形成されている。第１の窒化
珪素皮膜は基板からの汚染を防ぐ効果を有する。そし
て、第１の窒化珪素膜上に、例えば酸化珪素のようなシ
リコン材料と密着性のよい皮膜１０３を形成する。この
皮膜１０３を形成せずして、直接、半導体皮膜を第１の
窒化珪素上に形成し、ＴＦＴを作製すると、窒化珪素と
半導体材料の界面に生ずるトラップ準位によってチャネ
ル領域が導通化し、ＴＦＴが動作しなくなる。したがっ
て、このような緩衝体を設けることは重要である。A typical example of the present invention is shown in FIG. FIG. 1 shows a TFT using the present invention. That is, the first silicon nitride film 102 is formed as the first blocking film on the insulating substrate 101. The first silicon nitride film has the effect of preventing contamination from the substrate. Then, a film 103 having good adhesion to a silicon material such as silicon oxide is formed on the first silicon nitride film. If the semiconductor film is directly formed on the first silicon nitride without forming the film 103 and the TFT is manufactured, the channel region becomes conductive due to the trap level generated at the interface between the silicon nitride and the semiconductor material, and the TFT is formed. Does not work. Therefore, it is important to provide such a buffer.
【００１２】皮膜１０３上にはＴＦＴが形成される。Ｔ
ＦＴは、ソース（ドレイン）領域１０７とドレイン（ソ
ース）領域１０９、それらに挟まれたチャネル領域１０
８、ゲイト絶縁膜１０４、ゲイト電極１１０を有する。
ＴＦＴのソース、ドレイン、チャネル各領域は単結晶も
しくは多結晶、あるいはアモルファスの半導体材料で形
成される。半導体材料としては、例えば、シリコン、ゲ
ルマニウム、炭化珪素、およびこれらの合金が使用され
うる。A TFT is formed on the film 103. T
FT includes a source (drain) region 107, a drain (source) region 109, and a channel region 10 sandwiched between them.
8, a gate insulating film 104, and a gate electrode 110.
The source, drain, and channel regions of the TFT are formed of a single crystal, polycrystal, or amorphous semiconductor material. As the semiconductor material, for example, silicon, germanium, silicon carbide, and alloys thereof can be used.
【００１３】そして、このＴＦＴを覆って、第２のブロ
ッキング膜として第２の窒化珪素皮膜１０５が形成され
る。ここで、第２の窒化珪素皮膜が、ＴＦＴの作製の後
で、かつ、ソースおよび／またはドレインに電極が形成
される前に形成されることが本発明の特徴とするところ
である。従来の技術では、電極形成後にファイナルパッ
シベーション膜としての窒化珪素膜が形成されたが、本
発明はそのような意味で形成される窒化珪素膜とは目的
が異なる。すなわち、本発明における第２の窒化珪素膜
は、第１の窒化珪素膜とともにＴＦＴを包み込んでしま
うために形成されるのであり、ＴＦＴ形成後の電極形成
の工程での汚染をも防ぐことを意図するものである。し
たがって、本発明によってＴＦＴとそれに付随する電極
や配線を形成した後、従来のようにファイナルパッシベ
ーション膜として窒化珪素膜を形成してもよい。Then, a second silicon nitride film 105 is formed as a second blocking film so as to cover the TFT. Here, it is a feature of the present invention that the second silicon nitride film is formed after the fabrication of the TFT and before the electrodes are formed on the source and / or the drain. In the conventional technique, the silicon nitride film as the final passivation film was formed after the electrode formation, but the present invention has a different purpose from the silicon nitride film formed in such a meaning. That is, the second silicon nitride film in the present invention is formed because it encloses the TFT together with the first silicon nitride film, and is intended to prevent contamination in the step of forming electrodes after the TFT is formed. To do. Therefore, the silicon nitride film may be formed as the final passivation film as in the conventional method after the TFT and the electrodes and wirings associated therewith are formed according to the present invention.
【００１４】さて、第２の窒化珪素膜形成後に、層間絶
縁材料、例えばＰＳＧ等によって、層間絶縁膜１０６を
形成し、ソース（ドレイン）電極１１１とドレイン（ソ
ース）電極１１２を形成する。ブロッキング膜として
は、窒化珪素以外に、酸化アルミニウムや酸化タンタル
を用いてもよいことは先に述べたとおりである。After the formation of the second silicon nitride film, an interlayer insulating film 106 is formed by using an interlayer insulating material such as PSG, and a source (drain) electrode 111 and a drain (source) electrode 112 are formed. As described above, aluminum oxide or tantalum oxide may be used as the blocking film in addition to silicon nitride.
【００１５】図１の例では、しかしながら、ゲイト絶縁
膜が遠方に延びており、その端部から可動イオン等がＴ
ＦＴ内部に侵入する可能性がある。これを改良したもの
が、図２に示される例で、ゲイト絶縁膜はＴＦＴ上にし
かないため、図１のような問題はない。しかしながら、
この場合はチャネル領域に隣接した部分のソース領域お
よびドレイン領域が窒化珪素膜に接触しているため、こ
の部分の窒化珪素がゲイト電圧によって分極し、あるい
は電子をトラップして、ＴＦＴの動作を妨げることがあ
る。In the example of FIG. 1, however, the gate insulating film extends distantly, and mobile ions and the like are transferred from the end of the gate insulating film to the T region.
There is a possibility of invading inside the FT. An improved version of this is the example shown in FIG. 2, in which the gate insulating film is only on the TFT, so there is no problem as in FIG. However,
In this case, since the source region and the drain region adjacent to the channel region are in contact with the silicon nitride film, the silicon nitride in this portion is polarized by the gate voltage or traps electrons to prevent the operation of the TFT. Sometimes.
【００１６】その問題を克服した例が図３に示される。
ここでは、チャネル領域に隣接したソース領域およびド
レイン領域は窒化珪素膜に隣接していない。したがっ
て、窒化珪素の分極や電子トラップという困難は解決さ
れる。しかしながら、ソースおよびドレイン領域の形成
にあたって、ゲイト電極をマスクとするセルフアライン
プロセスを採用する場合には、この例では図１の例と同
様に、ゲイト絶縁膜を通して、アクセプターあるいはド
ナー元素を注入しなければならず、そのためイオン注入
法を採用するのであれば、イオンの加速エネルギーを高
める必要がある。その際、高速イオンが注入される結
果、その２次散乱によってソースおよびドレイン領域が
広がることがある。An example of overcoming that problem is shown in FIG.
Here, the source region and the drain region adjacent to the channel region are not adjacent to the silicon nitride film. Therefore, the problems of polarization of silicon nitride and electron trap are solved. However, when the self-alignment process using the gate electrode as a mask is adopted for forming the source and drain regions, in this example, as in the example of FIG. 1, an acceptor or a donor element must be implanted through the gate insulating film. Therefore, if the ion implantation method is adopted, it is necessary to increase the acceleration energy of ions. At that time, as a result of the implantation of the fast ions, the source and drain regions may spread due to the secondary scattering.
【００１７】図２において、２０１は絶縁性基板、２０
２は第１の窒化珪素膜、２０３は酸化珪素等の緩衝用絶
縁膜、２０４はゲイト絶縁膜、２０５は第２の窒化珪素
膜、２０６は層間絶縁膜、２０７はソース（ドレイン）
領域、２０８はチャネル領域、２０９はドレイン（ソー
ス）領域、２１０はゲイト電極、２１１はソース（ドレ
イン）電極、２１２はドレイン（ソース）電極である。
また、図３において、３０１は絶縁性基板、３０２は第
１の窒化珪素膜、３０３は酸化珪素等の緩衝用絶縁膜、
３０４はゲイト絶縁膜、３０５は第２の窒化珪素膜、３
０６は層間絶縁膜、３０７はソース（ドレイン）領域、
３０８はチャネル領域、３０９はドレイン（ソース）領
域、３１０はゲイト電極、３１１はソース（ドレイン）
電極、３１２はドレイン（ソース）電極である。In FIG. 2, 201 is an insulating substrate and 20 is an insulating substrate.
2 is a first silicon nitride film, 203 is a buffer insulating film such as silicon oxide, 204 is a gate insulating film, 205 is a second silicon nitride film, 206 is an interlayer insulating film, and 207 is a source (drain).
A region, 208 is a channel region, 209 is a drain (source) region, 210 is a gate electrode, 211 is a source (drain) electrode, and 212 is a drain (source) electrode.
Further, in FIG. 3, 301 is an insulating substrate, 302 is a first silicon nitride film, 303 is a buffer insulating film such as silicon oxide,
304 is a gate insulating film, 305 is a second silicon nitride film, 3
Reference numeral 06 is an interlayer insulating film, 307 is a source (drain) region,
308 is a channel region, 309 is a drain (source) region, 310 is a gate electrode, and 311 is a source (drain).
Electrodes 312 are drain (source) electrodes.
【００１８】本発明において、ブロッキング膜として窒
化珪素膜を使用する場合、化学式でＳｉＮx で表したと
き、ｘ＝１．０からｘ＝１．７が適し、特に、ｘ＝１．
３からｘ＝１．３５の化学量論的組成（ｘ＝１．３３）
のもの、あるいはそれに近いのものでよい結果が得られ
た。したがって、本発明では、窒化珪素は減圧ＣＶＤ法
によって形成する方が良かった。しかしながら、プラズ
マＣＶＤ法や光ＣＶＤ法で形成された窒化珪素皮膜であ
っても、本発明を使用しない場合に比べて素子の信頼性
が向上することは言うまでもない。In the present invention, when a silicon nitride film is used as the blocking film, when represented by SiN x in the chemical formula, x = 1.0 to x = 1.7 is suitable, and particularly x = 1.
3 to x = 1.35 stoichiometric composition (x = 1.33)
Good results were obtained with or close to. Therefore, in the present invention, it is better to form the silicon nitride by the low pressure CVD method. However, it goes without saying that even a silicon nitride film formed by the plasma CVD method or the photo CVD method improves the reliability of the element as compared with the case where the present invention is not used.
【００１９】減圧ＣＶＤ法によって、窒化珪素膜を形成
しようとすれば、原料ガスとしてジクロールシラン（Ｓ
ｉＣｌ2Ｈ2 ）とアンモニア（ＮＨ3 ）を用い、圧力１
０〜１０００Ｐａで５００〜８００℃、好ましくは５５
０〜７５０℃で反応させればよい。もちろん、シラン
（ＳｉＨ4 ）やテトラクロロシラン（ＳｉＣｌ4 ）を用
いてもよい。When a silicon nitride film is to be formed by the low pressure CVD method, dichlorosilane (S
iCl 2 H 2 ) and ammonia (NH 3 ) at a pressure of 1
500 to 800 ° C. at 0 to 1000 Pa, preferably 55
The reaction may be performed at 0 to 750 ° C. Of course, silane (SiH 4 ) or tetrachlorosilane (SiCl 4 ) may be used.
【００２０】また、本発明において、酸化アルミニウム
膜や酸化タンタル膜を用いる場合においても、化学量論
的組成、Ａｌ2Ｏ3 やＴａ2Ｏ5 に近い組成のものほどよ
い結果が得られた。これらの被膜はＣＶＤ法やスパッタ
法によって形成される。例えば、酸化アルミニウム膜
は、トリメチルアルミニウムＡｌ（ＣＨ3 ）3 を酸化窒
素（Ｎ2Ｏ、ＮＯ、ＮＯ2 ）によって酸化させればよ
い。Further, in the present invention, even when an aluminum oxide film or a tantalum oxide film is used, a stoichiometric composition, a composition close to that of Al 2 O 3 or Ta 2 O 5 gave better results. These coatings are formed by the CVD method or the sputtering method. For example, the aluminum oxide film may be formed by oxidizing trimethylaluminum Al (CH 3 ) 3 with nitric oxide (N 2 O, NO, NO 2 ).
【００２１】本発明をより効果的に実施せんとすれば、
ＴＦＴ等の薄膜状半導体素子の半導体被膜中の水素原子
の濃度は、添加されるハロゲン原子の濃度の４倍以下、
好ましくは１倍以下であることが望まれ、また、炭素、
窒素、酸素等の有害元素の濃度は７×１０19ｃｍ-3以
下、好ましくは１×１０19ｃｍ-3以下であることが望ま
れる。さらに、半導体被膜中に含まれるナトリウム、リ
チウム、カリウム等の可動イオンについても、その濃度
は５×１０18ｃｍ-3以下であることが望まれる。以上の
ような目的を達成するためにも、原料ガスには十分な注
意を払い、５Ｎ以上の高純度ガスを使用することが望ま
れる。さらに、本発明では可動イオン源を多く含有する
絶縁性基板を用いることを念頭に置いているが、より本
発明を効果的に実施せんとすれば、そのような基板にお
いて、第１の窒化珪素膜を形成する際に、基板の周囲を
もれなく窒化珪素膜で覆ってしまうとよい。そのような
状態では、以後の取扱において、基板を源泉とする可動
イオンが素子領域に混入する確率を著しく低下せしめる
ことができる。In order to carry out the present invention more effectively,
The concentration of hydrogen atoms in the semiconductor film of a thin film semiconductor element such as TFT is 4 times or less the concentration of added halogen atoms,
It is preferably less than 1 time, and carbon,
The concentration of harmful elements such as nitrogen and oxygen is desired to be 7 × 10 19 cm −3 or less, preferably 1 × 10 19 cm −3 or less. Further, it is desirable that the concentration of mobile ions such as sodium, lithium, and potassium contained in the semiconductor film is 5 × 10 18 cm −3 or less. In order to achieve the above purpose, it is desirable to pay sufficient attention to the raw material gas and use a high-purity gas of 5N or more. Furthermore, although the present invention is intended to use an insulating substrate containing a large amount of movable ion sources, if the present invention is to be carried out more effectively, the first silicon nitride film may be used in such a substrate. When forming the film, it is preferable that the periphery of the substrate is covered with the silicon nitride film without omission. In such a state, it is possible to significantly reduce the probability that mobile ions originating from the substrate will be mixed into the element region in the subsequent handling.
【００２２】図４には、本発明を使用して、公知の技術
である低不純物濃度ドレイン（ＬＤＤ）を形成する例を
示した。まず、石英あるいはＡＮガラス等の絶縁性基板
４０１上に減圧ＣＶＤ法によって窒化珪素膜４０２を厚
さ５０〜１０００ｎｍ形成する。このときには、先に述
べたように、基板の裏面も窒化珪素膜で覆ってしまう
と、後の工程において、裏面から発生した可動イオンが
表面に到達する確率が著しく低くなり、また、製造装置
の清浄度を保つうえでも好ましい。窒化珪素膜の上に緩
衝用の酸化珪素皮膜４０３を同じく減圧ＣＶＤ法によっ
て、厚さ５０〜１０００ｎｍ形成する。この際、原料ガ
ス中に体積比で３％から６％、例えば５％ほどの塩化水
素（ＨＣｌ）、弗化窒素（ＮＦ3 あるいはＮ2Ｆ4 ）、
塩素（Ｃｌ2）、弗素（Ｆ2 ）、各種フロンガス、四塩
化炭素（ＣＣｌ4 ）等のハロゲンを含むガスを混入させ
ておくと、得られる酸化珪素膜中に塩素、弗素等のハロ
ゲン元素が取り込まれる。FIG. 4 shows an example of forming a low impurity concentration drain (LDD) which is a known technique using the present invention. First, a silicon nitride film 402 having a thickness of 50 to 1000 nm is formed on an insulating substrate 401 such as quartz or AN glass by a low pressure CVD method. At this time, as described above, if the back surface of the substrate is also covered with the silicon nitride film, the probability that mobile ions generated from the back surface will reach the front surface in a later step is significantly reduced, and the manufacturing apparatus It is also preferable for maintaining cleanliness. A buffer silicon oxide film 403 is formed on the silicon nitride film to a thickness of 50 to 1000 nm by the low pressure CVD method. At this time, 3% to 6% by volume, for example, about 5% of hydrogen chloride (HCl), nitrogen fluoride (NF 3 or N 2 F 4 ) in the source gas,
When a gas containing halogen such as chlorine (Cl 2 ), fluorine (F 2 ), various Freon gas, carbon tetrachloride (CCl 4 ) is mixed, halogen elements such as chlorine and fluorine are contained in the obtained silicon oxide film. It is captured.
【００２３】このハロゲンはナトリウム等のアルカリイ
オンと結合して、ナトリウムを固定するので、ナトリウ
ム汚染を防ぐうえでより大きな効果が得られる。しか
し、過剰なハロゲンの添加は膜を粗にし、密着性や表面
の平坦性を損なうので好ましくない。また、減圧ＣＶＤ
法のかわりに光ＣＶＤ法やプラズマＣＶＤ法によって該
被膜を形成する場合にも、原料ガス中に上記のハロゲン
元素を有するガスを、２〜５体積％混入するとよい。さ
らに、スパッタ法によって該被膜を形成する場合には、
上記ハロゲンガスをスパッタ雰囲気中に、２〜２０体積
％混入するとよい。スパッタ法による場合には、雰囲気
中のガス組成は被膜の組成に反映されにくいので、ＣＶ
Ｄ法の場合よりやや濃度を多くする必要がある。Since this halogen binds with alkali ions such as sodium to fix sodium, a greater effect can be obtained in preventing sodium contamination. However, excessive addition of halogen roughens the film and impairs adhesion and surface flatness, which is not preferable. Also, low pressure CVD
Even when the coating film is formed by a photo CVD method or a plasma CVD method instead of the method, it is preferable to mix the raw material gas with 2 to 5 volume% of the gas containing the halogen element. Furthermore, when forming the coating film by a sputtering method,
The halogen gas may be mixed in the sputtering atmosphere in an amount of 2 to 20% by volume. When the sputtering method is used, the gas composition in the atmosphere is difficult to be reflected in the composition of the coating film, so CV
It is necessary to increase the concentration a little as compared with the method D.
【００２４】次に非晶質シリコン膜あるいは微結晶また
は多結晶シリコン膜を減圧ＣＶＤ法、あるいはプラズマ
ＣＶＤ法、あるいはスパッタ法によって厚さ２０〜５０
０ｎｍだけ形成する。そして、これを島上にエッチング
する。このシリコン膜を形成する際にも、先に被膜４０
３を形成する場合と同様にハロゲン元素を被膜中に導入
するとよい。ハロゲン元素の導入の方法は先の被膜４０
３の場合と同様に被膜形成時の雰囲気中にハロゲンを含
有するガスを混入させてもよいし、また、被膜形成後、
イオン注入法によって導入してもよい。このとき、ハロ
ゲン元素の被膜中での濃度は、１×１０18〜５×１０20
個／ｃｍ3 、好ましくは１×１０19〜１×１０20個／ｃ
ｍ3 となるように原料ガスの濃度を制御しなければなら
ない。Next, the amorphous silicon film or the microcrystalline or polycrystalline silicon film is formed to a thickness of 20 to 50 by the low pressure CVD method, the plasma CVD method or the sputtering method.
Only 0 nm is formed. Then, this is etched on the island. When forming this silicon film, the coating film 40 is first formed.
As in the case of forming No. 3, a halogen element may be introduced into the film. The method of introducing the halogen element is the same as the above coating
As in the case of 3, a gas containing halogen may be mixed into the atmosphere during the film formation, or after the film formation,
It may be introduced by an ion implantation method. At this time, the concentration of the halogen element in the film is 1 × 10 18 to 5 × 10 20.
Pieces / cm 3 , preferably 1 × 10 19 to 1 × 10 20 pieces / c
The concentration of the raw material gas must be controlled so as to be m 3 .
【００２５】さらにまた、同時に被膜中の水素原子の濃
度は、このハロゲンの濃度の４倍以下、好ましくは１倍
以下であると、ハロゲン添加の効果がより向上する。こ
の効果は以下のように説明される。水素原子は、シリコ
ンのダングリングボンドをターミネイトする上で必要で
あるが、その結合は弱く、簡単に結合が切れてしまう。
一方、ハロゲン元素はシリコンと強く結合する。もし、
シリコン中に水素が過剰に存在する場合には（それは被
膜中にダングリングボンドが多いということでもある
が）、ほとんどのハロゲンはシリコンと結合し、その結
果、被膜中を移動する可動イオンをゲッタリングするこ
とができない。したがって、水素濃度の大きいシリコン
中では、ハロゲン添加の効果が小さく、水素濃度の小さ
いシリコン中では、ハロゲン添加の効果が大きいものと
推測される。Furthermore, at the same time, if the concentration of hydrogen atoms in the film is 4 times or less, preferably 1 time or less, the effect of halogen addition is further improved. This effect is explained as follows. Hydrogen atoms are necessary for terminating the silicon dangling bond, but the bond is weak and the bond is easily broken.
On the other hand, the halogen element is strongly bonded to silicon. if,
When hydrogen is present in excess in silicon (which also means more dangling bonds in the film), most halogens combine with the silicon and, as a result, getter mobile ions that move through the film. I can't ring. Therefore, it is presumed that the effect of halogen addition is small in silicon having a high hydrogen concentration, and the effect of halogen addition is great in silicon having a low hydrogen concentration.
【００２６】また、シリコン等の半導体被膜では、可動
イオン以外の有害元素として、炭素、窒素、酸素の濃度
がいずれも７×１０19個／ｃｍ3 以下、好ましくは１×
１０19個／ｃｍ3 以下であるあることが望まれる。これ
らの元素はハロゲン添加によっても除去されないもので
あるからである。In a semiconductor film such as silicon, the concentration of carbon, nitrogen and oxygen as harmful elements other than mobile ions is 7 × 10 19 / cm 3 or less, preferably 1 ×.
It is desired to be 10 19 pieces / cm 3 or less. This is because these elements are not removed even by adding halogen.
【００２７】さらに、ハロゲン添加によってナトリウム
やリチウム、カリウム等の可動イオンがゲッタリングで
きるとはいえ、過剰に存在する場合にはその効果も打ち
消されてしまうので、これら可動イオンの濃度は、いず
れも５×１０18個／ｃｍ3 以下であるあることが望まれ
る。Further, although mobile ions such as sodium, lithium, and potassium can be gettered by the addition of halogen, their effects are canceled when they are present in excess, so that the concentrations of these mobile ions are all. It is desired to be 5 × 10 18 pieces / cm 3 or less.
【００２８】さて、このようにして形成されたシリコン
被膜上に、ゲイト絶縁膜として、厚さ１０〜２００ｎｍ
の酸化珪素膜を減圧ＣＶＤ法、あるいはスパッタ法によ
って形成する。この際も、先のように、原料ガス中、あ
るいはスパッタガス中にハロゲン材料ガスを混入させて
おくとよい。A gate insulating film having a thickness of 10 to 200 nm is formed on the silicon film thus formed.
The silicon oxide film is formed by the low pressure CVD method or the sputtering method. Also in this case, the halogen material gas may be mixed in the source gas or the sputtering gas as described above.
【００２９】そして、その上に減圧ＣＶＤ法、あるいは
プラズマＣＶＤ法によって、リンが１０21ｃｍ-3程度に
ドープされた多結晶あるいは微結晶シリコン膜を形成す
る。そして、このシリコン膜およびその下のゲイト絶縁
膜（酸化珪素）をパターニングし、ゲイト電極４１０と
ゲイト絶縁膜４０４を形成する。Then, a polycrystalline or microcrystalline silicon film doped with phosphorus to a concentration of about 10 21 cm -3 is formed thereon by a low pressure CVD method or a plasma CVD method. Then, this silicon film and the gate insulating film (silicon oxide) thereunder are patterned to form a gate electrode 410 and a gate insulating film 404.
【００３０】さらに、このゲイト電極をマスクとしてセ
ルフアライン的にイオン注入をおこない、比較的不純物
濃度の小さい（１０17〜１０19ｃｍ-3程度）ソース（ド
レイン）領域４０７、ドレイン（ソース）領域４０８を
形成する。不純物の注入されなかった部分がチャネル領
域４０８として残る。こうして、図４（Ａ）が得られ
る。Further, ion implantation is carried out in a self-aligned manner by using this gate electrode as a mask, and a source (drain) region 407 and a drain (source) region 408 having a relatively low impurity concentration (about 10 17 to 10 19 cm −3 ). To form. The portion where the impurities are not implanted remains as the channel region 408. Thus, FIG. 4A is obtained.
【００３１】次に、図４（Ｂ）に示すように減圧ＣＶＤ
法によって、全体にＰＳＧ膜４１３が形成される。そし
て、これを公知の方向性エッチングによってエッチング
し、ゲイト電極の横に側壁４１４を形成する。その後、
再び、イオン注入をおこない、不純物濃度の高いソース
（ドレイン）領域４０７ａとドレイン（ソース）領域４
０９ａを形成する。不純物濃度の低い領域はソース（ド
レイン）領域４０７ｂとドレイン（ソース）領域４０９
ｂとなって、ＬＤＤを形成する。こうして、図４（Ｃ）
を得る。Next, as shown in FIG. 4B, low pressure CVD is performed.
By the method, the PSG film 413 is formed on the entire surface. Then, this is etched by a known directional etching to form a side wall 414 beside the gate electrode. afterwards,
Ion implantation is performed again, and the source (drain) region 407a and the drain (source) region 4 having a high impurity concentration are formed.
09a is formed. A region having a low impurity concentration is a source (drain) region 407b and a drain (source) region 409.
b, LDD is formed. Thus, FIG. 4 (C)
To get
【００３２】その後、図４（Ｄ）に示すように、減圧Ｃ
ＶＤ法によって、全体に窒化珪素膜４０５を、厚さ５０
〜１０００ｎｍ形成する。その後、例えば、６００℃程
度の低温アニールによってシリコン膜の結晶化をおこな
い、ソース、ドレイン領域の活性化をおこなう。この工
程はレーザーアニールでおこなってもよい。このように
して、ＴＦＴの中間体が得られる。After that, as shown in FIG.
A silicon nitride film 405 having a thickness of 50 is formed on the entire surface by the VD method.
-1000 nm is formed. Then, the silicon film is crystallized by low-temperature annealing at about 600 ° C. to activate the source / drain regions. This step may be performed by laser annealing. In this way, a TFT intermediate is obtained.
【００３３】図４の例は、本発明の例を示したに過ぎ
ず、本発明が、上記の工程に制約されないことは明らか
であろう。図４の例では、図３の例と同様に、窒化珪素
膜とゲイト電極とソースあるいはドレイン領域が隣接す
る部分がない。すなわち、図２の場合とは違って、側壁
４１４が存在するため、図２で懸念されたような問題は
ない。さらに、図３とは異なって、ドナーやアクセプタ
ーの添加は絶縁膜を通さず容易におこなえるという特徴
を有する。It will be appreciated that the example of FIG. 4 is merely an example of the present invention and that the present invention is not limited to the above steps. In the example of FIG. 4, as in the example of FIG. 3, there is no portion where the silicon nitride film, the gate electrode, and the source or drain region are adjacent to each other. That is, unlike the case of FIG. 2, since the side wall 414 is present, there is no problem of concern in FIG. Further, unlike FIG. 3, the donor and acceptor can be easily added without passing through the insulating film.
【００３４】[0034]
【実施例】本発明を用いたＴＦＴの特性について記述す
る。本実施例で使用したＴＦＴは石英ガラス基板上に図
４のプロセスに従って作製したＬＤＤ型ＴＦＴである。
まず、石英ガラス基板４０１上および、その基板の裏面
に減圧ＣＶＤ法によって窒化珪素膜４０２を厚さ１００
ｎｍ形成し、さらに、連続的に減圧ＣＶＤ法によって酸
化珪素膜（低温酸化膜（ＬＴＯ膜）ともいう）４０３を
厚さ２００ｎｍ形成し、最後に、やはり減圧ＣＶＤ法に
よって非晶質シリコン膜を厚さ３０ｎｍ形成した。この
ときの最高プロセス温度は６００℃であった。そして、
以上の工程では、連続的に配置された３つの反応室より
なるＣＶＤ装置において成膜されたが、酸化珪素膜と非
晶質シリコン膜の成膜の際には、材料ガス以外にハロゲ
ン添加ガスとして塩化水素ガス（ＨＣｌ）を５体積％添
加して反応させた。その結果、酸化珪素膜と非晶質シリ
コン膜の中に塩素を添加することができた。２次イオン
質量分析法による分析では、酸化珪素膜中および非晶質
シリコン膜中の塩素の濃度は、それぞれ、２．３×１０
19個／ｃｍ3 、３．１×１０19個／ｃｍ-3であった。な
お、窒化珪素膜の原料ガスとしては、ジクロールシラン
（ＳｉＣｌ2Ｈ2 ）とアンモニア（ＮＨ3 ）、酸化珪素
膜の原料ガスとしては、ジシラン（Ｓｉ2Ｈ6 ）と酸素
（Ｏ2 ）と塩化水素、非晶質シリコン膜の原料ガスとし
ては、ジシランと塩化水素をそれぞれ用いた。純度はい
ずれも６Ｎのものを用いた。このようにして得られた酸
化珪素膜と非晶質シリコン膜中の水素原子の量は、いず
れも１×１０19個／ｃｍ3 以下であることが確認され
た。また、成膜は大気に触れることなく連続的におこな
ったため、シリコン膜においては、炭素、窒素、酸素の
濃度は１×１０18個／ｃｍ3 以下であることが確認され
た。EXAMPLE The characteristics of the TFT using the present invention will be described. The TFT used in this example is an LDD type TFT manufactured on a quartz glass substrate according to the process of FIG.
First, a silicon nitride film 402 having a thickness of 100 is formed on a quartz glass substrate 401 and on the back surface of the substrate by a low pressure CVD method.
nm, a silicon oxide film (also referred to as a low temperature oxide film (LTO film)) 403 having a thickness of 200 nm is continuously formed by a low pressure CVD method, and finally, an amorphous silicon film is also formed by a low pressure CVD method. Formed to a thickness of 30 nm. The maximum process temperature at this time was 600 ° C. And
In the above steps, the film was formed in the CVD apparatus consisting of three reaction chambers arranged continuously. However, in forming the silicon oxide film and the amorphous silicon film, a halogen-added gas other than the material gas is used. As a solution, 5% by volume of hydrogen chloride gas (HCl) was added and reacted. As a result, chlorine could be added to the silicon oxide film and the amorphous silicon film. In the analysis by secondary ion mass spectrometry, the concentration of chlorine in the silicon oxide film and the concentration of chlorine in the amorphous silicon film were 2.3 × 10 5, respectively.
The number was 19 pieces / cm 3 , 3.1 × 10 19 pieces / cm −3 . The raw material gas for the silicon nitride film is dichlorosilane (SiCl 2 H 2 ) and ammonia (NH 3 ), and the raw material gas for the silicon oxide film is disilane (Si 2 H 6 ) and oxygen (O 2 ). Disilane and hydrogen chloride were used as source gases for hydrogen chloride and the amorphous silicon film, respectively. The purity was 6N in all cases. It was confirmed that the amounts of hydrogen atoms in the silicon oxide film and the amorphous silicon film thus obtained were both 1 × 10 19 / cm 3 or less. Further, it was confirmed that the concentration of carbon, nitrogen, and oxygen in the silicon film was 1 × 10 18 pieces / cm 3 or less because the film formation was continuously performed without being exposed to the air.
【００３５】次に、非晶質シリコン膜を島状にパターニ
ングした。そして、その非晶質シリコン膜の表面のごく
薄い部分、厚さ２〜１０ｎｍを陽極酸化法によって酸化
した。陽極酸化はＫＮＯ2 を添加したＮメチルアセトア
ミド（ＮＭＡ）あるいはテトラハイドロフルフリルアル
コール（ＴＨＦ）を電解液とし、白金電極をカソードと
して、１０〜５０℃で定電圧法によっておこなった。陽
極酸化終了後、アルゴン雰囲気中６００℃で１２時間ア
ニールした。その後、スパッタ法によって酸化珪素膜を
１００ｎｍ形成した。ここで、スパッタ雰囲気は酸素と
アルゴンもしくは他の希ガスと塩化水素の混合気体と
し、かつ、酸素の分圧を８０％以上とした。塩化水素ガ
スの濃度は１０％とした。スパッタ成膜においては、ス
パッタ衝撃によって、下地の膜に欠陥が生じる。例え
ば、下地がシリコン膜であった場合には、シリコン中に
酸素原子が打ち込まれ、酸素の濃度が増加する。このよ
うな状態ではシリコンは極在準位の多いものとなってし
まう。すなわち、シリコンと酸化珪素の境界がはっきり
しないものとなってしまう。しかし、本実施例のように
予め薄い陽極酸化膜を形成しておけば、スパッタの際に
は既に酸化珪素が存在しているため、上記のような原子
の混合が避けられ、シリコン膜と酸化珪素膜の境界は保
たれる。Next, the amorphous silicon film was patterned into an island shape. Then, a very thin portion of the surface of the amorphous silicon film, having a thickness of 2 to 10 nm, was oxidized by an anodic oxidation method. The anodic oxidation was performed by a constant voltage method at 10 to 50 ° C. using N-methylacetamide (NMA) added with KNO 2 or tetrahydrofurfuryl alcohol (THF) as an electrolytic solution and a platinum electrode as a cathode. After completion of the anodic oxidation, annealing was performed at 600 ° C. for 12 hours in an argon atmosphere. After that, a silicon oxide film having a thickness of 100 nm was formed by a sputtering method. Here, the sputtering atmosphere was a mixed gas of oxygen and argon or another rare gas and hydrogen chloride, and the partial pressure of oxygen was 80% or more. The concentration of hydrogen chloride gas was 10%. In sputter film formation, defects occur in the underlying film due to the impact of sputtering. For example, when the base is a silicon film, oxygen atoms are implanted in the silicon and the oxygen concentration increases. In such a state, silicon has many polar levels. That is, the boundary between silicon and silicon oxide becomes unclear. However, if a thin anodic oxide film is formed in advance as in this embodiment, since the silicon oxide is already present at the time of sputtering, the mixing of atoms as described above is avoided, and the silicon film and the oxide film are oxidized. The boundary of the silicon film is maintained.
【００３６】この酸化珪素膜の形成後、減圧ＣＶＤ法に
よって、リンを１０21ｃｍ-3程度含んだｎ+ 型の微結晶
珪素膜を厚さ３００ｎｍ形成した。以上の被膜形成の最
高プロセス温度は６５０℃であった。その後、ゲイト電
極のパターニングをおこないゲイト電極４１０とゲイト
絶縁膜４０４を形成した。さらに、イオン打ち込みによ
って砒素イオンを２×１０18ｃｍ-3だけ注入し、ソース
およびドレイン領域４０７、４０９を形成した。こうし
て、図４（Ａ）を得た。After the formation of this silicon oxide film, an n + -type microcrystalline silicon film containing phosphorus of about 10 21 cm -3 was formed to a thickness of 300 nm by the low pressure CVD method. The maximum process temperature for forming the above coating was 650 ° C. After that, the gate electrode was patterned to form the gate electrode 410 and the gate insulating film 404. Further, arsenic ions were implanted by 2 × 10 18 cm −3 by ion implantation to form source and drain regions 407 and 409. Thus, FIG. 4A was obtained.
【００３７】次いで、図４（Ｂ）のように減圧ＣＶＤ法
によってＰＳＧ膜４１３を形成し、方向性エッチングに
よって、図４（Ｃ）に示される側壁４１４を形成した。
さらに、イオン打ち込み法によって砒素イオンを領域４
０７ａおよび４０９ａに５×１０20ｃｍ-3注入した。Next, as shown in FIG. 4B, a PSG film 413 was formed by a low pressure CVD method, and a side wall 414 shown in FIG. 4C was formed by directional etching.
Further, arsenic ions are added to the region 4 by the ion implantation method.
A 5 × 10 20 cm −3 injection was made into 07a and 409a.
【００３８】その後、全体に窒化珪素膜４０５を減圧Ｃ
ＶＤ法によって形成した。こうして、図４（Ｄ）を得
た。その後、真空中６２０℃で４８時間アニールして、
領域４０７ａ、４０７ｂ、４０８、４０９ａ、４０９ｂ
を活性化させた。そして、減圧ＣＶＤ法によって層間絶
縁物として、全体にＰＳＧ膜を形成し、電極用の穴を開
け、アルミ電極をソース領域およびドレイン領域に形成
した。そして、最後に、パッシベーションの目的で全体
に再び、減圧ＣＶＤ法によって窒化珪素膜を形成した。Thereafter, a silicon nitride film 405 is formed on the entire surface under reduced pressure C.
It was formed by the VD method. Thus, FIG. 4D was obtained. Then, anneal in vacuum at 620 ° C for 48 hours,
Regions 407a, 407b, 408, 409a, 409b
Was activated. Then, a PSG film was formed on the entire surface as an interlayer insulator by the low pressure CVD method, holes for electrodes were opened, and aluminum electrodes were formed in the source region and the drain region. Then, finally, for the purpose of passivation, a silicon nitride film was formed again on the entire surface by the low pressure CVD method.
【００３９】このようにして形成されたＴＦＴは極めて
信頼性の高いものであった。いわゆるバイアス−温度処
理（ＢＴ処理）によっても素子の動作特性が変化しない
ことが示された。ＢＴ処理とは、加温状態でソース、ド
レイン間とゲイト電極に電圧を加える処理のことで、正
常な素子であれば何ら問題が生じないが、例えば可動イ
オンが含まれているような素子では、特性の変化が見ら
れる。その様子を図６に示す。The TFT thus formed was of extremely high reliability. It was shown that the operation characteristics of the device did not change even by so-called bias-temperature treatment (BT treatment). The BT treatment is a treatment in which a voltage is applied between the source and drain and the gate electrode in a heated state, and no problem occurs in a normal device, but in a device including mobile ions, for example. , Changes in characteristics can be seen. This is shown in FIG.
【００４０】図６（Ａ）には、可動イオンがゲイト絶縁
膜中とチャネル領域に存在するＴＦＴが示されている。
チャネル領域にアルカリの可動イオン（図中にＡ+ と示
される）が存在し、アルカリイオンはドナーとなるの
で、チャネル領域は弱いＮ型（Ｎ- 型）となる。この状
態を状態１とする。このＴＦＴのゲイト電極とソース、
ドレイン間に、図６（Ｂ）に示すように正のバイアス電
圧を加えると、まず、チャネル領域の可動イオン（正イ
オン）がゲイト電極から遠ざかり、チャネル領域は真性
化（Ｉ型化）する。この状態を状態２とする。この結
果、ＴＦＴのＩD （ドレイン電流）−ＶG （ゲイト電
圧）特性は、図６（Ｄ）に示すように、右側に大きく移
動する。FIG. 6A shows a TFT in which mobile ions are present in the gate insulating film and in the channel region.
Since mobile ions of alkali (indicated as A + in the figure) exist in the channel region and the alkali ions serve as a donor, the channel region becomes a weak N type (N − type). This state is called state 1. The gate electrode and source of this TFT,
When a positive bias voltage is applied between the drains as shown in FIG. 6B, first, movable ions (positive ions) in the channel region move away from the gate electrode, and the channel region becomes intrinsic (I-type). This state is called state 2. As a result, the I D (drain current) -V G (gate voltage) characteristic of the TFT largely moves to the right as shown in FIG. 6 (D).
【００４１】しかしながら、ゲイト絶縁膜にも可動イオ
ンが存在する場合には、ゲイト電極にかかるバイアス電
圧のために、可動イオンがゲイト電極の下部（チャネル
領域側）に集まり、結果として、チャネル領域は正の電
界を感じるようになる。そのため、チャネル領域には電
子があつまり、再び、弱くＮ型化する。この状態を状態
３とすると、図６（Ｅ）に示されるように、状態２から
状態３へＩD −ＶG 特性曲線は左へ移動する。結局、バ
イアス電圧によって、ＴＦＴの特性は最初のものに比べ
て右に移動したものとなる。However, when mobile ions also exist in the gate insulating film, the mobile ions gather under the gate electrode (channel region side) due to the bias voltage applied to the gate electrode, and as a result, the channel region is formed. You will feel a positive electric field. Therefore, electrons are blocked in the channel region, and the N-type is weakened again. When this state as 3, as shown in FIG. 6 (E), I D -V G characteristics curve from state 2 to state 3 is moved to the left. Eventually, the bias voltage causes the characteristics of the TFT to move to the right as compared to the first one.
【００４２】また、逆に負のバイアスをかけた場合には
チャネル領域に可動イオンが集まり、その結果、チャネ
ル領域のＮ型化が進行し、ゲイト電圧によってドレイン
電流を制御できない状態となる。On the contrary, when a negative bias is applied, mobile ions are collected in the channel region, and as a result, the channel region becomes N-type and the drain voltage cannot be controlled by the gate voltage.
【００４３】本実施例では、具体的には、作製後直ちに
室温でＴＦＴのゲイト電圧−ドレイン電流特性を測定し
（ＶB ＝０）、その後、１５０℃で１時間、ゲイト電極
に＋２０Ｖの電圧を加え、室温でＴＦＴのゲイト電圧−
ドレイン電流特性を測定し（ＶB ＝＋２０Ｖ）、次に、
再び、１５０℃で１時間、ゲイト電極に今度は−２０Ｖ
の電圧を加え、その後、室温でＴＦＴのゲイト電圧−ド
レイン電流特性を測定し（ＶB ＝−２０Ｖ）、ＴＦＴの
しきい値電圧の変動を調べた。In this example, specifically, the gate voltage-drain current characteristic of the TFT was measured at room temperature immediately after fabrication (V B = 0), and then, the voltage of +20 V was applied to the gate electrode at 150 ° C. for 1 hour. The gate voltage of the TFT at room temperature
Measure the drain current characteristics (V B = + 20V), then
Again, 150 ° C for 1 hour, -20V to the gate electrode this time
Then, the gate voltage-drain current characteristic of the TFT was measured at room temperature (V B = −20 V) to examine the fluctuation of the threshold voltage of the TFT.
【００４４】図７（Ｂ）が以上に記載した方法によって
作製したＴＦＴの特性である。このように、バイアス電
圧ＶB に全く特性が影響されず、精密な測定の結果、し
きい値電圧の変動は０．２Ｖ以下であった。FIG. 7B shows the characteristics of the TFT manufactured by the method described above. Thus, the characteristics were not affected by the bias voltage V B at all, and as a result of precise measurement, the fluctuation of the threshold voltage was 0.2 V or less.
【００４５】一方、図７（Ａ）に示されるものは、窒化
珪素膜４０２と４０５を設けず、かつ、ＴＦＴのいずれ
の皮膜のハロゲンの濃度をも１×１０14ｃｍ-3以下とし
たもので、それらの点以外は本実施例に示した方法と全
く同じプロセスで作製したものであるが、図から明らか
なように特性がＶB に大きく依存してしまっている。図
７（Ｂ）のしきい値電圧の変動幅から本実施例で作製し
たＴＦＴのゲイト電極中の可動イオンの量は８×１０10
ｃｍ-3程度であると推定される。以上の測定後、本実施
例で製作したＴＦＴのシリコン膜（チャネル領域）とゲ
イト絶縁膜中のナトリウム、カリウム、リチウムの濃度
を調べたところ、それぞれ、３×１０17ｃｍ-3、７×１
０15ｃｍ-3、５×１０15ｃｍ-3であった。このようにか
なり多量のアルカリ元素が存在していたにも関わらず、
可動イオンの量が少ないのは、ハロゲン（この場合は塩
素）によって、固定化されてしまったためであろうと推
測される。対比のために作製したＴＦＴでは、ナトリウ
ム、カリウム、リチウムの濃度を調べたところ、それぞ
れ、７×１０18ｃｍ-3、２×１０16ｃｍ-3、４×１０19
ｃｍ-3というように多量に含まれていた。このことか
ら、本発明の窒化珪素膜によるブロッキングの効果も推
測される。すなわち、本発明のように窒化珪素膜を設
け、かつ、ハロゲン元素をＴＦＴ（この場合はチャネル
領域を含むシリコン膜とゲイト絶縁膜）中に添加するこ
とによって、ＴＦＴの特性を著しく改善し、信頼性を向
上せしめることが可能であることが示された。On the other hand, in the structure shown in FIG. 7A, the silicon nitride films 402 and 405 are not provided and the halogen concentration of any film of the TFT is set to 1 × 10 14 cm -3 or less. Except for those points, the film was manufactured by the same process as the method shown in the present embodiment, but as is clear from the figure, the characteristics largely depend on V B. From the fluctuation range of the threshold voltage in FIG. 7B, the amount of mobile ions in the gate electrode of the TFT manufactured in this example is 8 × 10 10.
It is estimated to be about cm -3 . After the above measurement, when the concentrations of sodium, potassium and lithium in the silicon film (channel region) and the gate insulating film of the TFT manufactured in this example were examined, they were 3 × 10 17 cm −3 and 7 × 1 respectively.
It was 0 15 cm −3 , 5 × 10 15 cm −3 . In spite of the existence of such a large amount of alkaline elements,
It is speculated that the small amount of mobile ions may have been due to immobilization by halogen (chlorine in this case). In the TFT manufactured for comparison, the concentrations of sodium, potassium and lithium were examined and found to be 7 × 10 18 cm −3 , 2 × 10 16 cm −3 and 4 × 10 19 respectively.
It was contained in a large amount such as cm -3 . From this, the blocking effect of the silicon nitride film of the present invention is also estimated. That is, by providing a silicon nitride film as in the present invention and adding a halogen element into the TFT (in this case, the silicon film including the channel region and the gate insulating film), the characteristics of the TFT are remarkably improved and reliability is improved. It was shown that it is possible to improve the sex.
【００４６】[0046]
【発明の効果】本発明によって、ナトリウム等の可動イ
オンの影響の少ないＴＦＴ等の薄膜状半導体素子を作製
することができる。従来、可動イオンが存在するため素
子が形成できなかった基板においても、ＴＦＴを形成す
ることが可能となった。本発明を実施するには、図１な
いし図４のようにコプラナ型であっても、また、逆コプ
ラナ型やスタガ型、逆スタガ型のＴＦＴを用いても構わ
ない。また、本発明は、薄膜状半導体素子の動作につい
て制約を加えるものではないので、トランジスタのシリ
コンはアモルファスであっても、多結晶であっても、微
結晶であっても、またそれらの中間状態のものであって
も、さらには単結晶であっても構わないことは明らかで
あろう。According to the present invention, a thin film semiconductor element such as a TFT, which is less affected by mobile ions such as sodium, can be manufactured. Conventionally, it becomes possible to form a TFT even on a substrate where an element could not be formed due to the presence of mobile ions. To implement the present invention, a coplanar TFT as shown in FIGS. 1 to 4 may be used, or an inverse coplanar TFT, a stagger TFT, or an inverse stagger TFT may be used. Further, since the present invention does not impose any limitation on the operation of the thin film semiconductor element, the silicon of the transistor may be amorphous, polycrystalline, microcrystalline, or an intermediate state thereof. It will be clear that it may be a single crystal or even a single crystal.
【図１】本発明によるＴＦＴの例を示す。FIG. 1 shows an example of a TFT according to the present invention.
【図２】本発明によるＴＦＴの例を示す。FIG. 2 shows an example of a TFT according to the present invention.
【図３】本発明によるＴＦＴの例を示す。FIG. 3 shows an example of a TFT according to the present invention.
【図４】本発明によるＴＦＴの作製例を示す。FIG. 4 shows an example of manufacturing a TFT according to the present invention.
【図５】従来のＴＦＴの例を示す。FIG. 5 shows an example of a conventional TFT.
【図６】可動イオンによるＴＦＴの特性への影響を示
す。FIG. 6 shows the influence of mobile ions on the characteristics of a TFT.
【図７】本発明を利用したＴＦＴと利用しないＴＦＴの
特性を示す。FIG. 7 shows characteristics of a TFT using the present invention and a TFT not using the present invention.
１０１ 絶縁性基板 １０２ 第１のブロッキング膜 １０３ 緩衝絶縁膜 １０４ ゲイト絶縁膜 １０５ 第２のブロッキング膜 １０６ 層間絶縁膜 １０７ ソース（ドレイン）領域 １０８ チャネル領域 １０９ ドレイン（ソース）領域 １１０ ゲイト電極 １１１ ソース（ドレイン）電極 １１２ ドレイン（ソース）電極 101 Insulating Substrate 102 First Blocking Film 103 Buffer Insulating Film 104 Gate Insulating Film 105 Second Blocking Film 106 Interlayer Insulating Film 107 Source (Drain) Region 108 Channel Region 109 Drain (Source) Region 110 Gate Electrode 111 Source (Drain) ) Electrode 112 Drain (source) electrode
Claims (4)
膜と、前記ブロッキング膜上に形成された絶縁性被膜
と、前記絶縁性被膜上に形成され、チャネル領域に１×
１０18個／ｃｍ3 以上５×１０20個／ｃｍ3 以下のハロ
ゲン原子を有する薄膜トランジスタと、前記薄膜トラン
ジスタを包んで形成された第２のブロッキング膜を有す
る薄膜状半導体素子。1. A first blocking film formed on a substrate, an insulating film formed on the blocking film, and 1 × in a channel region formed on the insulating film.
A thin film semiconductor device having a thin film transistor having halogen atoms of 10 18 / cm 3 or more and 5 × 10 20 / cm 3 or less, and a second blocking film formed by enclosing the thin film transistor.
ゲン元素を含有することを特徴とする薄膜状半導体素
子。2. The thin-film semiconductor device according to claim 1, wherein the insulating coating contains a halogen element.
ロッキング膜は、窒化珪素、酸化アルミニウム、酸化タ
ンタルよりなることを特徴とする薄膜状半導体素子。3. The thin film semiconductor element according to claim 1, wherein the first and second blocking films are made of silicon nitride, aluminum oxide, or tantalum oxide.
する工程と、前記ブロッキング膜上に、第１の絶縁性被
膜を形成する工程と、前記絶縁性被膜上にハロゲン原子
を１×１０18個／ｃｍ3 以上５×１０20個／ｃｍ3 以下
だけ有するシリコン膜を形成する工程と、前記シリコン
膜上に第２の絶縁性被膜を形成する工程と、前記第２の
絶縁性被膜上にゲイト電極を形成する工程と、前記シリ
コン膜およびゲイト電極を覆って第２のブロッキング膜
を形成する工程とを有する薄膜状半導体素子の作製方
法。4. A step of forming a first blocking film on a substrate, a step of forming a first insulating film on the blocking film, and a halogen atom of 1 × 10 5 on the insulating film. Forming a silicon film having only 18 pieces / cm 3 or more and 5 × 10 20 pieces / cm 3 or less; forming a second insulating film on the silicon film; and forming a second insulating film on the second insulating film. 1. A method of manufacturing a thin film semiconductor device, comprising the steps of forming a gate electrode on a substrate, and forming a second blocking film covering the silicon film and the gate electrode.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23870991A JP3187086B2 (en) | 1991-08-26 | 1991-08-26 | Semiconductor device and method for manufacturing semiconductor device |
| KR1019920015127A KR960000231B1 (en) | 1991-08-26 | 1992-08-22 | Thin film type semiconductor and its making method |
| US08/202,680 US6849872B1 (en) | 1991-08-26 | 1994-02-25 | Thin film transistor |
| US11/041,704 US7855106B2 (en) | 1991-08-26 | 2005-01-25 | Semiconductor device and method for forming the same |
| US12/971,966 US20110086472A1 (en) | 1991-08-26 | 2010-12-17 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23870991A JP3187086B2 (en) | 1991-08-26 | 1991-08-26 | Semiconductor device and method for manufacturing semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166266A Division JP3310654B2 (en) | 1991-08-26 | 2000-06-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555581A true JPH0555581A (en) | 1993-03-05 |
| JP3187086B2 JP3187086B2 (en) | 2001-07-11 |
Family
ID=17034113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23870991A Expired - Lifetime JP3187086B2 (en) | 1991-08-26 | 1991-08-26 | Semiconductor device and method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
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| JP2017085187A (en) * | 2010-07-01 | 2017-05-18 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method for semiconductor device |
| JP2015130517A (en) * | 2010-09-02 | 2015-07-16 | 株式会社半導体エネルギー研究所 | semiconductor device |
| JP2016208023A (en) * | 2015-04-15 | 2016-12-08 | 株式会社半導体エネルギー研究所 | Semiconductor device and method of manufacturing the same |
| US10923600B2 (en) | 2015-04-15 | 2021-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11646378B2 (en) | 2015-04-15 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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|---|---|
| JP3187086B2 (en) | 2001-07-11 |
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