JPH0554676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554676A JPH0554676A JP3215235A JP21523591A JPH0554676A JP H0554676 A JPH0554676 A JP H0554676A JP 3215235 A JP3215235 A JP 3215235A JP 21523591 A JP21523591 A JP 21523591A JP H0554676 A JPH0554676 A JP H0554676A
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Abstract
(57)【要約】
【構成】マトリクス状に配置された複数のメモリセル群
と、ビット線と、各列毎に設けられたバイポーラ増幅器
と、各列群毎に共通接続されたデータ線対と、各列群毎
に設けられたバイポーラワイヤードオワ論理回路とを有
する半導体記憶装置において、前記バイポーラ増幅器の
出力がコレクタから取り出され、前記列群毎に設けられ
たバイポーラワイヤードオワ論理回路の出力がエミッタ
から取り出されて成る。また、前記記載のバイポーラワ
イヤードオワ論理回路の出力が半導体記憶装置の長辺に
渡って配線されて成る。 【効果】出力の寄生負荷容量をコレクタ出力と比較して
数分の一に低減でき、高速なデータ読みだし回路が実現
できるという効果がある。また、低電圧側マージンが増
加するという効果がある。
と、ビット線と、各列毎に設けられたバイポーラ増幅器
と、各列群毎に共通接続されたデータ線対と、各列群毎
に設けられたバイポーラワイヤードオワ論理回路とを有
する半導体記憶装置において、前記バイポーラ増幅器の
出力がコレクタから取り出され、前記列群毎に設けられ
たバイポーラワイヤードオワ論理回路の出力がエミッタ
から取り出されて成る。また、前記記載のバイポーラワ
イヤードオワ論理回路の出力が半導体記憶装置の長辺に
渡って配線されて成る。 【効果】出力の寄生負荷容量をコレクタ出力と比較して
数分の一に低減でき、高速なデータ読みだし回路が実現
できるという効果がある。また、低電圧側マージンが増
加するという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は特にバイポーラトランジ
スタとＭＯＳトランジスタとを同一基板上に形成するＢ
ＩＣＭＯＳプロセスを用いて作られたスタティク型ＲＡ
Ｍのセンスアンプ回路の構成に関する。
スタとＭＯＳトランジスタとを同一基板上に形成するＢ
ＩＣＭＯＳプロセスを用いて作られたスタティク型ＲＡ
Ｍのセンスアンプ回路の構成に関する。
【０００２】
【従来の技術】従来、図２に示される様なセンスアンプ
の構成が提案されている。
の構成が提案されている。
【０００３】図２において相補のビット線ＢＬ１・ＢＬ
１Ｂ〜ＢＬＮ・ＢＬＮＢが差動構成されたバイポーラト
ランジスタＱ１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に
各々接続される。差動構成されたバイポーラトランジス
タのエミッタ端子は互いに共通接続される。各々のエミ
ッタ共通端子は列選択信号ＣＳ１〜ＣＳＮにより導通制
御されるＮチャンネルＭＯＳトランジスタＮＣＳ１〜Ｎ
ＣＳＮを介してＶＳＳ線に接続される。差動構成された
バイポーラトランジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢ
のコレクタ端子はそれぞれ相補のデータ線ＤＢ１Ｂ，Ｄ
Ｂ１に共通接続される。ＤＢ１Ｂ，ＤＢ１とＶＤＤ間に
はベース端子とコレクタ端子がＶＤＤにエミッタ端子が
ＤＢ１Ｂ，ＤＢ１にそれぞれ接続されたバイポーラトラ
ンジスタＱＬ１，ＱＬ２より構成される負荷回路が設け
られる。以上が第一段目のセンスアンプ回路ＳＡ１の構
成である。その出力ＤＢ１Ｂ，ＤＢ１はバイポーラトラ
ンジスタＱ１〜ＱＮ，Ｑ１Ｂ〜ＱＮＢのコレクタ端子か
ら出力される。別列群に関しても同様にＤＢ２Ｂ〜ＤＢ
ＭＢ，ＤＢ２〜ＤＢＭが出力される。
１Ｂ〜ＢＬＮ・ＢＬＮＢが差動構成されたバイポーラト
ランジスタＱ１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に
各々接続される。差動構成されたバイポーラトランジス
タのエミッタ端子は互いに共通接続される。各々のエミ
ッタ共通端子は列選択信号ＣＳ１〜ＣＳＮにより導通制
御されるＮチャンネルＭＯＳトランジスタＮＣＳ１〜Ｎ
ＣＳＮを介してＶＳＳ線に接続される。差動構成された
バイポーラトランジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢ
のコレクタ端子はそれぞれ相補のデータ線ＤＢ１Ｂ，Ｄ
Ｂ１に共通接続される。ＤＢ１Ｂ，ＤＢ１とＶＤＤ間に
はベース端子とコレクタ端子がＶＤＤにエミッタ端子が
ＤＢ１Ｂ，ＤＢ１にそれぞれ接続されたバイポーラトラ
ンジスタＱＬ１，ＱＬ２より構成される負荷回路が設け
られる。以上が第一段目のセンスアンプ回路ＳＡ１の構
成である。その出力ＤＢ１Ｂ，ＤＢ１はバイポーラトラ
ンジスタＱ１〜ＱＮ，Ｑ１Ｂ〜ＱＮＢのコレクタ端子か
ら出力される。別列群に関しても同様にＤＢ２Ｂ〜ＤＢ
ＭＢ，ＤＢ２〜ＤＢＭが出力される。
【０００４】第二段目センスアンプ回路は以下の様に構
成される。相補のデータ線ＤＢ１Ｂ・ＤＢ１〜ＤＢＭＢ
・ＤＢＭは差動構成されたバイポーラトランジスタＱＢ
１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭのベース電極にそれぞ
れ接続される。差動構成されたバイポーラトランジスタ
のエミッタ端子は互いに共通接続される。それぞれのエ
ミッタ共通端子は列群選択信号ＢＳ１〜ＢＳＭにより導
通制御されるＮチャンネルＭＯＳトランジスタＮＢＳ１
〜ＮＢＳＮを介してＶＳＳ線に接続される。差動構成さ
れたバイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１
Ｂ〜ＱＢＭＢのコレクタ端子はそれぞれ相補の出力線線
ＤＯ，ＤＯＢに共通接続される。ＤＯ，ＤＯＢとＶＤＤ
間にはベース端子とコレクタ端子がＶＤＤにエミッタ端
子がＤＯ，ＤＯＢにそれぞれ接続されたバイポーラトラ
ンジスタＱＬ３，ＱＬ４より構成される負荷回路が設け
られる。以上が第二段目のセンスアンプ回路の構成であ
る。その出力ＤＯ，ＤＯＢはバイポーラトランジスタＱ
Ｂ１〜ＱＢＭ，ＱＢ１Ｂ〜ＱＱＢＭＢのコレクタ端子か
ら出力される。
成される。相補のデータ線ＤＢ１Ｂ・ＤＢ１〜ＤＢＭＢ
・ＤＢＭは差動構成されたバイポーラトランジスタＱＢ
１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭのベース電極にそれぞ
れ接続される。差動構成されたバイポーラトランジスタ
のエミッタ端子は互いに共通接続される。それぞれのエ
ミッタ共通端子は列群選択信号ＢＳ１〜ＢＳＭにより導
通制御されるＮチャンネルＭＯＳトランジスタＮＢＳ１
〜ＮＢＳＮを介してＶＳＳ線に接続される。差動構成さ
れたバイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１
Ｂ〜ＱＢＭＢのコレクタ端子はそれぞれ相補の出力線線
ＤＯ，ＤＯＢに共通接続される。ＤＯ，ＤＯＢとＶＤＤ
間にはベース端子とコレクタ端子がＶＤＤにエミッタ端
子がＤＯ，ＤＯＢにそれぞれ接続されたバイポーラトラ
ンジスタＱＬ３，ＱＬ４より構成される負荷回路が設け
られる。以上が第二段目のセンスアンプ回路の構成であ
る。その出力ＤＯ，ＤＯＢはバイポーラトランジスタＱ
Ｂ１〜ＱＢＭ，ＱＢ１Ｂ〜ＱＱＢＭＢのコレクタ端子か
ら出力される。
【０００５】動作を簡単に説明する。まず、列選択信号
ＣＳ１〜ＣＳＮにより第一段目のバイポーラ差動増幅器
の何れか一つが活性化されると、相補のビット線出力が
増幅されデータ線に出力される。例えば、ＣＳ１がハイ
となり列１が選択されＢＬ１がロウ電位でありＢＬ１Ｂ
がハイ電位の場合、Ｑ１トランジスタはオフＱ１Ｂトラ
ンジスタはオンとなり、ＶＤＤよりＱＬ２，Ｑ１Ｂ，Ｎ
ＣＳ１を介してＶＳＳに電流が流れ、ＤＢ１はロウ電位
ＤＢ１Ｂはハイ電位となる。この時、他の列選択信号Ｃ
Ｓ２〜ＣＳＮはロウ電位となり、入力ビット線信号の状
態によらず他の列センスアンプを構成するＱ２〜ＱＮ，
Ｑ２Ｂ〜ＱＮＢはオフしている。
ＣＳ１〜ＣＳＮにより第一段目のバイポーラ差動増幅器
の何れか一つが活性化されると、相補のビット線出力が
増幅されデータ線に出力される。例えば、ＣＳ１がハイ
となり列１が選択されＢＬ１がロウ電位でありＢＬ１Ｂ
がハイ電位の場合、Ｑ１トランジスタはオフＱ１Ｂトラ
ンジスタはオンとなり、ＶＤＤよりＱＬ２，Ｑ１Ｂ，Ｎ
ＣＳ１を介してＶＳＳに電流が流れ、ＤＢ１はロウ電位
ＤＢ１Ｂはハイ電位となる。この時、他の列選択信号Ｃ
Ｓ２〜ＣＳＮはロウ電位となり、入力ビット線信号の状
態によらず他の列センスアンプを構成するＱ２〜ＱＮ，
Ｑ２Ｂ〜ＱＮＢはオフしている。
【０００６】第二段目センスアンプの動作を説明する。
列群選択信号ＢＳ１〜ＢＳＭにより第二段目のバイポー
ラ差動増幅器の何れか一つが活性化されると、相補のデ
ータ線出力が増幅され出力線に現れる。例えば、ＢＳ１
がハイとなり列群１が選択されＤＢ１がロウ電位であり
ＤＢ１Ｂがハイ電位の場合、ＱＢ１トランジスタはオフ
ＱＢ１Ｂトランジスタはオンとなり、ＶＤＤよりＱＬ
４，ＱＢ１Ｂ，ＮＢＳ１を介してＶＳＳに電流が流れ、
ＤＯはロウ電位ＤＯＢはハイ電位となる。この時、他の
列群選択信号ＢＳ２〜ＢＳＮはロウ電位となり、入力デ
ータ線信号の状態によらず他の列群センスアンプを構成
するＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭＢはオフしてい
る。
列群選択信号ＢＳ１〜ＢＳＭにより第二段目のバイポー
ラ差動増幅器の何れか一つが活性化されると、相補のデ
ータ線出力が増幅され出力線に現れる。例えば、ＢＳ１
がハイとなり列群１が選択されＤＢ１がロウ電位であり
ＤＢ１Ｂがハイ電位の場合、ＱＢ１トランジスタはオフ
ＱＢ１Ｂトランジスタはオンとなり、ＶＤＤよりＱＬ
４，ＱＢ１Ｂ，ＮＢＳ１を介してＶＳＳに電流が流れ、
ＤＯはロウ電位ＤＯＢはハイ電位となる。この時、他の
列群選択信号ＢＳ２〜ＢＳＮはロウ電位となり、入力デ
ータ線信号の状態によらず他の列群センスアンプを構成
するＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭＢはオフしてい
る。
【０００７】次に、図３に示される従来例について説明
する。
する。
【０００８】図３において相補のビット線ＢＬ１・ＢＬ
１Ｂ〜ＢＬＮ・ＢＬＮＢが列選択信号ＣＳ１〜ＣＳＮに
より導通制御されるＮチャンネルＭＯＳトランジスタＮ
１・Ｎ１Ｂ〜ＮＮ・ＮＮＢを介してバイポーラトランジ
スタＱ１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に各々接
続される。各列毎に設けられたバイポーラトランジスタ
Ｑ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのエミッタ端子はそれぞ
れ互いにワイヤードオワ接続される。バイポーラトラン
ジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのコレクタ端子は
ＶＤＤに接続される。ＤＢ１Ｂ，ＤＢ１とＶＳＳ間には
それぞれ電流源回路がＩ１，Ｉ２が設けられる。以上が
第一段目のバイポーラワイヤードオワ論理回路ＷＡ１の
構成である。その出力ＤＢ１Ｂ，ＤＢ１はバイポーラト
ランジスタＱ１〜ＱＮ，Ｑ１Ｂ〜ＱＮＢのエミッタ端子
から出力される。別列群に関しても同様にＤＢ２Ｂ〜Ｄ
ＢＭＢ，ＤＢ２〜ＤＢＭが出力される。
１Ｂ〜ＢＬＮ・ＢＬＮＢが列選択信号ＣＳ１〜ＣＳＮに
より導通制御されるＮチャンネルＭＯＳトランジスタＮ
１・Ｎ１Ｂ〜ＮＮ・ＮＮＢを介してバイポーラトランジ
スタＱ１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に各々接
続される。各列毎に設けられたバイポーラトランジスタ
Ｑ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのエミッタ端子はそれぞ
れ互いにワイヤードオワ接続される。バイポーラトラン
ジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのコレクタ端子は
ＶＤＤに接続される。ＤＢ１Ｂ，ＤＢ１とＶＳＳ間には
それぞれ電流源回路がＩ１，Ｉ２が設けられる。以上が
第一段目のバイポーラワイヤードオワ論理回路ＷＡ１の
構成である。その出力ＤＢ１Ｂ，ＤＢ１はバイポーラト
ランジスタＱ１〜ＱＮ，Ｑ１Ｂ〜ＱＮＢのエミッタ端子
から出力される。別列群に関しても同様にＤＢ２Ｂ〜Ｄ
ＢＭＢ，ＤＢ２〜ＤＢＭが出力される。
【０００９】第二段目バイポーラワイヤードオワ論理回
路は以下の様に構成される。相補のデータ線ＤＢ１Ｂ・
ＤＢ１〜ＤＢＭＢ・ＤＢＭが列群選択信号ＢＳ１〜ＢＳ
Ｎにより導通制御されるＮチャンネルＭＯＳトランジス
タＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢＭＢを介してバイポ
ーラトランジスタＱＢ１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭ
のベース電極にそれぞれ接続される。各列毎に設けられ
たバイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１Ｂ
〜ＱＢＭＢのエミッタ端子はそれぞれ互いにワイヤード
オワ接続される。バイポーラトランジスタＱＢ１〜ＱＢ
Ｍ及びＱＢ１Ｂ〜ＱＢＭＢそれぞれのコレクタ端子はＶ
ＤＤに接続される。ＤＯ，ＤＯＢとＶＳＳ間にはそれぞ
れ電流源回路Ｉ４，Ｉ３が設けられる。以上が第二段目
のバイポーラワイヤードオワ論理回路の構成である。そ
の出力ＤＯ，ＤＯＢはバイポーラトランジスタＱＢ１〜
ＱＢＭ，ＱＢ１Ｂ〜ＱＱＢＭＢのエミッタ端子から出力
される。
路は以下の様に構成される。相補のデータ線ＤＢ１Ｂ・
ＤＢ１〜ＤＢＭＢ・ＤＢＭが列群選択信号ＢＳ１〜ＢＳ
Ｎにより導通制御されるＮチャンネルＭＯＳトランジス
タＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢＭＢを介してバイポ
ーラトランジスタＱＢ１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭ
のベース電極にそれぞれ接続される。各列毎に設けられ
たバイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１Ｂ
〜ＱＢＭＢのエミッタ端子はそれぞれ互いにワイヤード
オワ接続される。バイポーラトランジスタＱＢ１〜ＱＢ
Ｍ及びＱＢ１Ｂ〜ＱＢＭＢそれぞれのコレクタ端子はＶ
ＤＤに接続される。ＤＯ，ＤＯＢとＶＳＳ間にはそれぞ
れ電流源回路Ｉ４，Ｉ３が設けられる。以上が第二段目
のバイポーラワイヤードオワ論理回路の構成である。そ
の出力ＤＯ，ＤＯＢはバイポーラトランジスタＱＢ１〜
ＱＢＭ，ＱＢ１Ｂ〜ＱＱＢＭＢのエミッタ端子から出力
される。
【００１０】動作を簡単に説明する。まず、列選択信号
ＣＳ１〜ＣＳＮにより列選択トランジスタＮ１・Ｎ１Ｂ
〜ＮＮ・ＮＮＢの何れかが導通すると、相補のビット線
出力がＶＢＥ（オン状態のバイポーラトランジスタベー
ス・エミッタ間電圧）だけレベルシフトされデータ線に
出力される。例えば、ＣＳ１がハイとなり列１が選択さ
れＢＬ１がロウ電位ＶＬでありＢＬ１Ｂがハイ電位ＶＨ
の場合、Ｑ１Ｂトランジスタのエミッタ出力ＤＢ１Ｂは
ＶＨ−ＶＢＥとなり、ＤＢ１はロウ電位ＶＬ−ＶＢＥと
なる。この時、他の列選択信号ＣＳ２〜ＣＳＮはロウ電
位となり、入力ビット線信号の状態によらず他の列に設
けられたＱ２〜ＱＮ，Ｑ２Ｂ〜ＱＮＢはオフしている。
ＣＳ１〜ＣＳＮにより列選択トランジスタＮ１・Ｎ１Ｂ
〜ＮＮ・ＮＮＢの何れかが導通すると、相補のビット線
出力がＶＢＥ（オン状態のバイポーラトランジスタベー
ス・エミッタ間電圧）だけレベルシフトされデータ線に
出力される。例えば、ＣＳ１がハイとなり列１が選択さ
れＢＬ１がロウ電位ＶＬでありＢＬ１Ｂがハイ電位ＶＨ
の場合、Ｑ１Ｂトランジスタのエミッタ出力ＤＢ１Ｂは
ＶＨ−ＶＢＥとなり、ＤＢ１はロウ電位ＶＬ−ＶＢＥと
なる。この時、他の列選択信号ＣＳ２〜ＣＳＮはロウ電
位となり、入力ビット線信号の状態によらず他の列に設
けられたＱ２〜ＱＮ，Ｑ２Ｂ〜ＱＮＢはオフしている。
【００１１】第二段目バイポーラワイヤードオワ論理回
路の動作を説明する。列群選択信号ＢＳ１〜ＢＳＭによ
り列群選択トランジスタＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・Ｎ
ＢＭＢの何れかが導通すると、相補のデータ線出力がＶ
ＢＥ（オン状態のバイポーラトランジスタベース・エミ
ッタ間電圧）だけレベルシフトされ出力線に現れる。例
えば、ＢＳ１がハイとなり列群１が選択されＤＢ１がロ
ウ電位ＶＬ−ＶＢＥでありＤＢ１Ｂがハイ電位ＶＨ−Ｖ
ＢＥの場合、ＱＢ１Ｂトランジスタのエミッタ出力ＤＯ
ＢはＶＨ−２ＶＢＥとなり、ＤＯはロウ電位ＶＬ−２Ｖ
ＢＥとなる。この時、他の列群選択信号ＢＳ２〜ＢＳＮ
はロウ電位となり、入力データ線信号の状態によらず他
の列群に設けられたＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭ
Ｂはオフしている。
路の動作を説明する。列群選択信号ＢＳ１〜ＢＳＭによ
り列群選択トランジスタＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・Ｎ
ＢＭＢの何れかが導通すると、相補のデータ線出力がＶ
ＢＥ（オン状態のバイポーラトランジスタベース・エミ
ッタ間電圧）だけレベルシフトされ出力線に現れる。例
えば、ＢＳ１がハイとなり列群１が選択されＤＢ１がロ
ウ電位ＶＬ−ＶＢＥでありＤＢ１Ｂがハイ電位ＶＨ−Ｖ
ＢＥの場合、ＱＢ１Ｂトランジスタのエミッタ出力ＤＯ
ＢはＶＨ−２ＶＢＥとなり、ＤＯはロウ電位ＶＬ−２Ｖ
ＢＥとなる。この時、他の列群選択信号ＢＳ２〜ＢＳＮ
はロウ電位となり、入力データ線信号の状態によらず他
の列群に設けられたＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭ
Ｂはオフしている。
【００１２】
【発明が解決しようとする課題】図２に示された従来例
においては、第二段目センスアンプの出力がコレクタ端
子より取り出される。出力線ＤＯ及びＤＯＢは他の列群
センスアンプのコレクタ端子と共通接続される。出力線
ＤＯ及びＤＯＢがチップの長辺方向に渡って配線される
場合には、配線の寄生容量に加えてバイポーラトランジ
スタのコレクタ・サブ間及びベース・コレクタ間の寄生
容量が付加される。一般にコレクタ・サブ間容量は、ベ
ース・エッミタ間容量と比較してその対抗面積が広い為
数倍大きな値となる。従って、その配線遅延は無視でき
ない値となりＳＲＡＭの読みだし遅延が増大するという
欠点があった。
においては、第二段目センスアンプの出力がコレクタ端
子より取り出される。出力線ＤＯ及びＤＯＢは他の列群
センスアンプのコレクタ端子と共通接続される。出力線
ＤＯ及びＤＯＢがチップの長辺方向に渡って配線される
場合には、配線の寄生容量に加えてバイポーラトランジ
スタのコレクタ・サブ間及びベース・コレクタ間の寄生
容量が付加される。一般にコレクタ・サブ間容量は、ベ
ース・エッミタ間容量と比較してその対抗面積が広い為
数倍大きな値となる。従って、その配線遅延は無視でき
ない値となりＳＲＡＭの読みだし遅延が増大するという
欠点があった。
【００１３】図３に示された従来例においては、第一段
目ワイヤードオワ論理回路の出力及び第二段目ワイヤー
ドオワ論理回路の出力がエッミタから取り出される為、
第二段目の出力信号のレベルが低くなる。例えば、ビッ
ト線のハイ電位をＶＤＤ−１．５Ｖに設定した場合に
は、出力ＤＯ，ＤＯＢのハイ電位はＶＤＤ−１．５Ｖ−
２ＶＢＥ（ＶＤＤ＝５．０Ｖの場合、１．９Ｖ）とな
る。つまり、出力の電位が下がり過ぎＶＤＤマージンが
低下するという欠点があった。本発明は、上記の様な問
題点を解決するもので高速で低電圧動作の可能な半導体
記憶装置を提供することを目的とする。
目ワイヤードオワ論理回路の出力及び第二段目ワイヤー
ドオワ論理回路の出力がエッミタから取り出される為、
第二段目の出力信号のレベルが低くなる。例えば、ビッ
ト線のハイ電位をＶＤＤ−１．５Ｖに設定した場合に
は、出力ＤＯ，ＤＯＢのハイ電位はＶＤＤ−１．５Ｖ−
２ＶＢＥ（ＶＤＤ＝５．０Ｖの場合、１．９Ｖ）とな
る。つまり、出力の電位が下がり過ぎＶＤＤマージンが
低下するという欠点があった。本発明は、上記の様な問
題点を解決するもので高速で低電圧動作の可能な半導体
記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された複数のメモリセル群と、
前記メモリセル群の各列毎に設けられ各メモリセルのデ
ータをバイポーラ増幅器に転送するビット線対と、各列
毎に設けられ列選択信号によって活性化されるバイポー
ラ増幅器と、前記第バイポーラ増幅器の出力が各列群毎
に共通接続されたデータ線対と、各列群毎に設けられ前
記データ線対が列群選択信号により導通制御される列群
選択回路を介して接続されるバイポーラワイヤードオワ
論理回路とを有する半導体記憶装置において、前記バイ
ポーラ増幅器の出力であるデータ線対がコレクタから取
り出され、前記列群毎に設けられたバイポーラワイヤー
ドオワ論理回路の出力がエミッタから取り出されて成る
ことを特徴とする。
は、マトリクス状に配置された複数のメモリセル群と、
前記メモリセル群の各列毎に設けられ各メモリセルのデ
ータをバイポーラ増幅器に転送するビット線対と、各列
毎に設けられ列選択信号によって活性化されるバイポー
ラ増幅器と、前記第バイポーラ増幅器の出力が各列群毎
に共通接続されたデータ線対と、各列群毎に設けられ前
記データ線対が列群選択信号により導通制御される列群
選択回路を介して接続されるバイポーラワイヤードオワ
論理回路とを有する半導体記憶装置において、前記バイ
ポーラ増幅器の出力であるデータ線対がコレクタから取
り出され、前記列群毎に設けられたバイポーラワイヤー
ドオワ論理回路の出力がエミッタから取り出されて成る
ことを特徴とする。
【００１５】前記記載のバイポーラ増幅器は、ビット線
対がベース電極に接続されエミッタ電極が第一のノード
に共通接続されコレクタが各列群毎に共通接続されたバ
イポーラトランジスタペアと、第一の電源とコレクタ共
通接続端子間に設けられた負荷回路と、前記第一のノー
ドと第二の電源との間に設けられ列選択信号により導通
制御されるＭＯＳトランジスタより成る列選択回路によ
り構成される差動増幅器であることを特徴とする。
対がベース電極に接続されエミッタ電極が第一のノード
に共通接続されコレクタが各列群毎に共通接続されたバ
イポーラトランジスタペアと、第一の電源とコレクタ共
通接続端子間に設けられた負荷回路と、前記第一のノー
ドと第二の電源との間に設けられ列選択信号により導通
制御されるＭＯＳトランジスタより成る列選択回路によ
り構成される差動増幅器であることを特徴とする。
【００１６】前記記載のバイポーラワイヤードオワ論理
回路が、データ線対が列群選択信号により導通制御され
るＭＯＳトランジスタにより成る列選択回路を介してベ
ース電極に接続されコレクタ電極が第一の電源に共通接
続されエミッタ電極が他の列群に設けられたバイポーラ
ワイヤードオワ論理回路を構成するバイポーラトランジ
スタのエミッタ電極と共通接続されたバイポーラトラン
ジスタペアと、第二の電源とエミッタ共通接続端子間に
電流源回路が設けられて成るバイポーラワイヤードオワ
論理回路であることを特徴とする。
回路が、データ線対が列群選択信号により導通制御され
るＭＯＳトランジスタにより成る列選択回路を介してベ
ース電極に接続されコレクタ電極が第一の電源に共通接
続されエミッタ電極が他の列群に設けられたバイポーラ
ワイヤードオワ論理回路を構成するバイポーラトランジ
スタのエミッタ電極と共通接続されたバイポーラトラン
ジスタペアと、第二の電源とエミッタ共通接続端子間に
電流源回路が設けられて成るバイポーラワイヤードオワ
論理回路であることを特徴とする。
【００１７】前記記載のバイポーラワイヤードオワ論理
回路の出力が半導体記憶装置のの長辺に渡って配線され
て成ることを特徴とする。
回路の出力が半導体記憶装置のの長辺に渡って配線され
て成ることを特徴とする。
【００１８】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００１９】図１は本発明の実施例を示す図である。図
１において、相補のビット線ＢＬ１・ＢＬ１Ｂ〜ＢＬＮ
・ＢＬＮＢが差動構成されたバイポーラトランジスタＱ
１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に各々接続され
る。差動構成されたバイポーラトランジスタのエミッタ
端子は互いに共通接続される。各々のエミッタ共通端子
は列選択信号ＣＳ１〜ＣＳＮにより導通制御されるＮチ
ャンネルＭＯＳトランジスタＮＣＳ１〜ＮＣＳＮを介し
てＶＳＳ線に接続される。差動構成されたバイポーラト
ランジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのコレクタ端
子はそれぞれ相補のデータ線ＤＢ１Ｂ，ＤＢ１に共通接
続される。ＤＢ１Ｂ，ＤＢ１とＶＤＤ間にはベース端子
とコレクタ端子がＶＤＤにエミッタ端子がＤＢ１Ｂ，Ｄ
Ｂ１にそれぞれ接続されたバイポーラトランジスタＱＬ
１，ＱＬ２より構成される負荷回路が設けられる。以上
がセンスアンプ回路ＳＡ１の構成である。その出力ＤＢ
１Ｂ，ＤＢ１はバイポーラトランジスタＱ１〜ＱＮ，Ｑ
１Ｂ〜ＱＮＢのコレクタ端子から出力される。別列群に
関しても同様にＤＢ２Ｂ〜ＤＢＭＢ，ＤＢ２〜ＤＢＭが
出力される。
１において、相補のビット線ＢＬ１・ＢＬ１Ｂ〜ＢＬＮ
・ＢＬＮＢが差動構成されたバイポーラトランジスタＱ
１・Ｑ１Ｂ〜ＱＮ・ＱＮＢのベース電極に各々接続され
る。差動構成されたバイポーラトランジスタのエミッタ
端子は互いに共通接続される。各々のエミッタ共通端子
は列選択信号ＣＳ１〜ＣＳＮにより導通制御されるＮチ
ャンネルＭＯＳトランジスタＮＣＳ１〜ＮＣＳＮを介し
てＶＳＳ線に接続される。差動構成されたバイポーラト
ランジスタＱ１〜ＱＮ及びＱ１Ｂ〜ＱＮＢのコレクタ端
子はそれぞれ相補のデータ線ＤＢ１Ｂ，ＤＢ１に共通接
続される。ＤＢ１Ｂ，ＤＢ１とＶＤＤ間にはベース端子
とコレクタ端子がＶＤＤにエミッタ端子がＤＢ１Ｂ，Ｄ
Ｂ１にそれぞれ接続されたバイポーラトランジスタＱＬ
１，ＱＬ２より構成される負荷回路が設けられる。以上
がセンスアンプ回路ＳＡ１の構成である。その出力ＤＢ
１Ｂ，ＤＢ１はバイポーラトランジスタＱ１〜ＱＮ，Ｑ
１Ｂ〜ＱＮＢのコレクタ端子から出力される。別列群に
関しても同様にＤＢ２Ｂ〜ＤＢＭＢ，ＤＢ２〜ＤＢＭが
出力される。
【００２０】次段のバイポーラワイヤードオワ論理回路
は以下の様に構成される。相補のデータ線ＤＢ１Ｂ・Ｄ
Ｂ１〜ＤＢＭＢ・ＤＢＭが列群選択信号ＢＳ１〜ＢＳＮ
により導通制御されるＮチャンネルＭＯＳトランジスタ
ＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢＭＢを介してバイポー
ラトランジスタＱＢ１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭの
ベース電極にそれぞれ接続される。各列毎に設けられた
バイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１Ｂ〜
ＱＢＭＢのエミッタ端子はそれぞれ互いにワイヤードオ
ワ接続される。バイポーラトランジスタＱＢ１〜ＱＢＭ
及びＱＢ１Ｂ〜ＱＢＭＢそれぞれのコレクタ端子はＶＤ
Ｄに接続される。ＤＯ，ＤＯＢとＶＳＳ間にはそれぞれ
電流源回路Ｉ４，Ｉ３が設けられる。以上がバイポーラ
ワイヤードオワ論理回路の構成である。その出力ＤＯ，
ＤＯＢはバイポーラトランジスタＱＢ１〜ＱＢＭ，ＱＢ
１Ｂ〜ＱＱＢＭＢのエミッタ端子から出力される。
は以下の様に構成される。相補のデータ線ＤＢ１Ｂ・Ｄ
Ｂ１〜ＤＢＭＢ・ＤＢＭが列群選択信号ＢＳ１〜ＢＳＮ
により導通制御されるＮチャンネルＭＯＳトランジスタ
ＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢＭＢを介してバイポー
ラトランジスタＱＢ１Ｂ・ＱＢ１〜ＱＢＭＢ・ＱＢＭの
ベース電極にそれぞれ接続される。各列毎に設けられた
バイポーラトランジスタＱＢ１〜ＱＢＭ及びＱＢ１Ｂ〜
ＱＢＭＢのエミッタ端子はそれぞれ互いにワイヤードオ
ワ接続される。バイポーラトランジスタＱＢ１〜ＱＢＭ
及びＱＢ１Ｂ〜ＱＢＭＢそれぞれのコレクタ端子はＶＤ
Ｄに接続される。ＤＯ，ＤＯＢとＶＳＳ間にはそれぞれ
電流源回路Ｉ４，Ｉ３が設けられる。以上がバイポーラ
ワイヤードオワ論理回路の構成である。その出力ＤＯ，
ＤＯＢはバイポーラトランジスタＱＢ１〜ＱＢＭ，ＱＢ
１Ｂ〜ＱＱＢＭＢのエミッタ端子から出力される。
【００２１】動作を簡単に説明する。まず、列選択信号
ＣＳ１〜ＣＳＮによりバイポーラ差動増幅器の何れか一
つが活性化されると、相補のビット線出力が増幅されデ
ータ線に出力される。例えば、ＣＳ１がハイとなり列１
が選択されＢＬ１がロウ電位でありＢＬ１Ｂがハイ電位
の場合、Ｑ１トランジスタはオフＱ１Ｂトランジスタは
オンとなり、ＶＤＤよりＱＬ２，Ｑ１Ｂ，ＮＣＳ１を介
してＶＳＳに電流が流れ、ＤＢ１はロウ電位ＤＢ１Ｂは
ハイ電位となる。この時、他の列選択信号ＣＳ２〜ＣＳ
Ｎはロウ電位となり、入力ビット線信号の状態によらず
他の列センスアンプを構成するＱ２〜ＱＮ，Ｑ２Ｂ〜Ｑ
ＮＢはオフしている。
ＣＳ１〜ＣＳＮによりバイポーラ差動増幅器の何れか一
つが活性化されると、相補のビット線出力が増幅されデ
ータ線に出力される。例えば、ＣＳ１がハイとなり列１
が選択されＢＬ１がロウ電位でありＢＬ１Ｂがハイ電位
の場合、Ｑ１トランジスタはオフＱ１Ｂトランジスタは
オンとなり、ＶＤＤよりＱＬ２，Ｑ１Ｂ，ＮＣＳ１を介
してＶＳＳに電流が流れ、ＤＢ１はロウ電位ＤＢ１Ｂは
ハイ電位となる。この時、他の列選択信号ＣＳ２〜ＣＳ
Ｎはロウ電位となり、入力ビット線信号の状態によらず
他の列センスアンプを構成するＱ２〜ＱＮ，Ｑ２Ｂ〜Ｑ
ＮＢはオフしている。
【００２２】次段のバイポーラワイヤードオワ論理回路
の動作を説明する。列群選択信号ＢＳ１〜ＢＳＭにより
列群選択トランジスタＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢ
ＭＢの何れかが導通すると、相補のデータ線出力がＶＢ
Ｅ（オン状態のバイポーラトランジスタベース・エミッ
タ間電圧）だけレベルシフトされ出力線に現れる。例え
ば、ＢＳ１がハイとなり列群１が選択されＤＢ１がロウ
電位ＶＬでありＤＢ１Ｂがハイ電位ＶＨの場合、ＱＢ１
Ｂトランジスタのエミッタ出力ＤＯＢはＶＨ−ＶＢＥと
なり、ＤＯはロウ電位ＶＬ−ＶＢＥとなる。この時、他
の列群選択信号ＢＳ２〜ＢＳＮはロウ電位となり、入力
データ線信号の状態によらず他の列群センスアンプを構
成するＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭＢはオフして
いる。
の動作を説明する。列群選択信号ＢＳ１〜ＢＳＭにより
列群選択トランジスタＮＢ１・ＮＢ１Ｂ〜ＮＢＭ・ＮＢ
ＭＢの何れかが導通すると、相補のデータ線出力がＶＢ
Ｅ（オン状態のバイポーラトランジスタベース・エミッ
タ間電圧）だけレベルシフトされ出力線に現れる。例え
ば、ＢＳ１がハイとなり列群１が選択されＤＢ１がロウ
電位ＶＬでありＤＢ１Ｂがハイ電位ＶＨの場合、ＱＢ１
Ｂトランジスタのエミッタ出力ＤＯＢはＶＨ−ＶＢＥと
なり、ＤＯはロウ電位ＶＬ−ＶＢＥとなる。この時、他
の列群選択信号ＢＳ２〜ＢＳＮはロウ電位となり、入力
データ線信号の状態によらず他の列群センスアンプを構
成するＱＢ２〜ＱＢＭ，ＱＢ２Ｂ〜ＱＢＭＢはオフして
いる。
【００２３】バイポーラ差動アンプ回路の出力はコレク
タ出力となる。コレクタ出力は各列群に渡って配線され
るのみであり、配線長はチップ全面に渡って配線される
バイポーラワイヤードオワ論理回路の出力と違って極端
に短い。従ってコレクタ出力に非常に大きな負荷容量が
つかず遅延時間を増大させることもない。
タ出力となる。コレクタ出力は各列群に渡って配線され
るのみであり、配線長はチップ全面に渡って配線される
バイポーラワイヤードオワ論理回路の出力と違って極端
に短い。従ってコレクタ出力に非常に大きな負荷容量が
つかず遅延時間を増大させることもない。
【００２４】次段のバイポーラワイヤードオワ論理回路
の出力はエッミタ出力となる。出力の配線がチップ全面
に渡るがエミッタがワイヤードオワ接続された構成であ
るので、コレクタ共通接続の場合と比較して数分の一に
寄生容量が抑えられる。つまり、ベース・エミッタと比
較して数倍大きな容量のコレクタ・サブ間容量がつくコ
レクタ出力を避けた。
の出力はエッミタ出力となる。出力の配線がチップ全面
に渡るがエミッタがワイヤードオワ接続された構成であ
るので、コレクタ共通接続の場合と比較して数分の一に
寄生容量が抑えられる。つまり、ベース・エミッタと比
較して数倍大きな容量のコレクタ・サブ間容量がつくコ
レクタ出力を避けた。
【００２５】さらに出力ＤＯ・ＤＯＢのロウ電位は、Ｖ
Ｌ−ＶＢＥとなり、図３の従来例と比較してＶＢＥだけ
動作マージンが広がっている。
Ｌ−ＶＢＥとなり、図３の従来例と比較してＶＢＥだけ
動作マージンが広がっている。
【００２６】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００２７】
【発明の効果】本発明の半導体記憶装置は、負荷容量の
軽いバイポーラ差動アンプ回路の出力をコレクタ出力
し、負荷容量の重いバイポーラワイヤードオワ論理回路
の出力をエッミタ出力とすることによって出力の寄生負
荷容量をコレクタ出力と比較して数分の一に低減でき、
高速なデータ読みだし回路が実現できるという効果があ
る。また、二段のバイポーラワイヤードオワ論理回路の
構成をとる場合に比較してＶＢＥだけ出力信号電位が上
がり動作電源の低電圧側マージンが増加するという効果
がある。
軽いバイポーラ差動アンプ回路の出力をコレクタ出力
し、負荷容量の重いバイポーラワイヤードオワ論理回路
の出力をエッミタ出力とすることによって出力の寄生負
荷容量をコレクタ出力と比較して数分の一に低減でき、
高速なデータ読みだし回路が実現できるという効果があ
る。また、二段のバイポーラワイヤードオワ論理回路の
構成をとる場合に比較してＶＢＥだけ出力信号電位が上
がり動作電源の低電圧側マージンが増加するという効果
がある。
【図１】本発明の第一の実施例を示す図。
【図２】本発明に係わる第一の従来例を示す図。
【図３】本発明に係わる第二の従来例を示す図。
ＶＤＤ 高電圧側電源 ＶＳＳ 低電圧側電源 ＢＬ１〜ＢＬＮ，ＢＬ１Ｂ〜ＢＬＮＢ ビット線 Ｑ１〜ＱＮ，Ｑ１Ｂ〜ＱＮＢ 第一段目バイポ
ーラアンプを構成するＮＰＮバイポーラトランジスタ ＱＢ１〜ＱＢＮ，ＱＢ１Ｂ〜ＱＢＮＢ 第二段目バイポ
ーラアンプを構成するＮＰＮバイポーラトランジスタ ＱＬ１〜ＱＬ２ データ線負荷回路を構成するＮＰＮバ
イポーラトランジスタ ＱＬ３〜ＱＬ４ 出力線負荷回路を構成するＮＰＮバイ
ポーラトランジスタ ＳＡ１〜ＳＡＭ バイポーラ差動アンプ回路 ＷＡ１〜ＷＡＭ ワイヤードオワ論理回路 ＣＳ１〜ＣＳＮ 列選択信
号 ＮＣＳ１〜ＮＣＳＮ，ＮＢＳ１〜ＮＢＳＭ 列選択Ｎ
チャンネルＭＯＳトランジスタ ＤＢ１〜ＤＢＭ，ＤＢ１Ｂ〜ＤＢＭＢ データ線 ＢＳ１〜ＢＳＭ 列群選択
信号 ＮＢ１〜ＮＢＭ，ＮＢ１Ｂ〜ＮＢＭＢ 列群選択
ＮチャンネルＭＯＳトランジスタ Ｉ１〜Ｉ４ 電流源回
路 ＤＯ，ＤＯＢ 出力信号
ーラアンプを構成するＮＰＮバイポーラトランジスタ ＱＢ１〜ＱＢＮ，ＱＢ１Ｂ〜ＱＢＮＢ 第二段目バイポ
ーラアンプを構成するＮＰＮバイポーラトランジスタ ＱＬ１〜ＱＬ２ データ線負荷回路を構成するＮＰＮバ
イポーラトランジスタ ＱＬ３〜ＱＬ４ 出力線負荷回路を構成するＮＰＮバイ
ポーラトランジスタ ＳＡ１〜ＳＡＭ バイポーラ差動アンプ回路 ＷＡ１〜ＷＡＭ ワイヤードオワ論理回路 ＣＳ１〜ＣＳＮ 列選択信
号 ＮＣＳ１〜ＮＣＳＮ，ＮＢＳ１〜ＮＢＳＭ 列選択Ｎ
チャンネルＭＯＳトランジスタ ＤＢ１〜ＤＢＭ，ＤＢ１Ｂ〜ＤＢＭＢ データ線 ＢＳ１〜ＢＳＭ 列群選択
信号 ＮＢ１〜ＮＢＭ，ＮＢ１Ｂ〜ＮＢＭＢ 列群選択
ＮチャンネルＭＯＳトランジスタ Ｉ１〜Ｉ４ 電流源回
路 ＤＯ，ＤＯＢ 出力信号
Claims (4)
- 【請求項１】マトリクス状に配置された複数のメモリセ
ル群と、前記メモリセル群の各列毎に設けられ各メモリ
セルのデータをバイポーラ増幅器に転送するビット線対
と、各列毎に設けられ列選択信号によって活性化される
バイポーラ増幅器と、前記第バイポーラ増幅器の出力が
各列群毎に共通接続されたデータ線対と、各列群毎に設
けられ前記データ線対が列群選択信号により導通制御さ
れる列群選択回路を介して接続されるバイポーラワイヤ
ードオワ論理回路とを有する半導体記憶装置において、
前記バイポーラ増幅器の出力であるデータ線対がコレク
タから取り出され、前記列群毎に設けられたバイポーラ
ワイヤードオワ論理回路の出力がエミッタから取り出さ
れて成ることを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載のバイポーラ増幅器は、ビッ
ト線対がベース電極に接続されエミッタ電極が第一のノ
ードに共通接続されコレクタが各列群毎に共通接続され
たバイポーラトランジスタペアと、第一の電源とコレク
タ共通接続端子間に設けられた負荷回路と、前記第一の
ノードと第二の電源との間に設けられ列選択信号により
導通制御されるＭＯＳトランジスタより成る列選択回路
により構成される差動増幅器であることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】請求項１記載のバイポーラワイヤードオワ
論理回路が、データ線対が列群選択信号により導通制御
されるＭＯＳトランジスタにより成る列選択回路を介し
てベース電極に接続されコレクタ電極が第一の電源に共
通接続されエミッタ電極が他の列群に設けられたバイポ
ーラワイヤードオワ論理回路を構成するバイポーラトラ
ンジスタのエミッタ電極と共通接続されたバイポーラト
ランジスタペアと、第二の電源とエミッタ共通接続端子
間に電流源回路が設けられて成るバイポーラワイヤード
オワ論理回路であることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】請求項１記載のバイポーラワイヤードオワ
論理回路の出力が半導体記憶装置のの長辺に渡って配線
されて成ることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215235A JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215235A JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554676A true JPH0554676A (ja) | 1993-03-05 |
Family
ID=16668958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215235A Pending JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9745734B2 (en) | 2009-01-22 | 2017-08-29 | William Francis Swanston | Weir grate |
-
1991
- 1991-08-27 JP JP3215235A patent/JPH0554676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9745734B2 (en) | 2009-01-22 | 2017-08-29 | William Francis Swanston | Weir grate |
| US10392791B2 (en) | 2009-01-22 | 2019-08-27 | William Francis Swanston | Weir grate |
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