JPH0554676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0554676A JPH0554676A JP3215235A JP21523591A JPH0554676A JP H0554676 A JPH0554676 A JP H0554676A JP 3215235 A JP3215235 A JP 3215235A JP 21523591 A JP21523591 A JP 21523591A JP H0554676 A JPH0554676 A JP H0554676A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar
- output
- column
- emitter
- wired
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】マトリクス状に配置された複数のメモリセル群
と、ビット線と、各列毎に設けられたバイポーラ増幅器
と、各列群毎に共通接続されたデータ線対と、各列群毎
に設けられたバイポーラワイヤードオワ論理回路とを有
する半導体記憶装置において、前記バイポーラ増幅器の
出力がコレクタから取り出され、前記列群毎に設けられ
たバイポーラワイヤードオワ論理回路の出力がエミッタ
から取り出されて成る。また、前記記載のバイポーラワ
イヤードオワ論理回路の出力が半導体記憶装置の長辺に
渡って配線されて成る。 【効果】出力の寄生負荷容量をコレクタ出力と比較して
数分の一に低減でき、高速なデータ読みだし回路が実現
できるという効果がある。また、低電圧側マージンが増
加するという効果がある。
と、ビット線と、各列毎に設けられたバイポーラ増幅器
と、各列群毎に共通接続されたデータ線対と、各列群毎
に設けられたバイポーラワイヤードオワ論理回路とを有
する半導体記憶装置において、前記バイポーラ増幅器の
出力がコレクタから取り出され、前記列群毎に設けられ
たバイポーラワイヤードオワ論理回路の出力がエミッタ
から取り出されて成る。また、前記記載のバイポーラワ
イヤードオワ論理回路の出力が半導体記憶装置の長辺に
渡って配線されて成る。 【効果】出力の寄生負荷容量をコレクタ出力と比較して
数分の一に低減でき、高速なデータ読みだし回路が実現
できるという効果がある。また、低電圧側マージンが増
加するという効果がある。
Description
【0001】
【産業上の利用分野】本発明は特にバイポーラトランジ
スタとMOSトランジスタとを同一基板上に形成するB
ICMOSプロセスを用いて作られたスタティク型RA
Mのセンスアンプ回路の構成に関する。
スタとMOSトランジスタとを同一基板上に形成するB
ICMOSプロセスを用いて作られたスタティク型RA
Mのセンスアンプ回路の構成に関する。
【0002】
【従来の技術】従来、図2に示される様なセンスアンプ
の構成が提案されている。
の構成が提案されている。
【0003】図2において相補のビット線BL1・BL
1B〜BLN・BLNBが差動構成されたバイポーラト
ランジスタQ1・Q1B〜QN・QNBのベース電極に
各々接続される。差動構成されたバイポーラトランジス
タのエミッタ端子は互いに共通接続される。各々のエミ
ッタ共通端子は列選択信号CS1〜CSNにより導通制
御されるNチャンネルMOSトランジスタNCS1〜N
CSNを介してVSS線に接続される。差動構成された
バイポーラトランジスタQ1〜QN及びQ1B〜QNB
のコレクタ端子はそれぞれ相補のデータ線DB1B,D
B1に共通接続される。DB1B,DB1とVDD間に
はベース端子とコレクタ端子がVDDにエミッタ端子が
DB1B,DB1にそれぞれ接続されたバイポーラトラ
ンジスタQL1,QL2より構成される負荷回路が設け
られる。以上が第一段目のセンスアンプ回路SA1の構
成である。その出力DB1B,DB1はバイポーラトラ
ンジスタQ1〜QN,Q1B〜QNBのコレクタ端子か
ら出力される。別列群に関しても同様にDB2B〜DB
MB,DB2〜DBMが出力される。
1B〜BLN・BLNBが差動構成されたバイポーラト
ランジスタQ1・Q1B〜QN・QNBのベース電極に
各々接続される。差動構成されたバイポーラトランジス
タのエミッタ端子は互いに共通接続される。各々のエミ
ッタ共通端子は列選択信号CS1〜CSNにより導通制
御されるNチャンネルMOSトランジスタNCS1〜N
CSNを介してVSS線に接続される。差動構成された
バイポーラトランジスタQ1〜QN及びQ1B〜QNB
のコレクタ端子はそれぞれ相補のデータ線DB1B,D
B1に共通接続される。DB1B,DB1とVDD間に
はベース端子とコレクタ端子がVDDにエミッタ端子が
DB1B,DB1にそれぞれ接続されたバイポーラトラ
ンジスタQL1,QL2より構成される負荷回路が設け
られる。以上が第一段目のセンスアンプ回路SA1の構
成である。その出力DB1B,DB1はバイポーラトラ
ンジスタQ1〜QN,Q1B〜QNBのコレクタ端子か
ら出力される。別列群に関しても同様にDB2B〜DB
MB,DB2〜DBMが出力される。
【0004】第二段目センスアンプ回路は以下の様に構
成される。相補のデータ線DB1B・DB1〜DBMB
・DBMは差動構成されたバイポーラトランジスタQB
1B・QB1〜QBMB・QBMのベース電極にそれぞ
れ接続される。差動構成されたバイポーラトランジスタ
のエミッタ端子は互いに共通接続される。それぞれのエ
ミッタ共通端子は列群選択信号BS1〜BSMにより導
通制御されるNチャンネルMOSトランジスタNBS1
〜NBSNを介してVSS線に接続される。差動構成さ
れたバイポーラトランジスタQB1〜QBM及びQB1
B〜QBMBのコレクタ端子はそれぞれ相補の出力線線
DO,DOBに共通接続される。DO,DOBとVDD
間にはベース端子とコレクタ端子がVDDにエミッタ端
子がDO,DOBにそれぞれ接続されたバイポーラトラ
ンジスタQL3,QL4より構成される負荷回路が設け
られる。以上が第二段目のセンスアンプ回路の構成であ
る。その出力DO,DOBはバイポーラトランジスタQ
B1〜QBM,QB1B〜QQBMBのコレクタ端子か
ら出力される。
成される。相補のデータ線DB1B・DB1〜DBMB
・DBMは差動構成されたバイポーラトランジスタQB
1B・QB1〜QBMB・QBMのベース電極にそれぞ
れ接続される。差動構成されたバイポーラトランジスタ
のエミッタ端子は互いに共通接続される。それぞれのエ
ミッタ共通端子は列群選択信号BS1〜BSMにより導
通制御されるNチャンネルMOSトランジスタNBS1
〜NBSNを介してVSS線に接続される。差動構成さ
れたバイポーラトランジスタQB1〜QBM及びQB1
B〜QBMBのコレクタ端子はそれぞれ相補の出力線線
DO,DOBに共通接続される。DO,DOBとVDD
間にはベース端子とコレクタ端子がVDDにエミッタ端
子がDO,DOBにそれぞれ接続されたバイポーラトラ
ンジスタQL3,QL4より構成される負荷回路が設け
られる。以上が第二段目のセンスアンプ回路の構成であ
る。その出力DO,DOBはバイポーラトランジスタQ
B1〜QBM,QB1B〜QQBMBのコレクタ端子か
ら出力される。
【0005】動作を簡単に説明する。まず、列選択信号
CS1〜CSNにより第一段目のバイポーラ差動増幅器
の何れか一つが活性化されると、相補のビット線出力が
増幅されデータ線に出力される。例えば、CS1がハイ
となり列1が選択されBL1がロウ電位でありBL1B
がハイ電位の場合、Q1トランジスタはオフQ1Bトラ
ンジスタはオンとなり、VDDよりQL2,Q1B,N
CS1を介してVSSに電流が流れ、DB1はロウ電位
DB1Bはハイ電位となる。この時、他の列選択信号C
S2〜CSNはロウ電位となり、入力ビット線信号の状
態によらず他の列センスアンプを構成するQ2〜QN,
Q2B〜QNBはオフしている。
CS1〜CSNにより第一段目のバイポーラ差動増幅器
の何れか一つが活性化されると、相補のビット線出力が
増幅されデータ線に出力される。例えば、CS1がハイ
となり列1が選択されBL1がロウ電位でありBL1B
がハイ電位の場合、Q1トランジスタはオフQ1Bトラ
ンジスタはオンとなり、VDDよりQL2,Q1B,N
CS1を介してVSSに電流が流れ、DB1はロウ電位
DB1Bはハイ電位となる。この時、他の列選択信号C
S2〜CSNはロウ電位となり、入力ビット線信号の状
態によらず他の列センスアンプを構成するQ2〜QN,
Q2B〜QNBはオフしている。
【0006】第二段目センスアンプの動作を説明する。
列群選択信号BS1〜BSMにより第二段目のバイポー
ラ差動増幅器の何れか一つが活性化されると、相補のデ
ータ線出力が増幅され出力線に現れる。例えば、BS1
がハイとなり列群1が選択されDB1がロウ電位であり
DB1Bがハイ電位の場合、QB1トランジスタはオフ
QB1Bトランジスタはオンとなり、VDDよりQL
4,QB1B,NBS1を介してVSSに電流が流れ、
DOはロウ電位DOBはハイ電位となる。この時、他の
列群選択信号BS2〜BSNはロウ電位となり、入力デ
ータ線信号の状態によらず他の列群センスアンプを構成
するQB2〜QBM,QB2B〜QBMBはオフしてい
る。
列群選択信号BS1〜BSMにより第二段目のバイポー
ラ差動増幅器の何れか一つが活性化されると、相補のデ
ータ線出力が増幅され出力線に現れる。例えば、BS1
がハイとなり列群1が選択されDB1がロウ電位であり
DB1Bがハイ電位の場合、QB1トランジスタはオフ
QB1Bトランジスタはオンとなり、VDDよりQL
4,QB1B,NBS1を介してVSSに電流が流れ、
DOはロウ電位DOBはハイ電位となる。この時、他の
列群選択信号BS2〜BSNはロウ電位となり、入力デ
ータ線信号の状態によらず他の列群センスアンプを構成
するQB2〜QBM,QB2B〜QBMBはオフしてい
る。
【0007】次に、図3に示される従来例について説明
する。
する。
【0008】図3において相補のビット線BL1・BL
1B〜BLN・BLNBが列選択信号CS1〜CSNに
より導通制御されるNチャンネルMOSトランジスタN
1・N1B〜NN・NNBを介してバイポーラトランジ
スタQ1・Q1B〜QN・QNBのベース電極に各々接
続される。各列毎に設けられたバイポーラトランジスタ
Q1〜QN及びQ1B〜QNBのエミッタ端子はそれぞ
れ互いにワイヤードオワ接続される。バイポーラトラン
ジスタQ1〜QN及びQ1B〜QNBのコレクタ端子は
VDDに接続される。DB1B,DB1とVSS間には
それぞれ電流源回路がI1,I2が設けられる。以上が
第一段目のバイポーラワイヤードオワ論理回路WA1の
構成である。その出力DB1B,DB1はバイポーラト
ランジスタQ1〜QN,Q1B〜QNBのエミッタ端子
から出力される。別列群に関しても同様にDB2B〜D
BMB,DB2〜DBMが出力される。
1B〜BLN・BLNBが列選択信号CS1〜CSNに
より導通制御されるNチャンネルMOSトランジスタN
1・N1B〜NN・NNBを介してバイポーラトランジ
スタQ1・Q1B〜QN・QNBのベース電極に各々接
続される。各列毎に設けられたバイポーラトランジスタ
Q1〜QN及びQ1B〜QNBのエミッタ端子はそれぞ
れ互いにワイヤードオワ接続される。バイポーラトラン
ジスタQ1〜QN及びQ1B〜QNBのコレクタ端子は
VDDに接続される。DB1B,DB1とVSS間には
それぞれ電流源回路がI1,I2が設けられる。以上が
第一段目のバイポーラワイヤードオワ論理回路WA1の
構成である。その出力DB1B,DB1はバイポーラト
ランジスタQ1〜QN,Q1B〜QNBのエミッタ端子
から出力される。別列群に関しても同様にDB2B〜D
BMB,DB2〜DBMが出力される。
【0009】第二段目バイポーラワイヤードオワ論理回
路は以下の様に構成される。相補のデータ線DB1B・
DB1〜DBMB・DBMが列群選択信号BS1〜BS
Nにより導通制御されるNチャンネルMOSトランジス
タNB1・NB1B〜NBM・NBMBを介してバイポ
ーラトランジスタQB1B・QB1〜QBMB・QBM
のベース電極にそれぞれ接続される。各列毎に設けられ
たバイポーラトランジスタQB1〜QBM及びQB1B
〜QBMBのエミッタ端子はそれぞれ互いにワイヤード
オワ接続される。バイポーラトランジスタQB1〜QB
M及びQB1B〜QBMBそれぞれのコレクタ端子はV
DDに接続される。DO,DOBとVSS間にはそれぞ
れ電流源回路I4,I3が設けられる。以上が第二段目
のバイポーラワイヤードオワ論理回路の構成である。そ
の出力DO,DOBはバイポーラトランジスタQB1〜
QBM,QB1B〜QQBMBのエミッタ端子から出力
される。
路は以下の様に構成される。相補のデータ線DB1B・
DB1〜DBMB・DBMが列群選択信号BS1〜BS
Nにより導通制御されるNチャンネルMOSトランジス
タNB1・NB1B〜NBM・NBMBを介してバイポ
ーラトランジスタQB1B・QB1〜QBMB・QBM
のベース電極にそれぞれ接続される。各列毎に設けられ
たバイポーラトランジスタQB1〜QBM及びQB1B
〜QBMBのエミッタ端子はそれぞれ互いにワイヤード
オワ接続される。バイポーラトランジスタQB1〜QB
M及びQB1B〜QBMBそれぞれのコレクタ端子はV
DDに接続される。DO,DOBとVSS間にはそれぞ
れ電流源回路I4,I3が設けられる。以上が第二段目
のバイポーラワイヤードオワ論理回路の構成である。そ
の出力DO,DOBはバイポーラトランジスタQB1〜
QBM,QB1B〜QQBMBのエミッタ端子から出力
される。
【0010】動作を簡単に説明する。まず、列選択信号
CS1〜CSNにより列選択トランジスタN1・N1B
〜NN・NNBの何れかが導通すると、相補のビット線
出力がVBE(オン状態のバイポーラトランジスタベー
ス・エミッタ間電圧)だけレベルシフトされデータ線に
出力される。例えば、CS1がハイとなり列1が選択さ
れBL1がロウ電位VLでありBL1Bがハイ電位VH
の場合、Q1Bトランジスタのエミッタ出力DB1Bは
VH−VBEとなり、DB1はロウ電位VL−VBEと
なる。この時、他の列選択信号CS2〜CSNはロウ電
位となり、入力ビット線信号の状態によらず他の列に設
けられたQ2〜QN,Q2B〜QNBはオフしている。
CS1〜CSNにより列選択トランジスタN1・N1B
〜NN・NNBの何れかが導通すると、相補のビット線
出力がVBE(オン状態のバイポーラトランジスタベー
ス・エミッタ間電圧)だけレベルシフトされデータ線に
出力される。例えば、CS1がハイとなり列1が選択さ
れBL1がロウ電位VLでありBL1Bがハイ電位VH
の場合、Q1Bトランジスタのエミッタ出力DB1Bは
VH−VBEとなり、DB1はロウ電位VL−VBEと
なる。この時、他の列選択信号CS2〜CSNはロウ電
位となり、入力ビット線信号の状態によらず他の列に設
けられたQ2〜QN,Q2B〜QNBはオフしている。
【0011】第二段目バイポーラワイヤードオワ論理回
路の動作を説明する。列群選択信号BS1〜BSMによ
り列群選択トランジスタNB1・NB1B〜NBM・N
BMBの何れかが導通すると、相補のデータ線出力がV
BE(オン状態のバイポーラトランジスタベース・エミ
ッタ間電圧)だけレベルシフトされ出力線に現れる。例
えば、BS1がハイとなり列群1が選択されDB1がロ
ウ電位VL−VBEでありDB1Bがハイ電位VH−V
BEの場合、QB1Bトランジスタのエミッタ出力DO
BはVH−2VBEとなり、DOはロウ電位VL−2V
BEとなる。この時、他の列群選択信号BS2〜BSN
はロウ電位となり、入力データ線信号の状態によらず他
の列群に設けられたQB2〜QBM,QB2B〜QBM
Bはオフしている。
路の動作を説明する。列群選択信号BS1〜BSMによ
り列群選択トランジスタNB1・NB1B〜NBM・N
BMBの何れかが導通すると、相補のデータ線出力がV
BE(オン状態のバイポーラトランジスタベース・エミ
ッタ間電圧)だけレベルシフトされ出力線に現れる。例
えば、BS1がハイとなり列群1が選択されDB1がロ
ウ電位VL−VBEでありDB1Bがハイ電位VH−V
BEの場合、QB1Bトランジスタのエミッタ出力DO
BはVH−2VBEとなり、DOはロウ電位VL−2V
BEとなる。この時、他の列群選択信号BS2〜BSN
はロウ電位となり、入力データ線信号の状態によらず他
の列群に設けられたQB2〜QBM,QB2B〜QBM
Bはオフしている。
【0012】
【発明が解決しようとする課題】図2に示された従来例
においては、第二段目センスアンプの出力がコレクタ端
子より取り出される。出力線DO及びDOBは他の列群
センスアンプのコレクタ端子と共通接続される。出力線
DO及びDOBがチップの長辺方向に渡って配線される
場合には、配線の寄生容量に加えてバイポーラトランジ
スタのコレクタ・サブ間及びベース・コレクタ間の寄生
容量が付加される。一般にコレクタ・サブ間容量は、ベ
ース・エッミタ間容量と比較してその対抗面積が広い為
数倍大きな値となる。従って、その配線遅延は無視でき
ない値となりSRAMの読みだし遅延が増大するという
欠点があった。
においては、第二段目センスアンプの出力がコレクタ端
子より取り出される。出力線DO及びDOBは他の列群
センスアンプのコレクタ端子と共通接続される。出力線
DO及びDOBがチップの長辺方向に渡って配線される
場合には、配線の寄生容量に加えてバイポーラトランジ
スタのコレクタ・サブ間及びベース・コレクタ間の寄生
容量が付加される。一般にコレクタ・サブ間容量は、ベ
ース・エッミタ間容量と比較してその対抗面積が広い為
数倍大きな値となる。従って、その配線遅延は無視でき
ない値となりSRAMの読みだし遅延が増大するという
欠点があった。
【0013】図3に示された従来例においては、第一段
目ワイヤードオワ論理回路の出力及び第二段目ワイヤー
ドオワ論理回路の出力がエッミタから取り出される為、
第二段目の出力信号のレベルが低くなる。例えば、ビッ
ト線のハイ電位をVDD−1.5Vに設定した場合に
は、出力DO,DOBのハイ電位はVDD−1.5V−
2VBE(VDD=5.0Vの場合、1.9V)とな
る。つまり、出力の電位が下がり過ぎVDDマージンが
低下するという欠点があった。本発明は、上記の様な問
題点を解決するもので高速で低電圧動作の可能な半導体
記憶装置を提供することを目的とする。
目ワイヤードオワ論理回路の出力及び第二段目ワイヤー
ドオワ論理回路の出力がエッミタから取り出される為、
第二段目の出力信号のレベルが低くなる。例えば、ビッ
ト線のハイ電位をVDD−1.5Vに設定した場合に
は、出力DO,DOBのハイ電位はVDD−1.5V−
2VBE(VDD=5.0Vの場合、1.9V)とな
る。つまり、出力の電位が下がり過ぎVDDマージンが
低下するという欠点があった。本発明は、上記の様な問
題点を解決するもので高速で低電圧動作の可能な半導体
記憶装置を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された複数のメモリセル群と、
前記メモリセル群の各列毎に設けられ各メモリセルのデ
ータをバイポーラ増幅器に転送するビット線対と、各列
毎に設けられ列選択信号によって活性化されるバイポー
ラ増幅器と、前記第バイポーラ増幅器の出力が各列群毎
に共通接続されたデータ線対と、各列群毎に設けられ前
記データ線対が列群選択信号により導通制御される列群
選択回路を介して接続されるバイポーラワイヤードオワ
論理回路とを有する半導体記憶装置において、前記バイ
ポーラ増幅器の出力であるデータ線対がコレクタから取
り出され、前記列群毎に設けられたバイポーラワイヤー
ドオワ論理回路の出力がエミッタから取り出されて成る
ことを特徴とする。
は、マトリクス状に配置された複数のメモリセル群と、
前記メモリセル群の各列毎に設けられ各メモリセルのデ
ータをバイポーラ増幅器に転送するビット線対と、各列
毎に設けられ列選択信号によって活性化されるバイポー
ラ増幅器と、前記第バイポーラ増幅器の出力が各列群毎
に共通接続されたデータ線対と、各列群毎に設けられ前
記データ線対が列群選択信号により導通制御される列群
選択回路を介して接続されるバイポーラワイヤードオワ
論理回路とを有する半導体記憶装置において、前記バイ
ポーラ増幅器の出力であるデータ線対がコレクタから取
り出され、前記列群毎に設けられたバイポーラワイヤー
ドオワ論理回路の出力がエミッタから取り出されて成る
ことを特徴とする。
【0015】前記記載のバイポーラ増幅器は、ビット線
対がベース電極に接続されエミッタ電極が第一のノード
に共通接続されコレクタが各列群毎に共通接続されたバ
イポーラトランジスタペアと、第一の電源とコレクタ共
通接続端子間に設けられた負荷回路と、前記第一のノー
ドと第二の電源との間に設けられ列選択信号により導通
制御されるMOSトランジスタより成る列選択回路によ
り構成される差動増幅器であることを特徴とする。
対がベース電極に接続されエミッタ電極が第一のノード
に共通接続されコレクタが各列群毎に共通接続されたバ
イポーラトランジスタペアと、第一の電源とコレクタ共
通接続端子間に設けられた負荷回路と、前記第一のノー
ドと第二の電源との間に設けられ列選択信号により導通
制御されるMOSトランジスタより成る列選択回路によ
り構成される差動増幅器であることを特徴とする。
【0016】前記記載のバイポーラワイヤードオワ論理
回路が、データ線対が列群選択信号により導通制御され
るMOSトランジスタにより成る列選択回路を介してベ
ース電極に接続されコレクタ電極が第一の電源に共通接
続されエミッタ電極が他の列群に設けられたバイポーラ
ワイヤードオワ論理回路を構成するバイポーラトランジ
スタのエミッタ電極と共通接続されたバイポーラトラン
ジスタペアと、第二の電源とエミッタ共通接続端子間に
電流源回路が設けられて成るバイポーラワイヤードオワ
論理回路であることを特徴とする。
回路が、データ線対が列群選択信号により導通制御され
るMOSトランジスタにより成る列選択回路を介してベ
ース電極に接続されコレクタ電極が第一の電源に共通接
続されエミッタ電極が他の列群に設けられたバイポーラ
ワイヤードオワ論理回路を構成するバイポーラトランジ
スタのエミッタ電極と共通接続されたバイポーラトラン
ジスタペアと、第二の電源とエミッタ共通接続端子間に
電流源回路が設けられて成るバイポーラワイヤードオワ
論理回路であることを特徴とする。
【0017】前記記載のバイポーラワイヤードオワ論理
回路の出力が半導体記憶装置のの長辺に渡って配線され
て成ることを特徴とする。
回路の出力が半導体記憶装置のの長辺に渡って配線され
て成ることを特徴とする。
【0018】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【0019】図1は本発明の実施例を示す図である。図
1において、相補のビット線BL1・BL1B〜BLN
・BLNBが差動構成されたバイポーラトランジスタQ
1・Q1B〜QN・QNBのベース電極に各々接続され
る。差動構成されたバイポーラトランジスタのエミッタ
端子は互いに共通接続される。各々のエミッタ共通端子
は列選択信号CS1〜CSNにより導通制御されるNチ
ャンネルMOSトランジスタNCS1〜NCSNを介し
てVSS線に接続される。差動構成されたバイポーラト
ランジスタQ1〜QN及びQ1B〜QNBのコレクタ端
子はそれぞれ相補のデータ線DB1B,DB1に共通接
続される。DB1B,DB1とVDD間にはベース端子
とコレクタ端子がVDDにエミッタ端子がDB1B,D
B1にそれぞれ接続されたバイポーラトランジスタQL
1,QL2より構成される負荷回路が設けられる。以上
がセンスアンプ回路SA1の構成である。その出力DB
1B,DB1はバイポーラトランジスタQ1〜QN,Q
1B〜QNBのコレクタ端子から出力される。別列群に
関しても同様にDB2B〜DBMB,DB2〜DBMが
出力される。
1において、相補のビット線BL1・BL1B〜BLN
・BLNBが差動構成されたバイポーラトランジスタQ
1・Q1B〜QN・QNBのベース電極に各々接続され
る。差動構成されたバイポーラトランジスタのエミッタ
端子は互いに共通接続される。各々のエミッタ共通端子
は列選択信号CS1〜CSNにより導通制御されるNチ
ャンネルMOSトランジスタNCS1〜NCSNを介し
てVSS線に接続される。差動構成されたバイポーラト
ランジスタQ1〜QN及びQ1B〜QNBのコレクタ端
子はそれぞれ相補のデータ線DB1B,DB1に共通接
続される。DB1B,DB1とVDD間にはベース端子
とコレクタ端子がVDDにエミッタ端子がDB1B,D
B1にそれぞれ接続されたバイポーラトランジスタQL
1,QL2より構成される負荷回路が設けられる。以上
がセンスアンプ回路SA1の構成である。その出力DB
1B,DB1はバイポーラトランジスタQ1〜QN,Q
1B〜QNBのコレクタ端子から出力される。別列群に
関しても同様にDB2B〜DBMB,DB2〜DBMが
出力される。
【0020】次段のバイポーラワイヤードオワ論理回路
は以下の様に構成される。相補のデータ線DB1B・D
B1〜DBMB・DBMが列群選択信号BS1〜BSN
により導通制御されるNチャンネルMOSトランジスタ
NB1・NB1B〜NBM・NBMBを介してバイポー
ラトランジスタQB1B・QB1〜QBMB・QBMの
ベース電極にそれぞれ接続される。各列毎に設けられた
バイポーラトランジスタQB1〜QBM及びQB1B〜
QBMBのエミッタ端子はそれぞれ互いにワイヤードオ
ワ接続される。バイポーラトランジスタQB1〜QBM
及びQB1B〜QBMBそれぞれのコレクタ端子はVD
Dに接続される。DO,DOBとVSS間にはそれぞれ
電流源回路I4,I3が設けられる。以上がバイポーラ
ワイヤードオワ論理回路の構成である。その出力DO,
DOBはバイポーラトランジスタQB1〜QBM,QB
1B〜QQBMBのエミッタ端子から出力される。
は以下の様に構成される。相補のデータ線DB1B・D
B1〜DBMB・DBMが列群選択信号BS1〜BSN
により導通制御されるNチャンネルMOSトランジスタ
NB1・NB1B〜NBM・NBMBを介してバイポー
ラトランジスタQB1B・QB1〜QBMB・QBMの
ベース電極にそれぞれ接続される。各列毎に設けられた
バイポーラトランジスタQB1〜QBM及びQB1B〜
QBMBのエミッタ端子はそれぞれ互いにワイヤードオ
ワ接続される。バイポーラトランジスタQB1〜QBM
及びQB1B〜QBMBそれぞれのコレクタ端子はVD
Dに接続される。DO,DOBとVSS間にはそれぞれ
電流源回路I4,I3が設けられる。以上がバイポーラ
ワイヤードオワ論理回路の構成である。その出力DO,
DOBはバイポーラトランジスタQB1〜QBM,QB
1B〜QQBMBのエミッタ端子から出力される。
【0021】動作を簡単に説明する。まず、列選択信号
CS1〜CSNによりバイポーラ差動増幅器の何れか一
つが活性化されると、相補のビット線出力が増幅されデ
ータ線に出力される。例えば、CS1がハイとなり列1
が選択されBL1がロウ電位でありBL1Bがハイ電位
の場合、Q1トランジスタはオフQ1Bトランジスタは
オンとなり、VDDよりQL2,Q1B,NCS1を介
してVSSに電流が流れ、DB1はロウ電位DB1Bは
ハイ電位となる。この時、他の列選択信号CS2〜CS
Nはロウ電位となり、入力ビット線信号の状態によらず
他の列センスアンプを構成するQ2〜QN,Q2B〜Q
NBはオフしている。
CS1〜CSNによりバイポーラ差動増幅器の何れか一
つが活性化されると、相補のビット線出力が増幅されデ
ータ線に出力される。例えば、CS1がハイとなり列1
が選択されBL1がロウ電位でありBL1Bがハイ電位
の場合、Q1トランジスタはオフQ1Bトランジスタは
オンとなり、VDDよりQL2,Q1B,NCS1を介
してVSSに電流が流れ、DB1はロウ電位DB1Bは
ハイ電位となる。この時、他の列選択信号CS2〜CS
Nはロウ電位となり、入力ビット線信号の状態によらず
他の列センスアンプを構成するQ2〜QN,Q2B〜Q
NBはオフしている。
【0022】次段のバイポーラワイヤードオワ論理回路
の動作を説明する。列群選択信号BS1〜BSMにより
列群選択トランジスタNB1・NB1B〜NBM・NB
MBの何れかが導通すると、相補のデータ線出力がVB
E(オン状態のバイポーラトランジスタベース・エミッ
タ間電圧)だけレベルシフトされ出力線に現れる。例え
ば、BS1がハイとなり列群1が選択されDB1がロウ
電位VLでありDB1Bがハイ電位VHの場合、QB1
Bトランジスタのエミッタ出力DOBはVH−VBEと
なり、DOはロウ電位VL−VBEとなる。この時、他
の列群選択信号BS2〜BSNはロウ電位となり、入力
データ線信号の状態によらず他の列群センスアンプを構
成するQB2〜QBM,QB2B〜QBMBはオフして
いる。
の動作を説明する。列群選択信号BS1〜BSMにより
列群選択トランジスタNB1・NB1B〜NBM・NB
MBの何れかが導通すると、相補のデータ線出力がVB
E(オン状態のバイポーラトランジスタベース・エミッ
タ間電圧)だけレベルシフトされ出力線に現れる。例え
ば、BS1がハイとなり列群1が選択されDB1がロウ
電位VLでありDB1Bがハイ電位VHの場合、QB1
Bトランジスタのエミッタ出力DOBはVH−VBEと
なり、DOはロウ電位VL−VBEとなる。この時、他
の列群選択信号BS2〜BSNはロウ電位となり、入力
データ線信号の状態によらず他の列群センスアンプを構
成するQB2〜QBM,QB2B〜QBMBはオフして
いる。
【0023】バイポーラ差動アンプ回路の出力はコレク
タ出力となる。コレクタ出力は各列群に渡って配線され
るのみであり、配線長はチップ全面に渡って配線される
バイポーラワイヤードオワ論理回路の出力と違って極端
に短い。従ってコレクタ出力に非常に大きな負荷容量が
つかず遅延時間を増大させることもない。
タ出力となる。コレクタ出力は各列群に渡って配線され
るのみであり、配線長はチップ全面に渡って配線される
バイポーラワイヤードオワ論理回路の出力と違って極端
に短い。従ってコレクタ出力に非常に大きな負荷容量が
つかず遅延時間を増大させることもない。
【0024】次段のバイポーラワイヤードオワ論理回路
の出力はエッミタ出力となる。出力の配線がチップ全面
に渡るがエミッタがワイヤードオワ接続された構成であ
るので、コレクタ共通接続の場合と比較して数分の一に
寄生容量が抑えられる。つまり、ベース・エミッタと比
較して数倍大きな容量のコレクタ・サブ間容量がつくコ
レクタ出力を避けた。
の出力はエッミタ出力となる。出力の配線がチップ全面
に渡るがエミッタがワイヤードオワ接続された構成であ
るので、コレクタ共通接続の場合と比較して数分の一に
寄生容量が抑えられる。つまり、ベース・エミッタと比
較して数倍大きな容量のコレクタ・サブ間容量がつくコ
レクタ出力を避けた。
【0025】さらに出力DO・DOBのロウ電位は、V
L−VBEとなり、図3の従来例と比較してVBEだけ
動作マージンが広がっている。
L−VBEとなり、図3の従来例と比較してVBEだけ
動作マージンが広がっている。
【0026】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【0027】
【発明の効果】本発明の半導体記憶装置は、負荷容量の
軽いバイポーラ差動アンプ回路の出力をコレクタ出力
し、負荷容量の重いバイポーラワイヤードオワ論理回路
の出力をエッミタ出力とすることによって出力の寄生負
荷容量をコレクタ出力と比較して数分の一に低減でき、
高速なデータ読みだし回路が実現できるという効果があ
る。また、二段のバイポーラワイヤードオワ論理回路の
構成をとる場合に比較してVBEだけ出力信号電位が上
がり動作電源の低電圧側マージンが増加するという効果
がある。
軽いバイポーラ差動アンプ回路の出力をコレクタ出力
し、負荷容量の重いバイポーラワイヤードオワ論理回路
の出力をエッミタ出力とすることによって出力の寄生負
荷容量をコレクタ出力と比較して数分の一に低減でき、
高速なデータ読みだし回路が実現できるという効果があ
る。また、二段のバイポーラワイヤードオワ論理回路の
構成をとる場合に比較してVBEだけ出力信号電位が上
がり動作電源の低電圧側マージンが増加するという効果
がある。
【図1】本発明の第一の実施例を示す図。
【図2】本発明に係わる第一の従来例を示す図。
【図3】本発明に係わる第二の従来例を示す図。
VDD 高電圧側電源 VSS 低電圧側電源 BL1〜BLN,BL1B〜BLNB ビット線 Q1〜QN,Q1B〜QNB 第一段目バイポ
ーラアンプを構成するNPNバイポーラトランジスタ QB1〜QBN,QB1B〜QBNB 第二段目バイポ
ーラアンプを構成するNPNバイポーラトランジスタ QL1〜QL2 データ線負荷回路を構成するNPNバ
イポーラトランジスタ QL3〜QL4 出力線負荷回路を構成するNPNバイ
ポーラトランジスタ SA1〜SAM バイポーラ差動アンプ回路 WA1〜WAM ワイヤードオワ論理回路 CS1〜CSN 列選択信
号 NCS1〜NCSN,NBS1〜NBSM 列選択N
チャンネルMOSトランジスタ DB1〜DBM,DB1B〜DBMB データ線 BS1〜BSM 列群選択
信号 NB1〜NBM,NB1B〜NBMB 列群選択
NチャンネルMOSトランジスタ I1〜I4 電流源回
路 DO,DOB 出力信号
ーラアンプを構成するNPNバイポーラトランジスタ QB1〜QBN,QB1B〜QBNB 第二段目バイポ
ーラアンプを構成するNPNバイポーラトランジスタ QL1〜QL2 データ線負荷回路を構成するNPNバ
イポーラトランジスタ QL3〜QL4 出力線負荷回路を構成するNPNバイ
ポーラトランジスタ SA1〜SAM バイポーラ差動アンプ回路 WA1〜WAM ワイヤードオワ論理回路 CS1〜CSN 列選択信
号 NCS1〜NCSN,NBS1〜NBSM 列選択N
チャンネルMOSトランジスタ DB1〜DBM,DB1B〜DBMB データ線 BS1〜BSM 列群選択
信号 NB1〜NBM,NB1B〜NBMB 列群選択
NチャンネルMOSトランジスタ I1〜I4 電流源回
路 DO,DOB 出力信号
Claims (4)
- 【請求項1】マトリクス状に配置された複数のメモリセ
ル群と、前記メモリセル群の各列毎に設けられ各メモリ
セルのデータをバイポーラ増幅器に転送するビット線対
と、各列毎に設けられ列選択信号によって活性化される
バイポーラ増幅器と、前記第バイポーラ増幅器の出力が
各列群毎に共通接続されたデータ線対と、各列群毎に設
けられ前記データ線対が列群選択信号により導通制御さ
れる列群選択回路を介して接続されるバイポーラワイヤ
ードオワ論理回路とを有する半導体記憶装置において、
前記バイポーラ増幅器の出力であるデータ線対がコレク
タから取り出され、前記列群毎に設けられたバイポーラ
ワイヤードオワ論理回路の出力がエミッタから取り出さ
れて成ることを特徴とする半導体記憶装置。 - 【請求項2】請求項1記載のバイポーラ増幅器は、ビッ
ト線対がベース電極に接続されエミッタ電極が第一のノ
ードに共通接続されコレクタが各列群毎に共通接続され
たバイポーラトランジスタペアと、第一の電源とコレク
タ共通接続端子間に設けられた負荷回路と、前記第一の
ノードと第二の電源との間に設けられ列選択信号により
導通制御されるMOSトランジスタより成る列選択回路
により構成される差動増幅器であることを特徴とする請
求項1記載の半導体記憶装置。 - 【請求項3】請求項1記載のバイポーラワイヤードオワ
論理回路が、データ線対が列群選択信号により導通制御
されるMOSトランジスタにより成る列選択回路を介し
てベース電極に接続されコレクタ電極が第一の電源に共
通接続されエミッタ電極が他の列群に設けられたバイポ
ーラワイヤードオワ論理回路を構成するバイポーラトラ
ンジスタのエミッタ電極と共通接続されたバイポーラト
ランジスタペアと、第二の電源とエミッタ共通接続端子
間に電流源回路が設けられて成るバイポーラワイヤード
オワ論理回路であることを特徴とする請求項1記載の半
導体記憶装置。 - 【請求項4】請求項1記載のバイポーラワイヤードオワ
論理回路の出力が半導体記憶装置のの長辺に渡って配線
されて成ることを特徴とする請求項1記載の半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3215235A JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3215235A JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0554676A true JPH0554676A (ja) | 1993-03-05 |
Family
ID=16668958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3215235A Pending JPH0554676A (ja) | 1991-08-27 | 1991-08-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0554676A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9745734B2 (en) | 2009-01-22 | 2017-08-29 | William Francis Swanston | Weir grate |
-
1991
- 1991-08-27 JP JP3215235A patent/JPH0554676A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9745734B2 (en) | 2009-01-22 | 2017-08-29 | William Francis Swanston | Weir grate |
US10392791B2 (en) | 2009-01-22 | 2019-08-27 | William Francis Swanston | Weir grate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100238610B1 (ko) | 정적 등속 호출 메모리 셀의 출력을 감지하기 위한 감지 증폭기 및 방법 | |
US4777625A (en) | Divided-bit line type dynamic semiconductor memory with main and sub-sense amplifiers | |
US3521242A (en) | Complementary transistor write and ndro for memory cell | |
US3284782A (en) | Memory storage system | |
US4125878A (en) | Memory circuit | |
JPS63200391A (ja) | スタテイツク型半導体メモリ | |
JPS63308788A (ja) | バイポーラ−cmosスタティックramメモリ・デバイス | |
JPS6161198B2 (ja) | ||
JPH04228190A (ja) | 共用型BiCMOSセンスアンプ | |
EP0258715A2 (en) | Static random access memory having bi-cmos construction | |
US5068830A (en) | High speed static ram sensing system | |
US5247479A (en) | Current sensing amplifier for SRAM | |
US4270190A (en) | Small signal memory system with reference signal | |
JPS62132419A (ja) | センス増幅器 | |
JP2744144B2 (ja) | 半導体記憶装置 | |
JPS6331879B2 (ja) | ||
JPS63244878A (ja) | 半導体記憶装置 | |
US5199000A (en) | Semiconductor memory circuit having switched voltage supply for data bus lines | |
JPH0554676A (ja) | 半導体記憶装置 | |
JPH0554677A (ja) | 半導体記憶装置 | |
JPH05282874A (ja) | 半導体記憶装置 | |
US4004285A (en) | Read-write circuitry for one transistor per bit random access memory | |
JP2698833B2 (ja) | 半導体集積回路装置 | |
KR0170403B1 (ko) | 고속 복수포트 BiCMOS 메모리 셀 | |
JPH02101697A (ja) | 半導体メモリ回路 |