JPH0554640A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH0554640A JPH0554640A JP3209033A JP20903391A JPH0554640A JP H0554640 A JPH0554640 A JP H0554640A JP 3209033 A JP3209033 A JP 3209033A JP 20903391 A JP20903391 A JP 20903391A JP H0554640 A JPH0554640 A JP H0554640A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にバーン・イン・テスト（Ｂｕｒｎ ＩｎＴｅｓｔ）
が実施される半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
Especially Burn In Test
The invention relates to a semiconductor memory device.
【０００２】[0002]
【従来の技術】従来のこの種の半導体記憶装置の一例を
図５に示す。2. Description of the Related Art FIG. 5 shows an example of a conventional semiconductor memory device of this type.
【０００３】この半導体記憶装置は、行方向，列方向に
マトリクス状に配列された複数のメモリセル、これらメ
モリセルを行方向に所定の単位で選択状態とする複数の
ワード線ＷＬ、及び前記複数のメモリセルの所定の単位
の列方向のメモリセルとそれぞれ接続し選択状態のメモ
リセルのデータを伝達する複数のビット線ＢＬを備えた
メモリセルアレイ１と、外部からのアドレス信号Ａ０〜
Ａｎに従って複数のワード線ＷＬのうちの所定のものを
選択レベルにする一方、ＣＢＲ判定回路７，ＣＢＲカウ
ンタ８と共にアドレス信号Ａ０〜Ａｎとは別の内部アド
レス信号を順次発生し各ワード線ＷＬを順次選択レベル
とするアドレスバッファ回路３及び行デコーダ４と、行
アドレス系を制御するＲＡＳ系制御回路２と、特定の条
件のときアドレスバッファ回路３と共に順次内部アドレ
ス信号を発生するＣＢＲ判定回路７（ＣＢＲはＣＡＳ
ＢｅｆｏｒｅＲＡＳの略語）及びＣＢＲカウンタ８と、
外部からのアドレス信号Ａ０〜Ａｎにより複数のビット
線ＢＬのうちの所定のものをデータ入出力バスに接続す
る列デコーダ６及び入出力バス・列スイッチ回路９と、
列アドレス系を制御するＣＡＳ系制御回路５と、データ
入出力バスと外部回路とのデータの伝達を行う入出力回
路１０とを有する構成となっている。This semiconductor memory device includes a plurality of memory cells arranged in a matrix in the row direction and the column direction, a plurality of word lines WL for selecting these memory cells in a predetermined unit in the row direction, and the plurality of memory cells. Memory cell array 1 having a plurality of bit lines BL connected to the memory cells in the column direction of the predetermined memory cells and transmitting the data of the memory cells in the selected state, and the address signals A0 to A0 from the outside.
A predetermined one of the plurality of word lines WL is set to a selection level in accordance with An, while an internal address signal different from the address signals A0 to An is sequentially generated together with the CBR determination circuit 7 and the CBR counter 8 to generate each word line WL. An address buffer circuit 3 and a row decoder 4 for sequentially selecting levels, an RAS system control circuit 2 for controlling a row address system, and a CBR determination circuit 7 (for sequentially generating internal address signals together with the address buffer circuit 3 under a specific condition). CBR is CAS
Before RAS) and CBR counter 8, and
A column decoder 6 and an input / output bus / column switch circuit 9 for connecting a predetermined one of a plurality of bit lines BL to a data input / output bus in response to an external address signal A0-An.
It has a structure including a CAS control circuit 5 for controlling a column address system and an input / output circuit 10 for transmitting data between a data input / output bus and an external circuit.
【０００４】次にこの半導体記憶装置の動作について説
明する。図６はこの半導体記憶装置の動作を説明するた
めの各部信号のタイミング図である。Next, the operation of this semiconductor memory device will be described. FIG. 6 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device.
【０００５】半導体記憶装置のバーン・イン・テスト
（以下、ＢＴという）エージング工程においては、外部
データ“０”もしくは、“１”のデータの書込み動作を
０番地のメモリセルより最終番地のメモリセルまで行う
（以下０／１ライトスキャンと呼ぶ）方法がとられてい
る。通常はかかる０／１ライトスキャン動作を、プログ
ラムで一定の時間設定し、連続して行う。In a burn-in test (hereinafter referred to as BT) aging process of a semiconductor memory device, a write operation of external data "0" or "1" is performed from a memory cell at the last address to a memory cell at the last address. (Hereinafter, referred to as 0/1 write scan) is performed. Normally, the 0/1 write scan operation is continuously set by a program for a certain period of time.
【０００６】どの番地のメモリセルにデータを書込むか
は、図６に示すように、ローアドレスストローブ信号Ｒ
ＡＳの立下りで取込んだ外部からのアドレス信号Ａ０〜
Ａｎより内部行アドレスＡＸをラッチし、カラムアドレ
スストローブ信号ＣＡＳの立下りで取込んだアドレス信
号Ａ０〜Ａｎより内部列アドレスＡＹをラッチし、これ
ら内部アドレス（ＡＸ，ＡＹ）と対応するメモリセルを
選択する。As shown in FIG. 6, the row address strobe signal R determines which address the memory cell is to be written with data.
Address signal A0 from the outside captured at the falling edge of AS
The internal row address AX is latched from An, the internal column address AY is latched from the address signals A0 to An fetched at the falling edge of the column address strobe signal CAS, and the memory cells corresponding to these internal addresses (AX, AY) are latched. select.
【０００７】外部からの書込み用の外部データＤｉｎの
“０”もしくは“１”は、入出力回路１０によりラッチ
した後、入出力バス・列スイッチ回路９のデータ入出力
バスに伝えられる。External data Din "0" or "1" for writing from the outside is latched by the input / output circuit 10 and then transmitted to the data input / output bus of the input / output bus / column switch circuit 9.
【０００８】一方、アドレスバッファ回路３によって取
込まれた、内部行アドレスＡＸ，内部列アドレスＡＹは
それぞれ行デコーダ４，列デコーダ６によってワード線
ＷＬ，ビット線ＢＬが１本ずつ選択され、データ入出力
バス上の書込み用データＤｉｎはビット線ＢＬを介して
メモリセルのキャパシタへ電荷として蓄積される。基本
的には、ローアドレスストローブ信号ＲＡＳ，カラムア
ドレスストローブ信号ＣＡＳの１つのサイクルで１つの
メモリセルへアクセスするような構成となっている。On the other hand, the internal row address AX and the internal column address AY fetched by the address buffer circuit 3 are selected by the row decoder 4 and the column decoder 6, one word line WL and one bit line BL, respectively, and data input. The write data Din on the output bus is stored as a charge in the capacitor of the memory cell via the bit line BL. Basically, the configuration is such that one memory cell is accessed in one cycle of the row address strobe signal RAS and the column address strobe signal CAS.
【０００９】また、一般に、ダイナミック型の半導体記
憶装置のメモリセルはキャパシタを備えており、このキ
ャパシタに電荷を蓄積することによっての役割を果たす
が、キャパシタに蓄積された電荷は自然放電で減少する
ため、これを補うためにいわゆるリフレッシュ動作が必
要となる。In general, a memory cell of a dynamic type semiconductor memory device has a capacitor and plays a role by accumulating electric charge in the capacitor, but the electric charge accumulated in the capacitor is reduced by spontaneous discharge. Therefore, a so-called refresh operation is necessary to compensate for this.
【００１０】リフレッシュ方式としては、半導体記憶装
置のＩＣチップの外部からリフレッシュ・アドレスを与
えるのではなく、ＩＣチップに内蔵したＣＢＲ判定回路
７に外部から信号を与えることにより所定のクロック信
号を発生させ、このクロック信号をＣＢＲカウンタ８に
入力し、ＩＣチップ内部でリフレッシュ・アドレスを発
生しそれを取込んでリフレッシュする方式がある。これ
をＣＢＲリフレッシュと呼ぶが、このリフレッシュ方式
はローアドレスストローブ信号ＲＡＳ降下時カラムアド
レスストローブ信号ＣＡＳが低レベルであれば実現でき
る。As a refresh method, a predetermined clock signal is generated by externally applying a signal to a CBR determination circuit 7 incorporated in the IC chip, instead of applying a refresh address from the outside of the IC chip of the semiconductor memory device. There is a method in which this clock signal is input to the CBR counter 8, a refresh address is generated inside the IC chip, and the refresh address is fetched and refreshed. This is called CBR refresh, and this refresh method can be realized if the column address strobe signal CAS at the time of the fall of the row address strobe signal RAS is at a low level.
【００１１】[0011]
【発明が解決しようとする課題】一般にＢＴエージング
工程に用いるＢＴ炉においては、一度に数千個ないし数
万個の半導体記憶装置を入力して試験する。従って、１
枚のＢＴボード上にも数十個ないし数百個の半導体記憶
装置が実装されることになる。よってこれら半導体記憶
装置をドライブするドライバの負荷が重くなり、パルス
信号の立上り時間、立下り時間が長くなってしまう。図
６に示すように、ＢＴ装置のアドレス信号ＡＤは行アド
レスＡＸと列アドレスＡＹを切換えているが、負荷が重
すぎたり、信号のスキューずれ、また、高速サイクルで
ＢＴを行うとき、通常定義しているカラムアドレススト
ローブ信号ＣＡＳに対する列アドレスをラッチできず、
半導体記憶装置の全ビットについて確実にＢＴが行われ
なくなり、製品の品質に影響するという問題点がある。Generally, in a BT furnace used in a BT aging process, several thousand to tens of thousands of semiconductor memory devices are inputted and tested. Therefore, 1
Dozens or hundreds of semiconductor memory devices will be mounted on one BT board. Therefore, the load of the driver that drives these semiconductor memory devices becomes heavy, and the rise time and fall time of the pulse signal become long. As shown in FIG. 6, the address signal AD of the BT device switches between the row address AX and the column address AY, but is usually defined when the load is too heavy, the signal skew shifts, and the BT is performed in a high-speed cycle. Column address strobe signal CAS cannot be latched,
There is a problem that BT is not surely performed for all bits of the semiconductor memory device, which affects the quality of the product.
【００１２】特に今後はＢＴのサイクルタイムを高速化
して加速し、製品の品質を高めようとする傾向にあるた
め、上述した問題はなおさらである。高速サイクルにす
ると、アドレス信号の波形な立上り，立下り時間は致命
的欠点となる。Particularly, in the future, there is a tendency to accelerate and accelerate the cycle time of BT to improve the quality of products, so that the above-mentioned problems are all the more serious. In the high speed cycle, the rise and fall times of the waveform of the address signal become a fatal defect.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、これらメモリセルを行方向に所定の単位で
選択状態とする複数のワード線、及び前記複数のメモリ
セルの所定の単位の列方向のメモリセルとそれぞれ接続
し選択状態のメモリセルのデータを伝達する複数のビッ
ト線を備えたメモリセルアレイと、データ入出力バス
と、前記複数のビット線のうちの所定のビット線を選択
して前記データ入出力バスに接続するビット線選択回路
と、外部からの複数の制御信号が予め設定されたレベル
関係にあるとき所定のパルス幅の判定信号を発生するモ
ード判定回路と、前記判定信号により前記複数のビット
線を全て前記データ入出力バスに接続する一括選択手段
とを有している。A semiconductor memory device according to the present invention comprises a plurality of memory cells arranged in a matrix in the row direction and the column direction, and a plurality of memory cells which are selected in a predetermined unit in the row direction. A word line and a plurality of bit lines connected to the memory cells in a column direction of a predetermined unit of the plurality of memory cells and transmitting the data of the selected memory cells, and a data input / output bus. , A predetermined bit line selection circuit for selecting a predetermined bit line of the plurality of bit lines and connecting it to the data input / output bus, and a predetermined level when a plurality of control signals from the outside have a preset level relationship. It has a mode determination circuit for generating a pulse width determination signal and a collective selection means for connecting all of the plurality of bit lines to the data input / output bus by the determination signal.
【００１４】[0014]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００１６】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、外部からの複数の制御信号が
予め設定されたレベル関係にあるとき所定のパルス幅の
判定信号Φにより複数のビット線ＢＬを全て入出力バス
・列スイッチ回路９のデータ入出力バスに接続する一括
選択回路１２とを設けた点にある。なお、一括選択回路
１２は図２に示すような構成となっている。This embodiment differs from the conventional semiconductor memory device shown in FIG. 5 in that when a plurality of control signals from the outside have a preset level relationship, a determination signal Φ having a predetermined pulse width is used. The point is that a collective selection circuit 12 for connecting all of the plurality of bit lines BL to the data input / output bus of the input / output bus / column switch circuit 9 is provided. The collective selection circuit 12 has a structure as shown in FIG.
【００１７】次にこの実施例の動作について説明する。
図３（Ａ），（Ｂ）はこの実施例の動作を説明するため
の各部信号のタイミング図である。Next, the operation of this embodiment will be described.
FIGS. 3A and 3B are timing charts of signals of respective parts for explaining the operation of this embodiment.
【００１８】図３の期間Ｔ１はこの実施例におけるＣＢ
Ｒエージングモードセットサイクルである。The period T1 of FIG. 3 is CB in this embodiment.
This is an R aging mode set cycle.
【００１９】ローアドレスストローブ信号ＲＡＳ降下
時、カラムアドレスストローブ信号ＣＡＳ，書込み信号
ＷＥを低レベルにして、外部からのアドレス信号Ａ０〜
Ａｎの入力端子のうちの１つに通常の動作電圧範囲を越
える高い電圧ＨＶを印加してエントリーする。上述した
サイクルを実行することによって、ＣＢＲ判定回路７が
その情報をラッチして期間Ｔ２のサイクルを行うことに
より判定信号Φを制御する仕組みになっている。When the row address strobe signal RAS falls, the column address strobe signal CAS and the write signal WE are set to the low level, and external address signals A0 to A0.
A high voltage HV exceeding the normal operating voltage range is applied to one of the input terminals of An to enter. By executing the cycle described above, the CBR determination circuit 7 latches the information and performs the cycle of the period T2 to control the determination signal Φ.
【００２０】すなわち、ＣＢＲエージングモードをセッ
トした後、期間Ｔ２においてはＣＢＲリフレッシュ方式
によりワード線ＷＬの一本が選択され高レベルとなり、
このとき、判定信号Φがワンショットの高レベルパルス
を出力するので、入出力バス・列スイッチ回路９はすべ
てのビット線ＢＬを選択してデータ入出力バス上にある
データをこれらビット線ＢＬに伝達し、選択レベルのワ
ード線ＷＬと接続するすべてのメモリセルにデータが書
込まれる。That is, after the CBR aging mode is set, in the period T2, one of the word lines WL is selected by the CBR refresh method and becomes high level,
At this time, since the determination signal Φ outputs a one-shot high-level pulse, the input / output bus / column switch circuit 9 selects all the bit lines BL and transfers the data on the data input / output bus to these bit lines BL. Data is transmitted and data is written to all the memory cells connected to the selected level word line WL.
【００２１】このＣＢＲリフレッシュ動作を、ワード線
ＷＬの数だけ行えばメモリセルアレイ１のメモリセルの
すべてにデータを書込むことが可能となる。If this CBR refresh operation is performed for the number of word lines WL, data can be written in all the memory cells of the memory cell array 1.
【００２２】しかるのち、期間Ｔ３において、ＲＡＳオ
ンリーリフレッシュサイクルを実行してＣＢＲエージン
グモードをリセットする。Thereafter, in the period T3, the RAS only refresh cycle is executed to reset the CBR aging mode.
【００２３】このように、一本のワード線ＷＬと接続す
るすべてのメモリセルを同時に選択してデータを書込む
ので、列アドレスのセットアップ期間（Ｔａｓｃ）に十
分余裕を持たせることができ、しかも一本のワード線Ｗ
Ｌに対して一度で済むので、全メモリセルに対して確実
にＢＴを行うことができて製品の品質を保証することが
でき、また高速化が可能となる。As described above, since all the memory cells connected to one word line WL are simultaneously selected and the data is written, a sufficient margin can be provided in the column address setup period (Tasc). One word line W
Since it is only necessary to perform once for L, BT can be surely performed for all memory cells, product quality can be guaranteed, and high speed can be achieved.
【００２４】図４は本発明の第２の実施例を示すブロッ
ク図である。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【００２５】この実施例は、期間Ｔ２に外部からのアド
レス信号Ａ０〜Ａｎを取込んで内部行アドレスＡＸとし
てワード線ＷＬを選択する以外は第１の実施例と基本的
には同様であり、第１の実施例と同様の効果を有する。This embodiment is basically the same as the first embodiment except that the address signals A0 to An from the outside are taken in during the period T2 to select the word line WL as the internal row address AX. It has the same effect as the first embodiment.
【００２６】[0026]
【発明の効果】以上説明したように本発明は、外部から
の複数の制御信号が所定のレベル関係になったとき１パ
ルスの判定信号を発生するモード判定回路を設け、この
判定信号によりすべてのビット線をデータ入出力線と接
続する一括選択回路を設けた構成とすることにより、Ｂ
Ｔ時、一本のワード線と接続するすべてのメモリセルを
選択状態としてデータの書込みができるので、列アドレ
スのセットアップ時間に十分余裕を持たせることがで
き、かつ一本のワード線に対して一度のセットアップで
済むので、全メモリセルに対して確実にＢＴを行うこと
ができて製品の品質を保証することができ、しかも高速
化できるという効果がある。As described above, according to the present invention, a mode judging circuit for generating a judgment signal of one pulse when a plurality of control signals from the outside have a predetermined level relationship is provided, and all of the judgment signals are used. By providing a collective selection circuit for connecting the bit lines to the data input / output lines, B
At the time of T, data can be written by selecting all the memory cells connected to one word line in a selected state, so that it is possible to allow a sufficient margin in the setup time of the column address and for one word line. Since only one set-up is required, BT can be surely performed for all the memory cells, the product quality can be guaranteed, and the speed can be increased.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例の一括選択回路の具体例
を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of a batch selection circuit of the embodiment shown in FIG.
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。FIG. 3 is a timing chart of signals of respective parts for explaining the operation of the embodiment shown in FIG.
【図４】本発明の第２の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図５】従来の半導体記憶装置の一例を示すブロック図
である。FIG. 5 is a block diagram showing an example of a conventional semiconductor memory device.
【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。FIG. 6 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device shown in FIG.
１ メモリセルアレイ ２ ＲＡＳ系制御回路 ３ アドレスバッファ回路 ４ 行デコーダ ５ ＣＡＳ系制御回路 ６ 列デコーダ ７ ＣＢＲ判定回路 ８ ＣＢＲカウンタ ９ 入出力バス・列スイッチ回路 １０ 入出力回路 １１，１１ａ エージングモード判定回路 １２ 一括選択回路 ＢＬ ビット線 ＷＬ ワード線 1 memory cell array 2 RAS system control circuit 3 address buffer circuit 4 row decoder 5 CAS system control circuit 6 column decoder 7 CBR determination circuit 8 CBR counter 9 input / output bus / column switch circuit 10 input / output circuit 11, 11a aging mode determination circuit 12 Batch selection circuit BL bit line WL word line
Claims (2)
れた複数のメモリセル、これらメモリセルを行方向に所
定の単位で選択状態とする複数のワード線、及び前記複
数のメモリセルの所定の単位の列方向のメモリセルとそ
れぞれ接続し選択状態のメモリセルのデータを伝達する
複数のビット線を備えたメモリセルアレイと、データ入
出力バスと、前記複数のビット線のうちの所定のビット
線を選択して前記データ入出力バスに接続するビット線
選択回路と、外部からの複数の制御信号が予め設定され
たレベル関係にあるとき所定のパルス幅の判定信号を発
生するモード判定回路と、前記判定信号により前記複数
のビット線を全て前記データ入出力バスに接続する一括
選択手段とを有することを特徴とする半導体記憶装置。1. A plurality of memory cells arranged in a matrix in a row direction and a column direction, a plurality of word lines for selecting these memory cells in a predetermined unit in the row direction, and a predetermined number of the plurality of memory cells. , A memory cell array having a plurality of bit lines connected to the memory cells in the column direction and transmitting data of the selected memory cells, a data input / output bus, and a predetermined bit of the plurality of bit lines. A bit line selection circuit for selecting a line and connecting to the data input / output bus; and a mode judgment circuit for generating a judgment signal having a predetermined pulse width when a plurality of external control signals have a preset level relationship. A semiconductor memory device comprising: a collective selecting means for connecting all of the plurality of bit lines to the data input / output bus according to the determination signal.
部アドレス信号を発生する内部アドレス信号発生手段を
設け、前記内部アドレス信号により各ワード線を順次選
択レベルにするようにした請求項１記載の半導体記憶装
置。2. An internal address signal generating means for sequentially generating an internal address signal in addition to an address signal from the outside is provided, and each word line is sequentially set to a selection level by the internal address signal. Semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209033A JPH0554640A (en) | 1991-08-21 | 1991-08-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209033A JPH0554640A (en) | 1991-08-21 | 1991-08-21 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554640A true JPH0554640A (en) | 1993-03-05 |
Family
ID=16566146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209033A Pending JPH0554640A (en) | 1991-08-21 | 1991-08-21 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554640A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378639B1 (en) * | 2000-06-27 | 2003-03-31 | 김회곤 | Jig for matrix used in construction |
| CN111954905A (en) * | 2018-02-23 | 2020-11-17 | 美光科技公司 | Apparatus and method for duty cycle distortion correction of a clock |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US11955977B2 (en) | 2018-11-21 | 2024-04-09 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment of a semiconductor device |
| US12033720B2 (en) | 2023-05-02 | 2024-07-09 | Micron Technology, Inc. | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
-
1991
- 1991-08-21 JP JP3209033A patent/JPH0554640A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378639B1 (en) * | 2000-06-27 | 2003-03-31 | 김회곤 | Jig for matrix used in construction |
| CN111954905A (en) * | 2018-02-23 | 2020-11-17 | 美光科技公司 | Apparatus and method for duty cycle distortion correction of a clock |
| CN111954905B (en) * | 2018-02-23 | 2024-03-12 | 美光科技公司 | Apparatus and method for duty cycle distortion correction of a clock |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11955977B2 (en) | 2018-11-21 | 2024-04-09 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment of a semiconductor device |
| US12033720B2 (en) | 2023-05-02 | 2024-07-09 | Micron Technology, Inc. | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
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