JPH0553961A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0553961A JPH0553961A JP3233747A JP23374791A JPH0553961A JP H0553961 A JPH0553961 A JP H0553961A JP 3233747 A JP3233747 A JP 3233747A JP 23374791 A JP23374791 A JP 23374791A JP H0553961 A JPH0553961 A JP H0553961A
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- Japan
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- register
- shift
- output
- selector
- input
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- Pending
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Abstract
(57)【要約】
【目的】 隣接した装置の状態等を使用するデータ転送
装置において、装置間のインタフェースを最小限に構成
し、かつ隣接した装置内の制御部を構成するＨＷ量、及
び各処理ブロック間の信号線数を最小限にすることを可
能とする。 【構成】 入出力制御装置２内ファームウエア２１がチ
ャネル装置３に対してレジスタ３１１乃至３１ｎの何れ
かのリードを指示すると、セレクタ制御回路３５はセレ
クタ３２に対して該レジスタのシフト出力を選択するよ
う制御し、シフト制御回路３４は該レジスタと出力レジ
スタ３３のシフト制御を行なうことにより、出力レジス
タ３３には該レジスタの内容が格納され、出力レジスタ
３３の出力データが入出力制御装置２内レジスタ２２に
格納され、ファームウエア２１はレジスタ２２の内容を
使用して各処理を行なう。
装置において、装置間のインタフェースを最小限に構成
し、かつ隣接した装置内の制御部を構成するＨＷ量、及
び各処理ブロック間の信号線数を最小限にすることを可
能とする。 【構成】 入出力制御装置２内ファームウエア２１がチ
ャネル装置３に対してレジスタ３１１乃至３１ｎの何れ
かのリードを指示すると、セレクタ制御回路３５はセレ
クタ３２に対して該レジスタのシフト出力を選択するよ
う制御し、シフト制御回路３４は該レジスタと出力レジ
スタ３３のシフト制御を行なうことにより、出力レジス
タ３３には該レジスタの内容が格納され、出力レジスタ
３３の出力データが入出力制御装置２内レジスタ２２に
格納され、ファームウエア２１はレジスタ２２の内容を
使用して各処理を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、データ転送装置に関す
る。
る。
【０００２】
【従来の技術】一般にデータ転送装置は、入出力制御装
置が各入出力処理装置の動作を制御するために各入出力
処理装置の内部情報を読みだし、そのデータに応じた指
示を各入出力処理装置に対して行う事により実現してい
る。
置が各入出力処理装置の動作を制御するために各入出力
処理装置の内部情報を読みだし、そのデータに応じた指
示を各入出力処理装置に対して行う事により実現してい
る。
【０００３】従来のデータ転送装置の一例を図２に示
す。図２において、２は入出力制御装置を、２１はファ
ームウエアを、２２はファームウエア２１の処理内で使
用されるレジスタを、２３１乃至２３ｎはチャネル装置
３内の状態保持レジスタ３６１乃至３６ｎに対応してデ
ータを取り込むレジスタを、２４はファームウエア２１
の指示によりレジスタ２３１乃至２３ｎのいずれかを選
択するセレクタを示す。３はチャネル装置を、３６１乃
至３６ｎはチャネル内部の状態等を保持するレジスタを
示す。
す。図２において、２は入出力制御装置を、２１はファ
ームウエアを、２２はファームウエア２１の処理内で使
用されるレジスタを、２３１乃至２３ｎはチャネル装置
３内の状態保持レジスタ３６１乃至３６ｎに対応してデ
ータを取り込むレジスタを、２４はファームウエア２１
の指示によりレジスタ２３１乃至２３ｎのいずれかを選
択するセレクタを示す。３はチャネル装置を、３６１乃
至３６ｎはチャネル内部の状態等を保持するレジスタを
示す。
【０００４】ファームウエア２１はチャネル装置３内の
レジスタ３６１乃至３６ｎのいずれかの内容を必要とし
た場合、レジスタ３６１乃至３６ｎに対応し、等しい内
容を持つレジスタ２３１乃至２３ｎいずれかを選択する
ようセレクタ２４に指示し、選択された値をレジスタ２
２にセットし、ファームウエア２１はレジスタ２２の内
容を判定して各処理を行う。
レジスタ３６１乃至３６ｎのいずれかの内容を必要とし
た場合、レジスタ３６１乃至３６ｎに対応し、等しい内
容を持つレジスタ２３１乃至２３ｎいずれかを選択する
ようセレクタ２４に指示し、選択された値をレジスタ２
２にセットし、ファームウエア２１はレジスタ２２の内
容を判定して各処理を行う。
【０００５】しかしながら、前記方法では参照データの
各々に対してインタフェースが必要とされるため、装置
間の信号線の数が増大してしまうという欠点がある。こ
の欠点を解決するために、以下の方法が考えられてい
る。
各々に対してインタフェースが必要とされるため、装置
間の信号線の数が増大してしまうという欠点がある。こ
の欠点を解決するために、以下の方法が考えられてい
る。
【０００６】従来のデータ転送装置の第二の例を図３に
示す。図３において、２は入出力制御装置を、２１はフ
ァームウエアを、２２はファームウエア２１の処理内で
使用されるレジスタを示す。３はチャネル装置を、３６
１乃至３６ｎはチャネル内部の状態等を保持するレジス
タを、３２は状態保持レジスタ３６１乃至３６ｎのシフ
ト出力のいずれかを選択するセレクタを、３７はセレク
タ３２の選択結果を出力するレジスタを、３５はセレク
タ３２のセレクト制御をする回路を示す。
示す。図３において、２は入出力制御装置を、２１はフ
ァームウエアを、２２はファームウエア２１の処理内で
使用されるレジスタを示す。３はチャネル装置を、３６
１乃至３６ｎはチャネル内部の状態等を保持するレジス
タを、３２は状態保持レジスタ３６１乃至３６ｎのシフ
ト出力のいずれかを選択するセレクタを、３７はセレク
タ３２の選択結果を出力するレジスタを、３５はセレク
タ３２のセレクト制御をする回路を示す。
【０００７】ファームウエア２１はチャネル装置３内の
レジスタ３６１乃至３６ｎのいずれかの内容を必要とし
た場合、セレクタ制御回路３５に対して要求を行う。要
求を受け取ったセレクタ制御回路３５はセレクタ３２に
要求されたレジスタを選択するよう制御する。これによ
りレジスタ３７には要求されたレジスタの内容がセット
される。その後、レジスタ３７の内容をレジスタ２２に
転送し、ファームウエア２１はレジスタ２２の内容を判
定して各処理を行う。
レジスタ３６１乃至３６ｎのいずれかの内容を必要とし
た場合、セレクタ制御回路３５に対して要求を行う。要
求を受け取ったセレクタ制御回路３５はセレクタ３２に
要求されたレジスタを選択するよう制御する。これによ
りレジスタ３７には要求されたレジスタの内容がセット
される。その後、レジスタ３７の内容をレジスタ２２に
転送し、ファームウエア２１はレジスタ２２の内容を判
定して各処理を行う。
【０００８】
【発明が解決しようとする課題】しかしながら、前記の
ように図２に示される方法では、状態等を保持するレジ
スタに対応したインタフェースが必要とされるため、装
置間の信号線数が増大してしまうという課題があった。
また、第２例の図３に示される方法では、状態等を保持
するレジスタの数、ビット数にともない、セレクタにＨ
Ｗ量が増大してしまうという課題があった。また、各ブ
ロック間の信号線数が増大してしまうという課題もあっ
た。
ように図２に示される方法では、状態等を保持するレジ
スタに対応したインタフェースが必要とされるため、装
置間の信号線数が増大してしまうという課題があった。
また、第２例の図３に示される方法では、状態等を保持
するレジスタの数、ビット数にともない、セレクタにＨ
Ｗ量が増大してしまうという課題があった。また、各ブ
ロック間の信号線数が増大してしまうという課題もあっ
た。
【０００９】そこで本発明の目的は以上の欠点を解消し
て、装置間のインタフェースや制御部を構成するＨＷ量
や各ブロック間の信号線数を最小限にした隣接した装置
の状態等を使用できるデータ転送装置を提供することに
ある。
て、装置間のインタフェースや制御部を構成するＨＷ量
や各ブロック間の信号線数を最小限にした隣接した装置
の状態等を使用できるデータ転送装置を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明のデータ転送装置
は、各入出力処理装置が内部のフリップフロップを一定
ビット数の複数のシフトパスに再構成するシフトパス構
成手段と、制御装置からの指示により前記複数のシフト
パスから１つを選択する選択手段と、前記選択手段が選
択した前記シフトパスについてシフト動作を行うシフト
制御手段と、前記シフトパスのシフト動作による出力を
シフト動作により格納し前記制御装置に送出するデータ
送出手段を有する。
は、各入出力処理装置が内部のフリップフロップを一定
ビット数の複数のシフトパスに再構成するシフトパス構
成手段と、制御装置からの指示により前記複数のシフト
パスから１つを選択する選択手段と、前記選択手段が選
択した前記シフトパスについてシフト動作を行うシフト
制御手段と、前記シフトパスのシフト動作による出力を
シフト動作により格納し前記制御装置に送出するデータ
送出手段を有する。
【００１１】
【作用】本発明のデータ転送装置においては、シフトパ
ス構成手段によりフリップフロップを複数のシフトパス
に再構成し選択手段がその中から１つを選択してシフト
制御手段がシフトしたシフトパスをデータ送出手段が制
御装置へ送出するのでセレクタのＨＷ量、各ブロック間
の信号線、レジスタに対応するインタフェースを最小限
にすることができる。
ス構成手段によりフリップフロップを複数のシフトパス
に再構成し選択手段がその中から１つを選択してシフト
制御手段がシフトしたシフトパスをデータ送出手段が制
御装置へ送出するのでセレクタのＨＷ量、各ブロック間
の信号線、レジスタに対応するインタフェースを最小限
にすることができる。
【００１２】
【実施例】以下本発明をその実施例を示す図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例に係わるデータ転
送装置のブロック図である。図１において、２は入出力
制御装置を、２１はファームウエアを、２２はチャネル
装置からのデータを取り込むレジスタを示す。３はチャ
ネル装置を、３１１乃至３１ｎは状態等を保持する一定
ビット数のシフトパス構成の状態保持レジスタを、３２
は状態保持レジスタ３１１乃至３１ｎのシフト出力のい
ずれかを選択するセレクタを、３３はセレクタ３２の選
択結果を出力する出力レジスタを、３４は状態保持レジ
スタ３１１乃至３１ｎのシフト動作を制御するシフト制
御回路を、３５はセレクタ３２のセレクト制御をするセ
レクタ制御回路を示す。
送装置のブロック図である。図１において、２は入出力
制御装置を、２１はファームウエアを、２２はチャネル
装置からのデータを取り込むレジスタを示す。３はチャ
ネル装置を、３１１乃至３１ｎは状態等を保持する一定
ビット数のシフトパス構成の状態保持レジスタを、３２
は状態保持レジスタ３１１乃至３１ｎのシフト出力のい
ずれかを選択するセレクタを、３３はセレクタ３２の選
択結果を出力する出力レジスタを、３４は状態保持レジ
スタ３１１乃至３１ｎのシフト動作を制御するシフト制
御回路を、３５はセレクタ３２のセレクト制御をするセ
レクタ制御回路を示す。
【００１４】状態保持レジスタ３１１乃至３１ｎはチャ
ネル装置の動作モード等の情報を格納しているレジスタ
で、一定のビット数のシフトパスで構成され、通常状態
での独立動作と、シフト制御回路３４からの制御による
１ビットづつのデータ送出ができるレジスタである。
ネル装置の動作モード等の情報を格納しているレジスタ
で、一定のビット数のシフトパスで構成され、通常状態
での独立動作と、シフト制御回路３４からの制御による
１ビットづつのデータ送出ができるレジスタである。
【００１５】セレクタ３２は１ビットｎＷａｙのセレク
タで、レジスタ３１１乃至３１ｎの各１ビットづつのシ
フト出力のいずれかを選択出力するセレクタである。
タで、レジスタ３１１乃至３１ｎの各１ビットづつのシ
フト出力のいずれかを選択出力するセレクタである。
【００１６】レジスタ３３はセレクタ３２の出力をシフ
ト動作によって格納し、入出力制御装置２にデータを送
出するレジスタである。
ト動作によって格納し、入出力制御装置２にデータを送
出するレジスタである。
【００１７】シフト制御回路３４はファームウエア２１
からの指示により、レジスタ３１１乃至３１ｎのいずれ
かのシフトパス、およびレジスタ３３を一定ビット数シ
フトさせる制御回路である。
からの指示により、レジスタ３１１乃至３１ｎのいずれ
かのシフトパス、およびレジスタ３３を一定ビット数シ
フトさせる制御回路である。
【００１８】セレクタ制御回路３５は、ファームウエア
２１からの指示により、送出すべきレジスタを選択する
ようセレクタ３２を指示する制御回路である。
２１からの指示により、送出すべきレジスタを選択する
ようセレクタ３２を指示する制御回路である。
【００１９】次にこのデータ転送装置の動作を説明す
る。ファームウエア２１はチャネル装置３内のレジスタ
３１１乃至３１ｎのいずれかの内容を必要とした場合、
シフト制御回路３４、及びセレクタ制御回路３５に対し
て読みだしたいレジスタの番号を要求する。
る。ファームウエア２１はチャネル装置３内のレジスタ
３１１乃至３１ｎのいずれかの内容を必要とした場合、
シフト制御回路３４、及びセレクタ制御回路３５に対し
て読みだしたいレジスタの番号を要求する。
【００２０】要求を受け取ったシフト制御回路３４は要
求されたレジスタの番号から、レジスタ３１１乃至３１
ｎのいずれかをシフト動作により１ビットづつセレクタ
３２に出力する。
求されたレジスタの番号から、レジスタ３１１乃至３１
ｎのいずれかをシフト動作により１ビットづつセレクタ
３２に出力する。
【００２１】セレクタ制御回路３５は要求されたレジス
タのシフト動作が終了するまで該レジスタの出力を選択
するようセレクタ３２を制御する。
タのシフト動作が終了するまで該レジスタの出力を選択
するようセレクタ３２を制御する。
【００２２】さらに、シフト制御回路３４はセレクタ３
２の出力を１ビットづつレジスタ３３に格納するために
シフト動作させる。
２の出力を１ビットづつレジスタ３３に格納するために
シフト動作させる。
【００２３】以上の操作によりレジスタ３３に要求され
たレジスタ３１１乃至３１ｎのいずれかの内容が格納さ
れた後、入出力制御装置２内のレジスタ２２に対してレ
ジスタ３３の内容を送出し、以上の逆の操作を行うこと
によって、レジスタ３１１乃至３１ｎの内容を元の状態
に戻しておく。また、レジスタ３１１から３１ｎのいず
れかの内容を受け取った入出力制御装置２内では、ファ
ームウエア２１がレジスタ２２の内容を判定して各処理
を行う。
たレジスタ３１１乃至３１ｎのいずれかの内容が格納さ
れた後、入出力制御装置２内のレジスタ２２に対してレ
ジスタ３３の内容を送出し、以上の逆の操作を行うこと
によって、レジスタ３１１乃至３１ｎの内容を元の状態
に戻しておく。また、レジスタ３１１から３１ｎのいず
れかの内容を受け取った入出力制御装置２内では、ファ
ームウエア２１がレジスタ２２の内容を判定して各処理
を行う。
【００２４】このようにして、入出力制御装置２とチャ
ネル装置３との装置間のインタフェースはレジスタ２２
−レジスタ３３間のみとなり、かつチャネル装置２内の
レジスタ３１１乃至３１ｎ、セレクタ３２、レジスタ３
３の間の各インタフェースはそれぞれ１ビットの信号と
して構成される。また、セレクタ３２は１ビットｎＷａ
ｙのセレクタとなるため、少ないＨＷ量で構成すること
が出来る。
ネル装置３との装置間のインタフェースはレジスタ２２
−レジスタ３３間のみとなり、かつチャネル装置２内の
レジスタ３１１乃至３１ｎ、セレクタ３２、レジスタ３
３の間の各インタフェースはそれぞれ１ビットの信号と
して構成される。また、セレクタ３２は１ビットｎＷａ
ｙのセレクタとなるため、少ないＨＷ量で構成すること
が出来る。
【００２５】以上の説明においては例として、入出力制
御装置２にファームウエア２１を搭載し、チャネル装置
３にシフト制御回路３４、およびセレクタ制御回路３５
を設け、入出力制御装置２からチャネル装置３内部の状
態保持レジスタをよみだすものとしたが、これに限られ
ることなく、チャネル装置３にファームウエアを搭載
し、チャネル装置３または入出力装置４にシフト制御回
路３４、およびセレクタ制御回路３５を設け、チャネル
装置３からチャネル装置３または入出力装置４内部の状
態保持レジスタをよみだす構成としても同様の効果が得
られ、本発明の目的を達成することが出来る。
御装置２にファームウエア２１を搭載し、チャネル装置
３にシフト制御回路３４、およびセレクタ制御回路３５
を設け、入出力制御装置２からチャネル装置３内部の状
態保持レジスタをよみだすものとしたが、これに限られ
ることなく、チャネル装置３にファームウエアを搭載
し、チャネル装置３または入出力装置４にシフト制御回
路３４、およびセレクタ制御回路３５を設け、チャネル
装置３からチャネル装置３または入出力装置４内部の状
態保持レジスタをよみだす構成としても同様の効果が得
られ、本発明の目的を達成することが出来る。
【００２６】
【発明の効果】以上説明したように、本発明のデータ転
送装置によれば、入出力処理装置内で状態保持レジスタ
を選択し、出力することによって、装置間の信号線数を
最小限にする事が出来る。また、シフト動作によって出
力レジスタにセットすることによって、セレクタを構成
するＨＷ量、及び各処理ブロック間の信号線数を最小限
にして制御する事が出来る。
送装置によれば、入出力処理装置内で状態保持レジスタ
を選択し、出力することによって、装置間の信号線数を
最小限にする事が出来る。また、シフト動作によって出
力レジスタにセットすることによって、セレクタを構成
するＨＷ量、及び各処理ブロック間の信号線数を最小限
にして制御する事が出来る。
【図１】本発明の一実施例のデータ転送装置のブロック
図である。
図である。
【図２】従来技術の第一のデータ転送装置のブロック図
である。
である。
【図３】従来技術の第二のデータ転送装置のブロック図
である。
である。
１ 中央処理装置 ２ 入出力制御装置 ２１ ファームウエア ２２ 直接使用可能レジスタ ３ チャネル装置 ３１１乃至３１ｎ 状態保持レジスタ（シフト動作可
能） ３２ セレクタ ３３ 出力レジスタ（シフト動作可能） ３４ シフト制御回路 ３５ セレクタ制御回路 ４ 入出力装置
能） ３２ セレクタ ３３ 出力レジスタ（シフト動作可能） ３４ シフト制御回路 ３５ セレクタ制御回路 ４ 入出力装置
Claims (1)
- 【請求項１】 複数の入出力処理装置を多重制御する制
御装置を有するデータ転送装置において、前記各入出力
処理装置は内部のフリップフロップを一定ビット数の複
数のシフトパスに再構成するシフトパス構成手段と、前
記制御装置からの指示により前記複数のシフトパスから
１つを選択する選択手段と、前記選択手段が選択した前
記シフトパスについてシフト動作を行うシフト制御手段
と、前記シフトパスのシフト動作による出力をシフト動
作により格納し前記制御装置に送出するデータ送出手段
を有することを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233747A JPH0553961A (ja) | 1991-08-22 | 1991-08-22 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233747A JPH0553961A (ja) | 1991-08-22 | 1991-08-22 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553961A true JPH0553961A (ja) | 1993-03-05 |
Family
ID=16959948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233747A Pending JPH0553961A (ja) | 1991-08-22 | 1991-08-22 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553961A (ja) |
-
1991
- 1991-08-22 JP JP3233747A patent/JPH0553961A/ja active Pending
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