JPH0553550A - 表示メモリ制御装置 - Google Patents
表示メモリ制御装置Info
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- JPH0553550A JPH0553550A JP3217562A JP21756291A JPH0553550A JP H0553550 A JPH0553550 A JP H0553550A JP 3217562 A JP3217562 A JP 3217562A JP 21756291 A JP21756291 A JP 21756291A JP H0553550 A JPH0553550 A JP H0553550A
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- memory
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】 キャプションシステムの受信装置にあるよう
な多彩な表示モードに容易に対応でき、さらに表示に関
する後のフューチャーアップ、仕様変更への対応を容易
に実現できる表示メモリの制御装置を提供すること。 【構成】 表示メモリ及び該表示メモリの行アドレス情
報を格納する行アドレスメモリを含むメモリ32と、前
記行アドレスメモリから行アドレスを読み出すためのア
ドレスを発生する表示メモリ行カウンタ10と、表示メ
モリ行カウンタ10の出力値に従って前記行アドレスメ
モリから表示メモリの行アドレス情報を読み出すための
アドレスを発生すると共に、読み出された行アドレス情
報に基づいて前記表示メモリから表示データを読み出す
ためのアドレスを発生するアドレス発生手段20と、表
示メモリから読み出された表示データを入力し、文字や
図形の表示信号をデコードして表示装置に出力するキャ
ラクタジェネレータ40とを具備し、行アドレスメモリ
に格納された行アドレス情報を読み出すことによって、
表示メモリの行アドレスを決定するようにしたことを特
徴とするものである。
な多彩な表示モードに容易に対応でき、さらに表示に関
する後のフューチャーアップ、仕様変更への対応を容易
に実現できる表示メモリの制御装置を提供すること。 【構成】 表示メモリ及び該表示メモリの行アドレス情
報を格納する行アドレスメモリを含むメモリ32と、前
記行アドレスメモリから行アドレスを読み出すためのア
ドレスを発生する表示メモリ行カウンタ10と、表示メ
モリ行カウンタ10の出力値に従って前記行アドレスメ
モリから表示メモリの行アドレス情報を読み出すための
アドレスを発生すると共に、読み出された行アドレス情
報に基づいて前記表示メモリから表示データを読み出す
ためのアドレスを発生するアドレス発生手段20と、表
示メモリから読み出された表示データを入力し、文字や
図形の表示信号をデコードして表示装置に出力するキャ
ラクタジェネレータ40とを具備し、行アドレスメモリ
に格納された行アドレス情報を読み出すことによって、
表示メモリの行アドレスを決定するようにしたことを特
徴とするものである。
Description
【0001】
【産業上の利用分野】本発明は、キャプションシステム
の受信装置等において、文字や図形で構成された画像情
報を符号(コード)形式で格納する表示メモリの制御装
置に関する。
の受信装置等において、文字や図形で構成された画像情
報を符号(コード)形式で格納する表示メモリの制御装
置に関する。
【0002】
【従来の技術】受像管には表示されないテレビジョン信
号のブランキング期間に文字を表すディジタル情報を多
重して伝送し、テレビジョン受信機に接続された専用の
デコーダにより該ディジタル情報を受信・復号して、文
字情報を再生し、文字情報単独或いはテレビジョン画像
に該文字情報を所定位置にミックス(スーパーインポー
ズ)した形で表示する文字多重放送が世界各地で行われ
ている。
号のブランキング期間に文字を表すディジタル情報を多
重して伝送し、テレビジョン受信機に接続された専用の
デコーダにより該ディジタル情報を受信・復号して、文
字情報を再生し、文字情報単独或いはテレビジョン画像
に該文字情報を所定位置にミックス(スーパーインポー
ズ)した形で表示する文字多重放送が世界各地で行われ
ている。
【0003】このような文字多重放送の一つであり、伝
送する文字情報としてキャプション情報(テレビジョン
放送番組の音声情報を視覚的に補間する字幕情報)に限
定したテレビジョンキャプション放送が北米で行われて
いる。
送する文字情報としてキャプション情報(テレビジョン
放送番組の音声情報を視覚的に補間する字幕情報)に限
定したテレビジョンキャプション放送が北米で行われて
いる。
【0004】このテレビジョンキャプション放送の概要
を次に説明する。テレビジョンキャプション放送では、
第21番目のテレビジョンライン(水平走査線)にディ
ジタル情報を多重している。このディジタル情報は、多
重しているビット周波数と位相を示すクロックランイン
部分と、データの始まりを示すスタートビット部分と、
2バイト(16ビット)のデータ部分とに分けられる。
このディジタル情報は、テレビジョン受信機(或いはテ
レビジョンチューナ)と接続された専用のデコーダによ
り、テレビジョン信号から分離されて記憶される。
を次に説明する。テレビジョンキャプション放送では、
第21番目のテレビジョンライン(水平走査線)にディ
ジタル情報を多重している。このディジタル情報は、多
重しているビット周波数と位相を示すクロックランイン
部分と、データの始まりを示すスタートビット部分と、
2バイト(16ビット)のデータ部分とに分けられる。
このディジタル情報は、テレビジョン受信機(或いはテ
レビジョンチューナ)と接続された専用のデコーダによ
り、テレビジョン信号から分離されて記憶される。
【0005】特に、2バイトのデータ部分において、文
字情報、該文字情報の受像管上の表示位置情報、及び該
文字情報に付随する色・アンダーライン等の属性を表す
属性情報が伝送される。このデータ部分を復号(再生)
することにより、デコーダはテレビジョン走査に同期さ
せて、所定表示位置に文字情報を表す画像信号を出力す
る。そして、ビデオミックス回路にてテレビジョン画像
信号と該文字情報を表す画像信号がミックスされ、受像
管上に文字情報が付加された画像が表示される。
字情報、該文字情報の受像管上の表示位置情報、及び該
文字情報に付随する色・アンダーライン等の属性を表す
属性情報が伝送される。このデータ部分を復号(再生)
することにより、デコーダはテレビジョン走査に同期さ
せて、所定表示位置に文字情報を表す画像信号を出力す
る。そして、ビデオミックス回路にてテレビジョン画像
信号と該文字情報を表す画像信号がミックスされ、受像
管上に文字情報が付加された画像が表示される。
【0006】図6はこのようなキャプションシステムに
おける表示メモリ制御装置を示すブロック図であり、図
7は従来例の表示メモリの構成を示す図である。
おける表示メモリ制御装置を示すブロック図であり、図
7は従来例の表示メモリの構成を示す図である。
【0007】図6に示す表示メモリ30は文字コード、
表示位置コード、属性コードのコード形式の表示データ
を格納するものである。50はTVチューナ出力等から
得られるテレビジョンビデオ信号が入力される端子であ
り、このビデオ信号には第21番目のテレビジョンライ
ンにキャプションデータが多重されている。データ再生
回路51は、端子50からのビデオ信号を入力し、該ビ
デオ信号からキャプションデータを分離し、2値化を行
い、さらにバイトの始まりであるスタートビット部分を
検出して、それ以降の2バイトのデータ部分を上記表示
メモリ30へ出力する。これによって前記表示データが
表示メモリ30に格納される。
表示位置コード、属性コードのコード形式の表示データ
を格納するものである。50はTVチューナ出力等から
得られるテレビジョンビデオ信号が入力される端子であ
り、このビデオ信号には第21番目のテレビジョンライ
ンにキャプションデータが多重されている。データ再生
回路51は、端子50からのビデオ信号を入力し、該ビ
デオ信号からキャプションデータを分離し、2値化を行
い、さらにバイトの始まりであるスタートビット部分を
検出して、それ以降の2バイトのデータ部分を上記表示
メモリ30へ出力する。これによって前記表示データが
表示メモリ30に格納される。
【0008】図6において、表示メモリ行カウンタ10
とアドレス発生回路20とは、表示メモリ30から表示
データ120を読み出すための回路を構成している。
とアドレス発生回路20とは、表示メモリ30から表示
データ120を読み出すための回路を構成している。
【0009】図示しないCRT等の表示装置における垂
直表示行を一例として16行(行アドレス”0”〜”1
5”)とした場合、上記表示メモリ30では、図7に示
すように16行の行アドレスとしている。ここでいう行
とは、コード形式の表示データ単位の行であり、1行は
複数のTV走査ラインで構成されてキャラクタが形成さ
れるものである。
直表示行を一例として16行(行アドレス”0”〜”1
5”)とした場合、上記表示メモリ30では、図7に示
すように16行の行アドレスとしている。ここでいう行
とは、コード形式の表示データ単位の行であり、1行は
複数のTV走査ラインで構成されてキャラクタが形成さ
れるものである。
【0010】上記表示メモリ行カウンタ10は前記CR
T等の表示装置における表示に同期して”0”から”1
5”までカウントアップする。そして、その表示メモリ
行カウンタ10の出力である表示メモリ行カウンタ値1
00は表示メモリ30の行アドレスとしてアドレス発生
回路20に入力される。アドレス発生回路20は表示メ
モリ30から表示データを読み出すための表示メモリア
ドレス110を発生する。
T等の表示装置における表示に同期して”0”から”1
5”までカウントアップする。そして、その表示メモリ
行カウンタ10の出力である表示メモリ行カウンタ値1
00は表示メモリ30の行アドレスとしてアドレス発生
回路20に入力される。アドレス発生回路20は表示メ
モリ30から表示データを読み出すための表示メモリア
ドレス110を発生する。
【0011】表示メモリ30から読み出された表示デー
タ120はキャラクタジェネレータ(CGと略記する)
40に入力され、CG40でRGB等の表示信号にデコ
ードされて、図示しないCRT等の表示装置に表示され
る。
タ120はキャラクタジェネレータ(CGと略記する)
40に入力され、CG40でRGB等の表示信号にデコ
ードされて、図示しないCRT等の表示装置に表示され
る。
【0012】ところで、キャプションシステムの受信装
置には複数の受信及び表示モードが必要であり、また、
このキャプションシステムの受信装置をTV受信機のオ
ンスクリーン表示装置として使用する場合を考慮する
と、表示メモリ行カウンタ10によって直接表示メモリ
30の行アドレスを発生する従来の方法では、表示メモ
リ行カウンタ10の動作モードが複数必要になり回路規
模が著しく大きくなる。
置には複数の受信及び表示モードが必要であり、また、
このキャプションシステムの受信装置をTV受信機のオ
ンスクリーン表示装置として使用する場合を考慮する
と、表示メモリ行カウンタ10によって直接表示メモリ
30の行アドレスを発生する従来の方法では、表示メモ
リ行カウンタ10の動作モードが複数必要になり回路規
模が著しく大きくなる。
【0013】また、この従来の方法では、ハードウェア
によって回路が固定されてしまい表示モードの自由度が
少ないため、後のフューチャーアップ、仕様変更等への
対応ができなくなってしまう。
によって回路が固定されてしまい表示モードの自由度が
少ないため、後のフューチャーアップ、仕様変更等への
対応ができなくなってしまう。
【0014】さらに、表示メモリ行カウンタでは、非順
序的(ランダム)、非連続的に表示メモリに対し行アド
レスを発生するには適さなかった。
序的(ランダム)、非連続的に表示メモリに対し行アド
レスを発生するには適さなかった。
【0015】
【発明が解決しようとする課題】上記の如く、カウンタ
によって直接表示メモリの行アドレスを発生する従来の
表示メモリ制御装置では、キャプションシステムにおけ
るような多彩な表示モードに対応するにはカウンタが複
雑になり、回路規模が著しく大きくなるという問題があ
った。また、ハードウェアによって回路が固定されてし
まい表示モードの自由度が少ないため、表示に関する後
のフューチャーアップ、仕様変更等への対応が容易には
できなくなるという問題があった。
によって直接表示メモリの行アドレスを発生する従来の
表示メモリ制御装置では、キャプションシステムにおけ
るような多彩な表示モードに対応するにはカウンタが複
雑になり、回路規模が著しく大きくなるという問題があ
った。また、ハードウェアによって回路が固定されてし
まい表示モードの自由度が少ないため、表示に関する後
のフューチャーアップ、仕様変更等への対応が容易には
できなくなるという問題があった。
【0016】そこで、本発明は、キャプションシステム
のような多彩な表示モードに容易に対応でき、さらに表
示に関する後のフューチャーアップ、仕様変更等への対
応を容易に実現し得る表示メモリ制御装置を提供するこ
とを目的とするものである。
のような多彩な表示モードに容易に対応でき、さらに表
示に関する後のフューチャーアップ、仕様変更等への対
応を容易に実現し得る表示メモリ制御装置を提供するこ
とを目的とするものである。
【0017】
【課題を解決するための手段】請求項1記載の本発明に
よる表示メモリ制御装置は、表示装置に表示するための
第1の表示データを符号化した第2の表示データを格納
する表示メモリと、前記表示メモリから第2の表示デー
タを読み出すための、前記表示装置の垂直方向のアドレ
スに相当する行アドレスを格納する行アドレスメモリと
を少なくとも含むメモリ手段と、前記メモリ手段から前
記行アドレスを読み出すための第1のアドレスを発生す
る第1のアドレス発生手段と、前記第1のアドレス発生
手段から発生した第1のアドレスに従って前記行アドレ
スメモリから前記行アドレスを読み出すための第2のア
ドレスと、前記行アドレスメモリから第2のアドレスを
用いて読み出した行アドレスに従って前記表示メモリか
ら第2の表示データを読み出すための第3のアドレスと
を少なくとも発生する第2のアドレス発生手段と、前記
第2のアドレス発生手段による第3のアドレスを用いて
前記メモリ手段から読み出された第2の表示データを入
力し、文字や図形の第1の表示データを発生して前記表
示装置に出力するキャラクタジェネレータとを具備した
ことを特徴とするものである。
よる表示メモリ制御装置は、表示装置に表示するための
第1の表示データを符号化した第2の表示データを格納
する表示メモリと、前記表示メモリから第2の表示デー
タを読み出すための、前記表示装置の垂直方向のアドレ
スに相当する行アドレスを格納する行アドレスメモリと
を少なくとも含むメモリ手段と、前記メモリ手段から前
記行アドレスを読み出すための第1のアドレスを発生す
る第1のアドレス発生手段と、前記第1のアドレス発生
手段から発生した第1のアドレスに従って前記行アドレ
スメモリから前記行アドレスを読み出すための第2のア
ドレスと、前記行アドレスメモリから第2のアドレスを
用いて読み出した行アドレスに従って前記表示メモリか
ら第2の表示データを読み出すための第3のアドレスと
を少なくとも発生する第2のアドレス発生手段と、前記
第2のアドレス発生手段による第3のアドレスを用いて
前記メモリ手段から読み出された第2の表示データを入
力し、文字や図形の第1の表示データを発生して前記表
示装置に出力するキャラクタジェネレータとを具備した
ことを特徴とするものである。
【0018】請求項2記載の本発明による表示メモリ制
御装置は、表示装置に表示するための第1の表示データ
を符号化した第2の表示データを格納する表示メモリ
と、前記表示メモリから第2の表示データを読み出すた
めの、前記表示装置の垂直方向のアドレスに相当する行
アドレスを格納する行アドレスメモリと、前記行アドレ
スメモリから前記行アドレスを読み出すためのアドレス
を発生する第1のアドレス発生手段と、前記行アドレス
メモリから読み出した前記行アドレスを使って前記表示
メモリから第2の表示データを読み出すためのアドレス
を発生する第2のアドレス発生手段と、前記表示メモリ
から読み出した第2の表示データを入力し、文字や図形
の第1の表示データを発生して前記表示装置に出力する
キャラクタジェネレータとを具備したことを特徴とする
ものである。
御装置は、表示装置に表示するための第1の表示データ
を符号化した第2の表示データを格納する表示メモリ
と、前記表示メモリから第2の表示データを読み出すた
めの、前記表示装置の垂直方向のアドレスに相当する行
アドレスを格納する行アドレスメモリと、前記行アドレ
スメモリから前記行アドレスを読み出すためのアドレス
を発生する第1のアドレス発生手段と、前記行アドレス
メモリから読み出した前記行アドレスを使って前記表示
メモリから第2の表示データを読み出すためのアドレス
を発生する第2のアドレス発生手段と、前記表示メモリ
から読み出した第2の表示データを入力し、文字や図形
の第1の表示データを発生して前記表示装置に出力する
キャラクタジェネレータとを具備したことを特徴とする
ものである。
【0019】
【作用】本発明においては、表示メモリから表示データ
を読み出すための行アドレスを専用のメモリに格納でき
るようにし、MPU(マイクロプロセッサ)等のソフト
ウェア手段によって容易に行アドレスを変更することが
できる。そのため、ソフトウェアの変更によってキャプ
ションシステムにおけるような多彩な表示モードに容易
に対応することができ、さらに表示に関する後のフュー
チャーアップ、仕様変更等への対応が容易に実現でき
る。
を読み出すための行アドレスを専用のメモリに格納でき
るようにし、MPU(マイクロプロセッサ)等のソフト
ウェア手段によって容易に行アドレスを変更することが
できる。そのため、ソフトウェアの変更によってキャプ
ションシステムにおけるような多彩な表示モードに容易
に対応することができ、さらに表示に関する後のフュー
チャーアップ、仕様変更等への対応が容易に実現でき
る。
【0020】また、非順序的(ランダム)、非連続的な
行アドレスの発生も可能になり、表示行スクロールも容
易に実現できる。
行アドレスの発生も可能になり、表示行スクロールも容
易に実現できる。
【0021】
【実施例】実施例について図面を参照して説明する。図
1は本発明の一実施例の表示メモリ制御装置を示すブロ
ック図で、図2は表示メモリの構成を示す図で、図3は
行アドレスメモリの構成を示す図である。
1は本発明の一実施例の表示メモリ制御装置を示すブロ
ック図で、図2は表示メモリの構成を示す図で、図3は
行アドレスメモリの構成を示す図である。
【0022】図1の実施例において、メモリ32は、表
示データを格納する表示メモリと、この表示メモリの行
アドレス情報を格納する行アドレスメモリを含む行アド
レスメモリ/表示メモリである。ここでは、表示メモリ
は、図2に示すように行アドレス”0”〜”15”の1
6行で構成されていると仮定する。
示データを格納する表示メモリと、この表示メモリの行
アドレス情報を格納する行アドレスメモリを含む行アド
レスメモリ/表示メモリである。ここでは、表示メモリ
は、図2に示すように行アドレス”0”〜”15”の1
6行で構成されていると仮定する。
【0023】TVチューナ出力等から得られるテレビジ
ョンビデオ信号は端子50からデータ再生回路51に入
力される。データ再生回路51は、端子50からのキャ
プションデータが多重されたビデオ信号を入力し、該ビ
デオ信号からキャプションデータを分離し、2値化を行
い、さらにバイトの始まりであるスタートビット部分を
検出して、それ以降の2バイトのデータ部分を上記メモ
リ32の表示メモリへ出力する。これによって表示デー
タが表示メモリに格納される。
ョンビデオ信号は端子50からデータ再生回路51に入
力される。データ再生回路51は、端子50からのキャ
プションデータが多重されたビデオ信号を入力し、該ビ
デオ信号からキャプションデータを分離し、2値化を行
い、さらにバイトの始まりであるスタートビット部分を
検出して、それ以降の2バイトのデータ部分を上記メモ
リ32の表示メモリへ出力する。これによって表示デー
タが表示メモリに格納される。
【0024】表示メモリ行カウンタ10は図示しないC
RT等の表示装置の表示に同期して”0”〜”15”に
カウントアップすると仮定し、前記行アドレスメモリは
図3(a) のメモリ構成に示すように表示メモリ行カウン
タ10の出力値100に対応して”0”〜”15”の1
6行分のメモリを持ち、各行分のメモリは図3(b) のビ
ット構成に示すように表示メモリの行アドレスと、行表
示するかしないかの行表示情報とで構成されている。こ
の行アドレスメモリには、MPU(マイクロプロセッ
サ)60などのソフトウェア手段から行アドレス情報
(行アドレスと行表示情報)が格納されるようになって
いる。
RT等の表示装置の表示に同期して”0”〜”15”に
カウントアップすると仮定し、前記行アドレスメモリは
図3(a) のメモリ構成に示すように表示メモリ行カウン
タ10の出力値100に対応して”0”〜”15”の1
6行分のメモリを持ち、各行分のメモリは図3(b) のビ
ット構成に示すように表示メモリの行アドレスと、行表
示するかしないかの行表示情報とで構成されている。こ
の行アドレスメモリには、MPU(マイクロプロセッ
サ)60などのソフトウェア手段から行アドレス情報
(行アドレスと行表示情報)が格納されるようになって
いる。
【0025】更に、本実施例では、表示メモリ行カウン
タ10とアドレス発生回路20との間に、スイッチ回路
12が設けられており、またメモリ32とスイッチ回路
12との間に、行アドレスレジスタ11が設けられてい
る。スイッチ回路12は表示メモリ行カウンタ10の出
力値100と行アドレスレジスタ11の出力値101を
選択するものであり、スイッチ回路12の出力はアドレ
ス発生回路20に入力される。アドレス発生回路20
は、スイッチ回路12が図示のように接続されていると
きは、メモリ32内の行アドレスメモリのデータを読み
出せるようにアドレス110を発生する。これによっ
て、メモリ32は表示メモリの行アドレスと行表示情報
を出力値120として出力する。
タ10とアドレス発生回路20との間に、スイッチ回路
12が設けられており、またメモリ32とスイッチ回路
12との間に、行アドレスレジスタ11が設けられてい
る。スイッチ回路12は表示メモリ行カウンタ10の出
力値100と行アドレスレジスタ11の出力値101を
選択するものであり、スイッチ回路12の出力はアドレ
ス発生回路20に入力される。アドレス発生回路20
は、スイッチ回路12が図示のように接続されていると
きは、メモリ32内の行アドレスメモリのデータを読み
出せるようにアドレス110を発生する。これによっ
て、メモリ32は表示メモリの行アドレスと行表示情報
を出力値120として出力する。
【0026】この出力値120のデータは行アドレスレ
ジスタ11に格納され、その後スイッチ回路12が図示
の状態とは反対側の端子に接続されることによって、行
アドレスレジスタ11から出力されている表示メモリの
行アドレス101がアドレス発生回路20に入力され
る。また、行アドレスレジスタ11から出力される行表
示情報130はキャラクタジェネレータ(CG)40に
供給される。
ジスタ11に格納され、その後スイッチ回路12が図示
の状態とは反対側の端子に接続されることによって、行
アドレスレジスタ11から出力されている表示メモリの
行アドレス101がアドレス発生回路20に入力され
る。また、行アドレスレジスタ11から出力される行表
示情報130はキャラクタジェネレータ(CG)40に
供給される。
【0027】前記アドレス発生回路20は、表示メモリ
の行アドレス101によって、メモリ32内の表示メモ
リの表示データを読み出せるようにアドレス110を発
生する。これによって、メモリ32は表示データを出力
し、キャラクタジェネレータ(CG)40に入力する。
キャラクタジェネレータ(CG)40は、前記行表示情
報130が”1”(行表示する)のときは、メモリ32
からの表示データをRGB等の表示信号にデコードし
て、前記図示しないCRT等の表示装置に出力する。
の行アドレス101によって、メモリ32内の表示メモ
リの表示データを読み出せるようにアドレス110を発
生する。これによって、メモリ32は表示データを出力
し、キャラクタジェネレータ(CG)40に入力する。
キャラクタジェネレータ(CG)40は、前記行表示情
報130が”1”(行表示する)のときは、メモリ32
からの表示データをRGB等の表示信号にデコードし
て、前記図示しないCRT等の表示装置に出力する。
【0028】次に、図4の画面表示例に従って説明す
る。図4(a) に示すように、行アドレスメモリ内には4
ビットの表示メモリの行アドレスデータ(”0”〜”1
5”)と、行表示するかしないかの行表示情報として”
1”(行表示する)または”0”(行表示しない)が格
納されていると仮定する。図4(b) は前記CRT等の表
示装置の表示画面例を示しており、表示メモリ行カウン
タ10の出力値100は”0”〜”15”にカウントア
ップされている。
る。図4(a) に示すように、行アドレスメモリ内には4
ビットの表示メモリの行アドレスデータ(”0”〜”1
5”)と、行表示するかしないかの行表示情報として”
1”(行表示する)または”0”(行表示しない)が格
納されていると仮定する。図4(b) は前記CRT等の表
示装置の表示画面例を示しており、表示メモリ行カウン
タ10の出力値100は”0”〜”15”にカウントア
ップされている。
【0029】まず、スイッチ回路12は図示している方
向に選択され、表示メモリ行カウンタ値100のデー
タ”0”がアドレス発生回路20に入力される。
向に選択され、表示メモリ行カウンタ値100のデー
タ”0”がアドレス発生回路20に入力される。
【0030】ここで、アドレス発生回路20はメモリ3
2内の行アドレスメモリのデータを読み出せるようにア
ドレス110を発生し、これによりメモリ32は表示メ
モリの行アドレス”14”と行表示情報”1”(図4
(a) 参照)を出力する。
2内の行アドレスメモリのデータを読み出せるようにア
ドレス110を発生し、これによりメモリ32は表示メ
モリの行アドレス”14”と行表示情報”1”(図4
(a) 参照)を出力する。
【0031】この出力データ120は行アドレスレジス
タ11に格納され、その後スイッチ回路12が図示とは
反対の側に切り換わることによって、行アドレスレジス
タ11から出力されている表示メモリの行アドレス”1
4”がアドレス発生回路20に入力される。同時に、行
表示情報”1”はCG40に供給される。
タ11に格納され、その後スイッチ回路12が図示とは
反対の側に切り換わることによって、行アドレスレジス
タ11から出力されている表示メモリの行アドレス”1
4”がアドレス発生回路20に入力される。同時に、行
表示情報”1”はCG40に供給される。
【0032】前記アドレス発生回路20は、前記行アド
レスレジスタ11から出力それる表示メモリの行アドレ
ス”14”によって、メモリ32内の表示メモリの行ア
ドレス”14”の表示データを読み出せるようにアドレ
ス110を発生し、メモリ32は行アドレス”14”に
対応した表示データを出力する。
レスレジスタ11から出力それる表示メモリの行アドレ
ス”14”によって、メモリ32内の表示メモリの行ア
ドレス”14”の表示データを読み出せるようにアドレ
ス110を発生し、メモリ32は行アドレス”14”に
対応した表示データを出力する。
【0033】CG40は表示メモリの行アドレス”1
4”に対応した表示データをメモリ32から入力する。
そして、CG40は行アドレスレジスタ11から供給さ
れた行表示情報が”1”(行表示する)であるため、メ
モリ32からの表示データをRGB等の表示信号にデコ
ードして、前記図示しないCRT等の表示装置に出力す
る。
4”に対応した表示データをメモリ32から入力する。
そして、CG40は行アドレスレジスタ11から供給さ
れた行表示情報が”1”(行表示する)であるため、メ
モリ32からの表示データをRGB等の表示信号にデコ
ードして、前記図示しないCRT等の表示装置に出力す
る。
【0034】表示メモリ行カウンタ値”0”のときの表
示メモリの行アドレス”14”の表示が終了すると、ス
イッチ回路12は再び図示の状態となるよう切り換わ
り、表示メモリ行カウンタ値100が”1”にカウント
アップする。
示メモリの行アドレス”14”の表示が終了すると、ス
イッチ回路12は再び図示の状態となるよう切り換わ
り、表示メモリ行カウンタ値100が”1”にカウント
アップする。
【0035】前述と同様な動作を繰り返し、今度は、表
示メモリ行カウンタ値”1”に対応して表示メモリの行
アドレス”15”と行表示情報”0”(図4(a) 参照)
が行アドレスレジスタ11に格納されるが、行表示情報
が”0”(行表示しない)であるため、CG40による
RGB等の表示信号へのデコードは行われない。
示メモリ行カウンタ値”1”に対応して表示メモリの行
アドレス”15”と行表示情報”0”(図4(a) 参照)
が行アドレスレジスタ11に格納されるが、行表示情報
が”0”(行表示しない)であるため、CG40による
RGB等の表示信号へのデコードは行われない。
【0036】以降、表示メモリ行カウンタ値が”2”
〜”15”にカウンタアップするに従って、図4(a) に
示されるように表示メモリの行アドレスを決定し、図4
(b) に示されるような表示画面になる。
〜”15”にカウンタアップするに従って、図4(a) に
示されるように表示メモリの行アドレスを決定し、図4
(b) に示されるような表示画面になる。
【0037】図5は本発明の他の実施例の表示メモリ制
御装置を示すブロック図である。
御装置を示すブロック図である。
【0038】図1との違いは、図1での行アドレスメモ
リ/表示メモリ32が、図5では表示メモリ30と行ア
ドレスメモリ31に分かれた構成とされ、このためスイ
ッチ回路12と行アドレスレジスタ11が削除されてい
ることであり、基本的な動作は図1と変わらない。
リ/表示メモリ32が、図5では表示メモリ30と行ア
ドレスメモリ31に分かれた構成とされ、このためスイ
ッチ回路12と行アドレスレジスタ11が削除されてい
ることであり、基本的な動作は図1と変わらない。
【0039】行アドレスメモリ31には、MPU60か
ら表示メモリの行アドレスと行表示情報が予め格納され
ている。また、表示メモリ30には、データ再生回路5
1でビデオ信号から分離し再生したキャプションデータ
が予め格納されている。表示メモリ行カウンタ10の出
力値100によって行アドレスメモリ31から表示メモ
リの行アドレス103と行表示情報130を読み出し、
行アドレス103をアドレス発生回路21に入力する。
行表示情報130はCG40に供給される。アドレス発
生回路21が表示メモリの行アドレス103をもとに発
生した表示メモリアドレス110を表示メモリ30に出
力することによって、表示メモリ30は表示データ12
0をCG40に出力する。
ら表示メモリの行アドレスと行表示情報が予め格納され
ている。また、表示メモリ30には、データ再生回路5
1でビデオ信号から分離し再生したキャプションデータ
が予め格納されている。表示メモリ行カウンタ10の出
力値100によって行アドレスメモリ31から表示メモ
リの行アドレス103と行表示情報130を読み出し、
行アドレス103をアドレス発生回路21に入力する。
行表示情報130はCG40に供給される。アドレス発
生回路21が表示メモリの行アドレス103をもとに発
生した表示メモリアドレス110を表示メモリ30に出
力することによって、表示メモリ30は表示データ12
0をCG40に出力する。
【0040】CG40は、行表示情報130に従い表示
データ120をデコード処理してRGB等の表示信号と
し、前記図示しないCRT等の表示装置に出力する。
データ120をデコード処理してRGB等の表示信号と
し、前記図示しないCRT等の表示装置に出力する。
【0041】以上説明したように、本発明によると表示
メモリの行アドレス情報をメモリに格納できるようにし
たため、マイクロプロセッサ(MPU)等のソフトウェ
ア手段によって容易に行アドレス情報を変更できる。そ
のため、多彩な表示モードに容易に対応でき、さらに表
示に関する後のフューチャーアップ、仕様変更等への対
応が容易に実現できる。また、非順序的(ランダム)、
非連続的な行表示も可能になる。さらに、表示行スクロ
ールもソフトウェア手段によって容易に実現できる。
メモリの行アドレス情報をメモリに格納できるようにし
たため、マイクロプロセッサ(MPU)等のソフトウェ
ア手段によって容易に行アドレス情報を変更できる。そ
のため、多彩な表示モードに容易に対応でき、さらに表
示に関する後のフューチャーアップ、仕様変更等への対
応が容易に実現できる。また、非順序的(ランダム)、
非連続的な行表示も可能になる。さらに、表示行スクロ
ールもソフトウェア手段によって容易に実現できる。
【0042】尚、本発明は上記実施例に限定されるもの
でなく、表示メモリの行アドレスも本実施例で説明し
た”0”〜”15”の16行に限定されない。また、図
示しないCRT等の表示装置の垂直表示行をカウントす
る表示メモリ行カウンタも”0”〜”15”のカウント
アップに限定されず、さらに、表示メモリの行アドレス
と同じ行数、値にする必要はない。また、行アドレスメ
モリのメモリ構成や、ビット構成も図3の構成に限定さ
れない。
でなく、表示メモリの行アドレスも本実施例で説明し
た”0”〜”15”の16行に限定されない。また、図
示しないCRT等の表示装置の垂直表示行をカウントす
る表示メモリ行カウンタも”0”〜”15”のカウント
アップに限定されず、さらに、表示メモリの行アドレス
と同じ行数、値にする必要はない。また、行アドレスメ
モリのメモリ構成や、ビット構成も図3の構成に限定さ
れない。
【0043】
【発明の効果】以上述べたように本発明によれば、表示
メモリの行アドレス情報をメモリに格納できる構成とし
たので、マイクロプロセッサ等のソフトウェア手段によ
って容易に行アドレス情報を変更できる。そのため、キ
ャプションシステムの受信装置にあるような複数の受信
及び表示モードに容易に対応することが可能となり、さ
らに表示に関する後のフューチャーアップ、仕様変更等
への対応が容易に実現できる。
メモリの行アドレス情報をメモリに格納できる構成とし
たので、マイクロプロセッサ等のソフトウェア手段によ
って容易に行アドレス情報を変更できる。そのため、キ
ャプションシステムの受信装置にあるような複数の受信
及び表示モードに容易に対応することが可能となり、さ
らに表示に関する後のフューチャーアップ、仕様変更等
への対応が容易に実現できる。
【0044】また、本発明はTV受信機のオンスクリー
ン表示装置として使うときも、表示モードの自由度が大
きいため、多彩な表現ができる。さらに、非順序的(ラ
ンダム)、非連続的な表示メモリの行アドレスの発生も
容易に可能になるため、非順序的、非連続的な行表示も
可能になる。
ン表示装置として使うときも、表示モードの自由度が大
きいため、多彩な表現ができる。さらに、非順序的(ラ
ンダム)、非連続的な表示メモリの行アドレスの発生も
容易に可能になるため、非順序的、非連続的な行表示も
可能になる。
【図1】本発明の一実施例の表示メモリ制御装置を示す
ブロック図。
ブロック図。
【図2】表示メモリの構成を示す図。
【図3】行アドレスメモリの構成を示す図。
【図4】画面表示例を示す図。
【図5】本発明の他の実施例の表示メモリ制御装置を示
すブロック図。
すブロック図。
【図6】従来例の表示メモリ制御装置を示すブロック
図。
図。
【図7】従来例の表示メモリの構成を示す図。
10…表示メモリ行カウンタ(第1のアドレス発生手
段) 11…行アドレスレジスタ 12…スイッチ回路 20…アドレス発生回路 11,12,20…第2のアドレス発生手段 21…表示メモリのアドレス発生回路(第2のアドレス
発生手段) 30…表示メモリ 31…行アドレスメモリ 32…メモリ(メモリ手段) 40…キャラクタジェネレータ(CG)
段) 11…行アドレスレジスタ 12…スイッチ回路 20…アドレス発生回路 11,12,20…第2のアドレス発生手段 21…表示メモリのアドレス発生回路(第2のアドレス
発生手段) 30…表示メモリ 31…行アドレスメモリ 32…メモリ(メモリ手段) 40…キャラクタジェネレータ(CG)
Claims (2)
- 【請求項1】表示装置に表示するための第1の表示デー
タを符号化した第2の表示データを格納する表示メモリ
と、前記表示メモリから第2の表示データを読み出すた
めの、前記表示装置の垂直方向のアドレスに相当する行
アドレスを格納する行アドレスメモリとを少なくとも含
むメモリ手段と、 前記メモリ手段から前記行アドレスを読み出すための第
1のアドレスを発生する第1のアドレス発生手段と、 前記第1のアドレス発生手段から発生した第1のアドレ
スに従って前記行アドレスメモリから前記行アドレスを
読み出すための第2のアドレスと、前記行アドレスメモ
リから第2のアドレスを用いて読み出した行アドレスに
従って前記表示メモリから第2の表示データを読み出す
ための第3のアドレスとを少なくとも発生する第2のア
ドレス発生手段と、 前記第2のアドレス発生手段による第3のアドレスを用
いて前記メモリ手段から読み出された第2の表示データ
を入力し、文字や図形の第1の表示データを発生して前
記表示装置に出力するキャラクタジェネレータとを具備
したことを特徴とする表示メモリ制御装置。 - 【請求項2】表示装置に表示するための第1の表示デー
タを符号化した第2の表示データを格納する表示メモリ
と、 前記表示メモリから第2の表示データを読み出すため
の、前記表示装置の垂直方向のアドレスに相当する行ア
ドレスを格納する行アドレスメモリと、 前記行アドレスメモリから前記行アドレスを読み出すた
めのアドレスを発生する第1のアドレス発生手段と、 前記行アドレスメモリから読み出した前記行アドレスを
使って前記表示メモリから第2の表示データを読み出す
ためのアドレスを発生する第2のアドレス発生手段と、 前記表示メモリから読み出した第2の表示データを入力
し、文字や図形の第1の表示データを発生して前記表示
装置に出力するキャラクタジェネレータとを具備したこ
とを特徴とする表示メモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3217562A JPH0553550A (ja) | 1991-08-28 | 1991-08-28 | 表示メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3217562A JPH0553550A (ja) | 1991-08-28 | 1991-08-28 | 表示メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0553550A true JPH0553550A (ja) | 1993-03-05 |
Family
ID=16706205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3217562A Pending JPH0553550A (ja) | 1991-08-28 | 1991-08-28 | 表示メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0553550A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0784402A3 (en) * | 1996-01-10 | 1999-07-07 | Matsushita Electric Industrial Co., Ltd. | Television receiver |
WO2009141848A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器およびそれを用いたメモリの試験装置 |
-
1991
- 1991-08-28 JP JP3217562A patent/JPH0553550A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0784402A3 (en) * | 1996-01-10 | 1999-07-07 | Matsushita Electric Industrial Co., Ltd. | Television receiver |
US5982449A (en) * | 1996-01-10 | 1999-11-09 | Matsushita Electric Industrial Co., Ltd. | Television receiver that provides gradation correction using a CPU |
WO2009141848A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器およびそれを用いたメモリの試験装置 |
KR101021727B1 (ko) * | 2008-05-21 | 2011-03-15 | 가부시키가이샤 어드밴티스트 | 패턴 발생기 및 이를 이용한 메모리 시험 장치 |
JP4669089B2 (ja) * | 2008-05-21 | 2011-04-13 | 株式会社アドバンテスト | パターン発生器およびそれを用いたメモリの試験装置 |
US8074134B2 (en) | 2008-05-21 | 2011-12-06 | Advantest Corporation | Pattern generator and memory testing device using the same |
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