JPH0548998B2 - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は画像表示用端末装置、特にそのクロ
ツク制御部の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image display terminal device, and particularly to an improvement of its clock control section.
〔発明の概要〕
この発明は画像表示用端末装置、特にそのクロ
ツク制御部に関し、回線データより抽出した画像
データとキヤラクタ発生器のキヤラクタを指定す
るアドレスデータとがサイクルスチールでストア
されるビデオRAM用のアドレス形成手段とし
て、キヤラクタ指定のためのアドレス形成用のク
ロツク(CRTC用クロツク)が、CPUのための
アドレス形成用クロツク(CPU用クロツク)に
対し、所定の位相差を常に保持するように構成す
ることにより、キヤラクタ用アドレス形成のため
のクロツク形成回路のバラツキや温度特性によつ
てキヤラクタアドレス形成用クロツクのCPUア
ドレス形成用クロツクに対する位相変動を防止し
て再生画面の乱れをなくしたものである。[Summary of the Invention] The present invention relates to an image display terminal device, particularly to its clock control unit, and relates to a video RAM device in which image data extracted from line data and address data specifying a character of a character generator are stored in a cycle-steal manner. As an address forming means, the address forming clock for character specification (CRTC clock) is configured to always maintain a predetermined phase difference with respect to the address forming clock for the CPU (CPU clock). This prevents the phase fluctuation of the character address forming clock relative to the CPU address forming clock due to variations in the clock forming circuit for character address forming or temperature characteristics, thereby eliminating disturbances in the playback screen. be.
PRESTEL用端末装置は周知のように第3図に
示す構成を採る。
As is well known, the PRESTEL terminal device has the configuration shown in FIG.
同図において、回線データは回線制御部1を経
て、画像データの処理用のコンピユータで構成さ
れたデコーダ2に供給され、データ処理された画
像データはビデオRAM3にストアされると共
に、そのデータでキヤラクタ発生器4が制御され
て画像データに対応した表示画像信号が形成さ
れ、これがモニタ5に表示される。 In the figure, line data is supplied via a line control unit 1 to a decoder 2 consisting of a computer for processing image data, and the processed image data is stored in a video RAM 3, and the data is used to create a character. The generator 4 is controlled to form a display image signal corresponding to the image data, which is displayed on the monitor 5.
デコーダ2及びビデオRAM3はクロツク制御
部10から生成された各種のクロツクに基づいて
制御される。 The decoder 2 and video RAM 3 are controlled based on various clocks generated from a clock control section 10.
第4図は従来から知られているクロツク制御部
10の一例を示す系統図であつて、この例では上
述したようにビデオRAM3はサイクルスチール
で夫々のデータがストアされるものであるから、
CPUアドレス形成用クロツクの形成回路(第1
のクロツク形成回路)15と、キヤラクタ発生器
4に対するキヤラクタ指定用のアドレスデータ形
成のための第2のクロツク形成回路23が設けら
れる。 FIG. 4 is a system diagram showing an example of a conventionally known clock control section 10, and in this example, as mentioned above, the video RAM 3 stores each data by cycle stealing.
Clock formation circuit for CPU address formation (first
(15) and a second clock forming circuit 23 for forming address data for specifying a character for the character generator 4.
14は基準クロツク発生源で、これより得られ
る基準クロツクa(第5図A)の周波数は、この
例では12MHzである。基準クロツクaはカウント
16で1/6にカウントダウンされて第5図Bに示
すパルスbが形成され、これがフリツプフロツプ
17にてさらに、1/2に逓降されて同図Cに示す
第1のFF出力cが形成される。従つて、その周
波数は1MHzとなる。Q端子より出力されるこの
第1のFF出力cはD型フリツプフロツプ18の
D端子に供給される。一方、基準クロツクaはイ
ンバータ28で位相反転されたのちこのフリツプ
フロツプ18にクロツク信号として供給され(同
図D)、この基準クロツクaと第1のFF出力cと
で、同図Eに示す第2のFF出力dが形成される。 14 is a reference clock generation source, and the frequency of the reference clock a (FIG. 5A) obtained from this is 12 MHz in this example. The reference clock a is counted down to 1/6 at count 16 to form the pulse b shown in FIG. An output c is formed. Therefore, its frequency is 1MHz. This first FF output c output from the Q terminal is supplied to the D terminal of the D-type flip-flop 18. On the other hand, the reference clock a is phase-inverted by the inverter 28 and then supplied to the flip-flop 18 as a clock signal (D in the same figure). FF output d is formed.
フリツプフロツプ17,18より夫々出力され
た第1のFF出力cと第2のFF出力dとが第1の
アンドゲード19に供給されることにより、同図
Fに示す第1のアンド出力(以下CPU用クロツ
クという)eが形成され、また第1及び第2のフ
リツプフロツプ17,18のQ端子より出力され
た第1及び第2のFF出力c,dの位相反転され
たものがノアゲート20に供給されて、クロツク
信号eとは位相の逆転したクロツク信号f(図示
せず)が形成され、これらがデコーダ2を構成す
るCPU21に供給される。従つて、このCPU2
1は1MHzのサイクルでデータ処理されることに
なる。 The first FF output c and the second FF output d output from the flip-flops 17 and 18, respectively, are supplied to the first AND gate 19, thereby producing the first AND output (hereinafter for CPU) shown in FIG. A clock (referred to as a clock) e is formed, and the phase-inverted outputs of the first and second FF outputs c and d output from the Q terminals of the first and second flip-flops 17 and 18 are supplied to the NOR gate 20. , a clock signal f (not shown) whose phase is reversed from that of the clock signal e, and these signals are supplied to the CPU 21 constituting the decoder 2. Therefore, this CPU2
1 will be data processed in a 1MHz cycle.
CPU21より出力された1MHzのCPU用アドレ
スデータ形成のためのクロツク信号は対応するア
ドレス形成回路11に供給されて、ビデオRAM
3に対するCPU用のアドレスデータが形成され
る。このアドレス形成回路11には図示せずも、
第1のクロツク形成回路15から得られるCAS
(Column Address Stable)パルス及びRAS
(Row Address Stable)パルスが供給される。 A clock signal for forming a 1 MHz CPU address data output from the CPU 21 is supplied to the corresponding address forming circuit 11, and is sent to the video RAM.
Address data for CPU 3 is formed. Although not shown in the address forming circuit 11,
CAS obtained from the first clock forming circuit 15
(Column Address Stable) Pulse and RAS
(Row Address Stable) pulse is supplied.
第2のクロツク形成回路23はキヤラクタ指定
用のアドレス形成のためのクロツク形成部24を
有し、これより出力されたアドレスデータ形成用
の各種のクロツク信号(RASパルスなど)は第
2のアドレス形成回路12に供給されてビデオ
RAM3に対するアドレスデータが形成される。 The second clock forming circuit 23 has a clock forming section 24 for forming addresses for specifying characters, and various clock signals (RAS pulses, etc.) for forming address data outputted from this section are used to form the second address. Video supplied to circuit 12
Address data for RAM3 is formed.
第1及び第2のアドレス形成回路11,12の
各アドレス信号はアドレススイツチング回路13
を経てビデオRAM3に供給される。スイツチン
グパルスはCPU用クロツクeが使用される。 Each address signal of the first and second address forming circuits 11 and 12 is sent to an address switching circuit 13.
The signal is supplied to the video RAM 3 via the . The switching pulse uses the CPU clock e.
クロツク形成部24で形成されるクロツクの周
波数は第1のアンド出力すなわちCPU用クロツ
クeの周波数と同一である。CPU21はサイク
ルスチールによつてデータ処理が実行されるもの
であり、この例ではCPU用クロツクeの後半の
半サイクルがCPU用処理期間として使用され、
その前半の半サイクルがキヤラクタ指定用の処理
期間として使用される。 The frequency of the clock formed by the clock forming section 24 is the same as the frequency of the first AND output, that is, the CPU clock e. The CPU 21 executes data processing by cycle stealing, and in this example, the latter half cycle of the CPU clock e is used as the CPU processing period.
The first half cycle is used as a character specification processing period.
クロツク形成部24から出力された1MHzのク
ロツク信号(以下CRTC用クロツクという)h
(第5図G)は第1のFF出力cと共に、クロツク
形成タイミング制御系を構成するオアゲート25
に供給されて、第1のFF出力cに対するCRTC
用クロツク信号hの位相が比較され、その位相比
較出力であるオアゲート出力i(同図H)がアン
ドゲート26に供給される。このアンドゲート2
6には基準クロツクaが供給され、オアゲート出
力iに基づいて基準クロツクaのクロツクのゲー
ト状態が制御される。アンドゲート出力j(同図
I)はカウンタ27で1/2に逓降され、これに基
づきクロツク制御部24のクロツク形成タイミン
グが制御される。これによつて、アドレス形成回
路11,12のアドレス信号の出力タイミングが
一定に制御される。 1MHz clock signal (hereinafter referred to as CRTC clock) output from the clock forming section 24 h
(FIG. 5G) shows the OR gate 25 that constitutes the clock formation timing control system together with the first FF output c.
CRTC for the first FF output c
The phases of the clock signals h are compared, and the OR gate output i (H in the figure), which is the phase comparison output, is supplied to the AND gate 26. This and gate 2
6 is supplied with a reference clock a, and the gate state of the reference clock a is controlled based on the OR gate output i. The AND gate output j (I in the figure) is stepped down by 1/2 by a counter 27, and based on this, the clock generation timing of the clock control section 24 is controlled. As a result, the output timing of the address signals of the address forming circuits 11 and 12 is controlled to be constant.
ところで、CRTC用アドレス信号はクロツク形
成部24から得られるアドレス形成用クロツクか
ら形成され、そのCRTC用アドレス信号でビデオ
RAM3がアクセスされるが、このビデオRAM
3に対するCASパルス及びRASパルスはいずれ
も第1のクロツク形成回路15から形成されたも
のを使用する。そのため、ビデオRAM3が正常
にアクセスされるためには第1と第2のクロツク
形成回路15,23のクロツクタイミングが常に
一定の関係を保つ必要がある。
By the way, the CRTC address signal is formed from the address forming clock obtained from the clock forming section 24, and the CRTC address signal is used to generate the video signal.
RAM3 is accessed, but this video RAM
Both the CAS pulse and the RAS pulse for clock signal No. 3 are generated from the first clock forming circuit 15. Therefore, in order for the video RAM 3 to be accessed normally, the clock timings of the first and second clock forming circuits 15 and 23 must always maintain a constant relationship.
しかも、クロツク形成部24のICはバラツキ
があると共に、温度特性を持つから第2のアドレ
ス形成回路12に対して供給されるクロツク信号
の位相が変動する。 Moreover, since the IC of the clock forming section 24 has variations and has temperature characteristics, the phase of the clock signal supplied to the second address forming circuit 12 fluctuates.
このようなことから、上述のタイミング関係を
作るために従来では第4図に示すように、第1の
FF出力cとCRTC用クロツクhとの位相を比較
している。その動作の一例を第5図を参照して説
明する。 For this reason, in order to create the above-mentioned timing relationship, conventionally the first
The phases of FF output c and CRTC clock h are compared. An example of the operation will be explained with reference to FIG.
いま、オアゲート25に供給される第1のFF
出力cとCRTC用クロツクhの位相関係が第5図
F,Gである場合、従つてその位相差φが1クロ
ツク(1MHzのクロツクに対して)以内である場
合には、同図Hのオアゲート出力iが得られ、こ
れによつて基準クロツクaがゲートされるから、
そのゲート出力jは同図となる。この場合、基
準クロツクaのパルス幅は狭くなるも、クロック
タイミングは不連続にはならず、カウンタ出力k
(同図J)は不変である。 Now, the first FF supplied to the OR gate 25
If the phase relationship between the output c and the CRTC clock h is as shown in Figure 5 F and G, and the phase difference φ is within 1 clock (with respect to a 1MHz clock), then the OR gate shown in Figure 5H Since an output i is obtained, which gates the reference clock a,
The gate output j is shown in the same figure. In this case, although the pulse width of the reference clock a becomes narrower, the clock timing does not become discontinuous and the counter output k
(J in the same figure) remains unchanged.
これに対し、位相差φが1クロツク以上になる
と、同図K〜Mから明らかなように基準クロツク
aが不連続となり、これによつてカウンタ出力k
(同図N)のパルス幅がいままでよりも広くなつ
てCRTC用クロツクhの立ち上がりタイミングが
遅くなり、これによつてCRTC用クロツクhの位
相がCPU用クロツクeの位相に接近する。 On the other hand, when the phase difference φ becomes 1 clock or more, the reference clock a becomes discontinuous, as is clear from K to M in the figure, and this causes the counter output k to
The pulse width (N in the figure) becomes wider than before, and the rising timing of the CRTC clock h becomes delayed, so that the phase of the CRTC clock h approaches the phase of the CPU clock e.
しかし、この従来のクロツクタイミング制御で
は少なくとも1クロツク以上の位相差φがないと
その制御系が動作しないので、最低1クロツク分
だけ位相がずれてしまう。 However, in this conventional clock timing control, the control system does not operate unless there is a phase difference φ of at least one clock, so the phase shifts by at least one clock.
一方、ビデオRAM3としてアクセスタイムの
速いものを使用すると、このようなクロツクのず
れによつてビデオRAM3を正しくアクセスする
ことができず、これによつてモニタ5上での画面
が乱れることがある。 On the other hand, if a video RAM 3 with a fast access time is used, the video RAM 3 may not be accessed correctly due to such clock shifts, and the screen on the monitor 5 may become distorted.
それは、第5図Fに示すようにCPUクロツク
eの前半の期間がキヤラクタ発生器4に対する
CRTC用アドレス信号のアクセス期間となり、そ
の後半の期間がCPU用アドレス信号のアクセス
期間となつており、しかもCPU21が使用する
アドレス信号はCRTC期間の間に確定する必要が
ある。 This is because, as shown in FIG. 5F, the first half of the CPU clock e is
This is the access period for the CRTC address signal, and the latter half is the access period for the CPU address signal, and the address signal used by the CPU 21 must be determined during the CRTC period.
このようなことから、第2のクロツク形成回路
23より出力されるビデオRAM3に対する各種
クロツク信号(Row及びColumnアドレス)はク
ロツクe,hの位相が1クロツク以上ずれると、
CRTC期間でビデオRAM3をアクセスするとき
にステーブルにならなくなり、これによつて上述
したような画面の乱れが発生することになるから
である。 For this reason, the various clock signals (Row and Column addresses) output from the second clock forming circuit 23 to the video RAM 3 will be
This is because the video RAM 3 is no longer stable when accessed during the CRTC period, resulting in the above-mentioned screen disturbance.
そこで、この発明はこのような問題点を解決し
たものであつて、クロツクe,hの位相差が1ク
ロツク以上にならないように工夫したものであ
る。 Therefore, the present invention is an attempt to solve these problems, and is designed to prevent the phase difference between clocks e and h from being more than one clock.
上述の問題点を解決するため、この発明では第
1図に示すクロツク制御部10において、オアゲ
ート25に供給する位相比較用のクロツクとし
て、第1のアンドゲート19より得られたCPU
用クロツクeとクロツク形成部24より出力され
たCRTC用クロツクhが使用される。
In order to solve the above-mentioned problems, in the present invention, in the clock control section 10 shown in FIG.
The CRTC clock e and the CRTC clock h output from the clock forming section 24 are used.
この構成によれば、第2図H,Kに示すように
クロツクe,hの位相差φが0.5クロツク以上に
なると、直ちにゲート25,26で構成されたク
ロツク形成タイミング制御系が動作してCRTC用
クロツクhの位相が補正されるため、位相差φが
0.5クロツク以上になることはない。
According to this configuration, when the phase difference φ between the clocks e and h becomes 0.5 clock or more as shown in FIG. Since the phase of the operating clock h is corrected, the phase difference φ is
It will never be more than 0.5 clocks.
このような位相差である限り、高速のビデオ
RAM3を使用しても、ビデオRAM3をアクセ
スするときにアステーブルになるようなことはな
い。これによつて、アクセスタイムの短かなビデ
オRAM3を使用しても画面の乱れは生じない。 As long as such a phase difference, high-speed video
Even if RAM3 is used, there will be no instability when accessing video RAM3. As a result, even if the video RAM 3 having a short access time is used, screen distortion does not occur.
第1図はこの発明に係る画像表示用端末装置に
使用されるクロツク制御部10の一例を示す構成
図であつて、第4図に示した構成と同一の部分は
同一の符号を付してその説明は省略する。
FIG. 1 is a block diagram showing an example of a clock control section 10 used in an image display terminal device according to the present invention, and the same parts as those shown in FIG. 4 are designated by the same reference numerals. The explanation will be omitted.
この発明では、〔問題点を解決するための手段〕
の項でも説明したように、オアゲート25に供給
する位相比較用のクロツクとして、CRTC用クロ
ツクhの他に第1のアンドゲート19より出力さ
れるCPU用クロツクeが使用される。 In this invention, [Means for solving the problem]
As explained in the above section, as the phase comparison clock supplied to the OR gate 25, in addition to the CRTC clock h, the CPU clock e outputted from the first AND gate 19 is used.
さて、CPU用クロツクeをオアゲート25に
供給した場合、CPU用クロツクeに対する
CRTC用クロツクhの位相差φが第2図F,Gに
示すように0.5クロツク以内である場合には第2
のアンドゲート26でゲートされたアンドゲート
出力jのクロツクの連続性はそのまま保持される
(同図I,J)。その場合、カウンタ出力kのパル
ス幅はこの時点でいままでとは異なることになる
が、カウンタ27の文周動作は以前と同様であ
る。従つて、このカウンタ出力jに基づいて形成
されるCRTC用クロツクhの発生タイミングは変
わらない。 Now, when the CPU clock e is supplied to the OR gate 25, the
If the phase difference φ of the CRTC clock h is within 0.5 clocks as shown in Figure 2 F and G, the second
The continuity of the clock of the AND gate output j gated by the AND gate 26 is maintained as it is (I, J in the same figure). In that case, the pulse width of the counter output k will be different at this point, but the periodic operation of the counter 27 will be the same as before. Therefore, the generation timing of the CRTC clock h formed based on the counter output j remains unchanged.
しかし、CPU用クロツクeに対するCRTC用
クロツクhの位相差φが第2図F,Kに示すよう
に0.5クロツク以上になつた場合には、第2のア
ンドゲート26でゲートされたアンドゲート出力
jのクロツクの連続性は、アンドゲート出力jの
得られる区間に乱れ、この区間でのクロツクは出
力されない(同図Mの破線図示)。そのため、カ
ウンタ出力k(同図N)のパルス幅はこの時点で
1クロツク以上となり、カウンタ出力kの分周周
期がその基本周期以上となる。従つて、このカウ
ンタ出力jに基づいて形成されるCRTC用クロツ
クhの発生タイミングがその分遅れることにな
り、これによつてCRTC用クロツクhの発生タイ
ミングが遅れ、CPU用クロツクeの位相により
一層接近する。 However, when the phase difference φ between the CRTC clock h and the CPU clock e becomes 0.5 clocks or more as shown in FIG. 2F and K, the AND gate output j gated by the second AND gate 26 The continuity of the clock is disturbed in the section where the AND gate output j is obtained, and the clock is not output in this section (as shown by the broken line in M in the figure). Therefore, the pulse width of the counter output k (N in the same figure) becomes more than one clock at this point, and the frequency division period of the counter output k becomes more than its basic period. Therefore, the generation timing of the CRTC clock h, which is formed based on the counter output j, is delayed by that amount, and as a result, the generation timing of the CRTC clock h is delayed, and the phase of the CPU clock e is further delayed. approach.
このようなクロツクタイミングの制御動作によ
つてCPU用クロツクeに対するCRTC用クロツ
クhの位相差φは0.5クロツク以上大きくなるこ
とはない。位相差φが0.5クロツク以内であれば、
高速のビデオRAM3を使用してもCRTC期間に
CPUに対するアドレス信号を確定することがで
きる。 Due to such a clock timing control operation, the phase difference φ between the CRTC clock h and the CPU clock e does not increase by more than 0.5 clocks. If the phase difference φ is within 0.5 clocks,
CRTC period even if high-speed video RAM 3 is used
Address signals to the CPU can be determined.
以上説明したように、この発明ではCPU用ク
ロツクeとCRTC用クロツクhを使用して第2の
クロツク形成回路23のクロツク形成タイミング
を制御したので、CPU用クロツクeに対する
CRTC用クロツクhの位相差φを0.5クロツク以
内に制限することができ、これによつて両クロツ
クe,hの位相差φを常にほぼ一定に保持するこ
とができる。そのため、ビデオRAM3を常時正
しくアクセスすることができるようになり、従来
のようなモニタ画面の乱れなどを惹起する欠点
を、従来の回路構成を若干変更するだけで達成で
きる実用上の効果を有する。
As explained above, in this invention, the clock formation timing of the second clock formation circuit 23 is controlled using the CPU clock e and the CRTC clock h.
The phase difference φ between the CRTC clock h can be limited to within 0.5 clocks, and thereby the phase difference φ between the two clocks e and h can always be kept substantially constant. Therefore, the video RAM 3 can be accessed correctly at all times, and there is a practical effect that can overcome the drawbacks of the conventional method, such as causing disturbances in the monitor screen, by just slightly changing the conventional circuit configuration.
第1図はこの発明に係る画像表示用端末装置に
使用されるクロツク制御部の一例を示す接続図、
第2図はその動作説明に供する波形図、第3図は
PRESTEL用端末装置の一例を示す系統図、第4
図はこれに使用される従来のクロツク制御部の一
例を示す接続図、第5図はその動作説明に供する
波形図である。
1は回線制御部、2はデコーダ、3はビデオ
RAM、4はキヤラクタ発生器、10はクロツク
制御部、14は基準クロツク発生源、15,23
は第1及び第2のクロツク形成回路、11,12
はアドレス形成回路、19は第1のアンド回路、
25,26はクロツクタイミング制御系を構成す
るゲート回路、eはCPU用クロツク、hは
CRTC用クロツクである。
FIG. 1 is a connection diagram showing an example of a clock control section used in an image display terminal device according to the present invention;
Figure 2 is a waveform diagram to explain its operation, and Figure 3 is a waveform diagram to explain its operation.
System diagram showing an example of a PRESTEL terminal device, No. 4
The figure is a connection diagram showing an example of a conventional clock control section used for this, and FIG. 5 is a waveform diagram for explaining its operation. 1 is line control unit, 2 is decoder, 3 is video
RAM, 4 is a character generator, 10 is a clock control section, 14 is a reference clock generation source, 15, 23
are first and second clock forming circuits, 11 and 12;
is an address forming circuit, 19 is a first AND circuit,
25 and 26 are gate circuits that constitute a clock timing control system, e is a CPU clock, and h is a clock for the CPU.
This is a CRTC clock.
Claims (1)
タ発生器のアドレスデータをストアするビデオ
RAMと、そのデータで制御されるキヤラクタ発
生器と、上記ビデオRAMのアドレス指定を制御
するクロツク制御部とが設けられ、 このクロツク制御部は基準クロツク発生源と、
画像データ処理用のCPUからのデータを上記ビ
デオRAMにストアするためのアドレス形成回路
と、上記キヤラクタ発生器に対するアドレス指定
をビデオRAMを介して行うアドレス指定回路
と、上記基準クロツクから所定周波数に逓降され
たCPU用クロツクを形成する第1のクロツク形
成回路と、上記基準クロツクから上記CPU用ク
ロツクと同一の周波数でこれと所定の位相差を有
するキヤラクタ指定用のクロツクを形成する第2
のクロツク形成回路とを有し、 この第2のクロツク形成回路から得られるキヤ
ラクタ指定用のクロツクと上記CPU用クロツク
とから上記第2のクロツク形成回路のクロツク形
成タイミングが制御されるようになされた画像表
示用端末装置。[Claims] 1. A video device that stores image data and character generator address data in an image display terminal device.
A RAM, a character generator controlled by the data thereof, and a clock control section for controlling addressing of the video RAM, the clock control section having a reference clock generation source;
an address forming circuit for storing data from the CPU for image data processing in the video RAM; an addressing circuit for specifying addresses for the character generator via the video RAM; a first clock forming circuit that forms a clock for the CPU that is output from the reference clock; and a second clock forming circuit that forms a clock for specifying a character from the reference clock that has the same frequency as the clock for the CPU and has a predetermined phase difference therefrom.
and a clock forming circuit, and the clock forming timing of the second clock forming circuit is controlled from the character specifying clock obtained from the second clock forming circuit and the CPU clock. Image display terminal device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60065880A JPS61224791A (en) | 1985-03-29 | 1985-03-29 | Terminal equipment for prestel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60065880A JPS61224791A (en) | 1985-03-29 | 1985-03-29 | Terminal equipment for prestel |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61224791A JPS61224791A (en) | 1986-10-06 |
JPH0548998B2 true JPH0548998B2 (en) | 1993-07-23 |
Family
ID=13299730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60065880A Granted JPS61224791A (en) | 1985-03-29 | 1985-03-29 | Terminal equipment for prestel |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61224791A (en) |
-
1985
- 1985-03-29 JP JP60065880A patent/JPS61224791A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61224791A (en) | 1986-10-06 |
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