JPH0548014A - Power-on resetter - Google Patents
Power-on resetterInfo
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- JPH0548014A JPH0548014A JP3226366A JP22636691A JPH0548014A JP H0548014 A JPH0548014 A JP H0548014A JP 3226366 A JP3226366 A JP 3226366A JP 22636691 A JP22636691 A JP 22636691A JP H0548014 A JPH0548014 A JP H0548014A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はパワーオンリセット回路
に係り、特にMOS型半導体集積回路におけるパワーオ
ンリセット回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit in a MOS semiconductor integrated circuit.
【0002】[0002]
【従来の技術】従来のパワーオンリセット回路の一例を
図7に示し、図8(a),(b)にその動作特性を示し
説明する。この図7において、1,2はNチャネルMO
Sトランジスタ(以下、MOSトランジスタと呼称す
る)、3,4,5は抵抗器、6は電圧比較器、7は電圧
源、8は出力端子である。いま、電圧源7が投入され電
源電圧Vdの上昇にともない(図8(a)参照)、電圧
比較器6の他方の入力端子、すなわち、抵抗器4および
抵抗器5の接点電位Vaはその抵抗の比により、図8
(a)に示すVaのように上昇する。また、ゲートとド
レインを接続したMOSトランジスタ2と抵抗器3の接
点電位Vbは、電源電圧Vd(図8(a)参照)が上昇
し、ゲート・ソース間電圧がしきい値を越えるまでMO
Sトランジスタ1および2はオフ状態であり、高抵抗に
等価される。このため電圧比較器6の一方の入力端子、
すなわち、MOSトランジスタ2および抵抗器3の接点
電位Vbは接地電位とほぼ同電位になる。さらに、電源
電圧Vdが上昇し、MOSトランジスタ1および2のゲ
ート・ソース間電圧がしきい値を越えると、オン状態と
なり、オン抵抗を持つ。2. Description of the Related Art An example of a conventional power-on reset circuit is shown in FIG. 7, and its operation characteristics are shown in FIGS. 8 (a) and 8 (b). In FIG. 7, 1 and 2 are N channel MOs.
S transistors (hereinafter referred to as MOS transistors), 3, 4 and 5 are resistors, 6 is a voltage comparator, 7 is a voltage source, and 8 is an output terminal. Now, as the voltage source 7 is turned on and the power supply voltage Vd rises (see FIG. 8A), the contact potential Va of the other input terminal of the voltage comparator 6, that is, the resistor 4 and the resistor 5 is the resistance thereof. According to the ratio of
It rises like Va shown in (a). Further, the contact potential Vb between the MOS transistor 2 having the gate and the drain connected and the resistor 3 is MO until the power supply voltage Vd (see FIG. 8A) rises and the gate-source voltage exceeds the threshold value.
S-transistors 1 and 2 are in an off state and are equivalent to high resistance. Therefore, one input terminal of the voltage comparator 6,
That is, the contact potential Vb of the MOS transistor 2 and the resistor 3 becomes substantially the same as the ground potential. Further, when the power supply voltage Vd rises and the gate-source voltage of the MOS transistors 1 and 2 exceeds the threshold value, the MOS transistors 1 and 2 are turned on and have an on-resistance.
【0003】そして、MOSトランジスタ1および2が
オン状態になると電源電圧Vdの上昇にともない、その
オン抵抗が変化するため、電圧比較器6の第1の入力端
子の電圧はMOSトランジスタ1および2のサイズ、あ
るいは、抵抗器3の抵抗値を任意の値に設定することに
より、接点電位Vbのような変化をする。このことによ
り、電源電圧Vdの上昇にともない、Va>Vbの状態
と、Va<Vbの状態があり、Va>VbからVa<V
bの状態になったとき、この電圧比較器6の出力Vc
(図8(b)参照)は前状態の反転信号を出力する。つ
まり、Va>Vbのときの電圧比較器6の出力Vcをリ
セット状態とし、Va<Vbのときの電圧比較器6の出
力Vcをリセット解除状態として使用すると、電源立ち
上げ時に、リセット信号を出力するパワーオンリセット
回路となる。また、電源電圧が一定になった場合には、
VaとVbは、おのおのの抵抗分割比により、電位差を
持ち、Va<Vbの関係になっており、電圧比較器6は
リセット解除状態を保持している。When the MOS transistors 1 and 2 are turned on, their on-resistance changes as the power supply voltage Vd rises. Therefore, the voltage at the first input terminal of the voltage comparator 6 is the same as that of the MOS transistors 1 and 2. By setting the size or the resistance value of the resistor 3 to an arbitrary value, the contact potential Vb is changed. As a result, there is a state of Va> Vb and a state of Va <Vb as the power supply voltage Vd rises. From Va> Vb to Va <V
When the state of b is reached, the output Vc of this voltage comparator 6
(See FIG. 8B) outputs the inverted signal of the previous state. That is, when the output Vc of the voltage comparator 6 when Va> Vb is set to the reset state and the output Vc of the voltage comparator 6 when Va <Vb is used as the reset release state, the reset signal is output when the power is turned on. Power on reset circuit. Also, when the power supply voltage becomes constant,
Va and Vb each have a potential difference due to the resistance division ratio and have a relationship of Va <Vb, and the voltage comparator 6 holds the reset release state.
【0004】ここで、チャネル電流がオフ状態以上のも
れ電流レベル以上となる電圧をしきい値電圧(Vt)と
して知られており、ゲート・ソース間電圧(VGS)>
Vtの時、オン状態と言う。このことは、例えば、[M
OS LSI設計入門」菅野卓雄・桜井貴康 監訳、産
業図書 P25」に説明されている。また、オン抵抗の
式 RON=[β(VG−VT)]-1は、例えば、「MOS
LSI設計入門」菅野卓雄・桜井貴康 監訳、産業図
書 P44」に記載されている。Here, the voltage at which the channel current exceeds the leakage current level above the OFF state is known as the threshold voltage (Vt), and the gate-source voltage (VGS)>
When Vt, it is said to be on. This means, for example, that [M
It is described in "Introduction to OS LSI Design", translated by Takuo Kanno and Takayasu Sakurai, Industrial Book P25. Further, the on-resistance formula R ON = [β (V G −V T )] −1 is, for example, “MOS
It is described in "Introduction to LSI Design", translated by Takuo Kanno and Takayasu Sakurai, Sangyo Tosho P44.
【0005】[0005]
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路では、電源電圧が上昇し、電源電圧が
一定になる前の素子が安定した状態でリセット信号を出
さなければならない。このため、電源電圧が一定になる
直前で、電圧比較器6の他方の入力である接点電位Va
と電圧比較器6の一方の入力である接点電位Vbの電圧
をVa>VbからVa<Vbに反転させるため、電源電
圧が一定になり、リセット解除状態であるVa<Vbの
電位差が大きくとれず、雑音が回り込んだ場合、Va<
VbからVa>Vbの状態になってしまい、リセット状
態となり、誤動作をおこすという課題があった。In the conventional power-on reset circuit described above, the reset signal must be output in a stable state before the power supply voltage rises and the power supply voltage becomes constant. Therefore, immediately before the power supply voltage becomes constant, the contact potential Va that is the other input of the voltage comparator 6
And the voltage of the contact potential Vb which is one input of the voltage comparator 6 is inverted from Va> Vb to Va <Vb, the power supply voltage becomes constant and the potential difference of Va <Vb in the reset release state cannot be large. , When noise wraps around, Va <
There is a problem that the state of Vb is changed to Va> Vb, the state is reset, and a malfunction occurs.
【0006】[0006]
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、ゲートとドレインを接続した第1のMOS
トランジスタのソースは、ゲートとドレインを接続した
第2のMOSトランジスタのドレインに接続され、上記
第2のMOSトランジスタのソースと第1の抵抗器の第
1の端子とを電圧比較器の第1の入力端子に接続し、第
2の抵抗器の第1の端子と第3の抵抗器の第1の端子と
第3のMOSトランジスタのドレインとを上記電圧比較
器の第2の入力端子に接続し、上記第1のMOSトラン
ジスタのドレインとゲートと上記第2の抵抗器の第2の
端子は電圧源に接続し、上記第1の抵抗器の第2の端子
と上記第3の抵抗器の第2の端子と上記第3のMOSト
ランジスタのソースを接地し、上記電圧比較器の出力と
上記第3のMOSトランジスタのゲートを出力端子に接
続したものである。また、本発明の別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
1のMOSトランジスタのソースは、ゲートとドレイン
を接続した第2のMOSトランジスタのドレインに接続
され、上記第2のMOSトランジスタのソースと第1の
抵抗器の第1の端子と第3のMOSトランジスタのドレ
インとを電圧比較器の第1の入力端子に接続し、第2の
抵抗器の第1の端子と第3の抵抗器の第1の端子とを上
記電圧比較器の第2の入力端子に接続し、前記第3のM
OSトランジスタのゲートをインバータ論理素子の出力
に接続し、上記第1のMOSトランジスタのドレインと
ゲートと上記第2の抵抗器の第2の端子と上記第3のM
OSトランジスタのソースを電圧源に接続し、上記第1
の抵抗器の第2の端子と上記第3の抵抗器の第2の端子
を接地し、上記電圧比較器の出力と上記インバータ論理
素子の入力端子を出力端子に接続したものである。A power-on reset circuit according to the present invention includes a first MOS having a gate and a drain connected to each other.
The source of the transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor and the first terminal of the first resistor are connected to the first of the voltage comparator. Connecting the first terminal of the second resistor, the first terminal of the third resistor and the drain of the third MOS transistor to the second input terminal of the voltage comparator. The drain and gate of the first MOS transistor and the second terminal of the second resistor are connected to a voltage source, and the second terminal of the first resistor and the third terminal of the third resistor are connected. The second terminal and the source of the third MOS transistor are grounded, and the output of the voltage comparator and the gate of the third MOS transistor are connected to the output terminal. In a power-on reset circuit according to another invention of the present invention, the source of the first MOS transistor having a gate and a drain connected to each other is connected to the drain of a second MOS transistor having a gate and a drain connected to each other, and The source of the MOS transistor, the first terminal of the first resistor and the drain of the third MOS transistor are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor is connected. The first terminal of the third resistor is connected to the second input terminal of the voltage comparator, and the third M
The gate of the OS transistor is connected to the output of the inverter logic element, the drain and gate of the first MOS transistor, the second terminal of the second resistor, and the third M
The source of the OS transistor is connected to a voltage source, and the first
The second terminal of the resistor and the second terminal of the third resistor are grounded, and the output of the voltage comparator and the input terminal of the inverter logic element are connected to the output terminal.
【0007】また、本発明のさらに別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
1のMOSトランジスタのソースは、ゲートとドレイン
を接続した第2のMOSトランジスタのドレインに接続
され、上記第2のMOSトランジスタのソースと第1の
抵抗器の第1の端子と第3のMOSトランジスタのドレ
インとを電圧比較器の第1の入力端子に接続し、第2の
抵抗器の第1の端子と第3の抵抗器の第1の端子と第4
のMOSトランジスタのドレインとを上記電圧比較器の
第2の入力端子に接続し、上記第3のMOSトランジス
タのゲートをインバータ論理素子の出力に接続し、上記
第1のMOSトランジスタのドレインとゲートと上記第
2の抵抗器の第2の端子と上記第3のMOSトランジス
タのソースを電圧源に接続し、上記第1の抵抗器の第2
の端子と上記第3の抵抗器の第2の端子と上記第4のM
OSトランジスタのソースを接地し、上記電圧比較器の
出力と上記インバータ論理素子の入力端子と上記第4の
MOSトランジスタのゲートを出力端子に接続したもの
である。また、本発明の別の発明によるパワーオンリセ
ット回路は、上記第1の発明ないし第3の発明のいずれ
かのパワーオンリセット回路において、第1のMOSト
ランジスタのドレインと電圧源の間に、ゲートとドレイ
ンを接続した複数のMOSトランジスタを直列接続した
ものである。In a power-on reset circuit according to yet another aspect of the present invention, the source of the first MOS transistor having its gate and drain connected is connected to the drain of the second MOS transistor having its gate connected to its drain. Connecting the source of the second MOS transistor, the first terminal of the first resistor and the drain of the third MOS transistor to the first input terminal of the voltage comparator, and 1 terminal and 3rd resistor 1st terminal and 4th
The drain of the MOS transistor is connected to the second input terminal of the voltage comparator, the gate of the third MOS transistor is connected to the output of the inverter logic element, and the drain and gate of the first MOS transistor are connected. The second terminal of the second resistor and the source of the third MOS transistor are connected to a voltage source, and the second terminal of the first resistor is connected.
Terminal and the second terminal of the third resistor and the fourth M
The source of the OS transistor is grounded, and the output of the voltage comparator, the input terminal of the inverter logic element, and the gate of the fourth MOS transistor are connected to the output terminal. A power-on reset circuit according to another invention of the present invention is the power-on reset circuit according to any one of the first to third inventions, wherein the gate is provided between the drain of the first MOS transistor and the voltage source. And a plurality of MOS transistors whose drains are connected in series.
【0008】[0008]
【作用】本発明においては、MOSトランジスタのオフ
状態とオン状態の抵抗値の変化を利用し、電源投入後、
素子が安定した状態となる電源電圧でリセット信号を発
生する。In the present invention, the change in the resistance value between the off state and the on state of the MOS transistor is utilized, and after power-on,
A reset signal is generated at a power supply voltage that brings the element to a stable state.
【0009】[0009]
【実施例】図1は本発明によるパワーオンリセット回路
の一実施例を示す回路図である。この図1において図7
と同一符号のものは相当部分を示し、9はPチャネルM
OSトランジスタ(以下、MOSトランジスタと呼称す
る)である。そして、ゲートとドレインを接続したMO
Sトランジスタ1のソースは、ゲートとドレインを接続
したMOSトランジスタ2のドレインに接続され、この
MOSトランジスタ2のソースと抵抗器3の一端とを電
圧比較器6の一方の入力端子に接続し、抵抗器4の一方
の端子と抵抗器5の一方の端子とMOSトランジスタ9
のドレインとを電圧比較器6の他方の入力端子に接続
し、MOSトランジスタ1のドレインとゲートと抵抗器
4の他方の端子は電圧源7に接続し、抵抗器3の他方の
端子と抵抗器5の他方の端子とMOSトランジスタ9の
ソースを接地し、電圧比較器6の出力とMOSトランジ
スタ9のゲートを出力端子8に接続するように構成され
ている。1 is a circuit diagram showing an embodiment of a power-on reset circuit according to the present invention. In FIG. 1, FIG.
The same reference numerals as those of FIG.
It is an OS transistor (hereinafter referred to as a MOS transistor). And the MO that connects the gate and drain
The source of the S-transistor 1 is connected to the drain of the MOS transistor 2 whose gate and drain are connected. The source of the MOS transistor 2 and one end of the resistor 3 are connected to one input terminal of the voltage comparator 6, Terminal of resistor 4 and one terminal of resistor 5 and MOS transistor 9
Is connected to the other input terminal of the voltage comparator 6, the drain and gate of the MOS transistor 1 and the other terminal of the resistor 4 are connected to the voltage source 7, and the other terminal of the resistor 3 and the resistor are connected. The other terminal of 5 and the source of the MOS transistor 9 are grounded, and the output of the voltage comparator 6 and the gate of the MOS transistor 9 are connected to the output terminal 8.
【0010】ここで、この図1に示す実施例のパワーオ
ンリセット回路は、電圧源7の電圧によって可変抵抗と
等価のMOSトランジスタ1とMOSトランジスタ2お
よび抵抗器3による抵抗分割電圧と、抵抗器4および抵
抗器5による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりMOSトランジスタ9
をオン状態にすることにより、電圧比較器6の他方の端
子の電圧をほぼ接地電位と同じにし、電圧比較器6の一
方の端子と他方の端子の電位差を大きくすることがで
き、雑音が回り込んでも誤動作しにくい回路構成となっ
ている。Here, in the power-on reset circuit of the embodiment shown in FIG. 1, the MOS transistor 1 and the MOS transistor 2 equivalent to a variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor. 4 and the resistor 5 outputs a reset signal according to the potential difference from the resistance division voltage, and the reset signal causes the MOS transistor 9
By turning on, the voltage of the other terminal of the voltage comparator 6 can be made approximately the same as the ground potential, and the potential difference between one terminal and the other terminal of the voltage comparator 6 can be increased, and noise will be generated. It has a circuit configuration that does not easily malfunction even if it is included.
【0011】図2(a),(b)は図1の動作説明に供
する特性図である。FIGS. 2A and 2B are characteristic diagrams for explaining the operation of FIG.
【0012】つぎに図1に示す実施例のパワーオンリセ
ット動作を図2(a),(b)を参照して説明する。電
圧源7が投入され電源電圧Vdの上昇にともない、電圧
比較器6の一方の入力端子および他方の入力端子の電位
はつぎのようになる。いま、MOSトランジスタ1と2
および抵抗器3で生じる電圧である電圧比較器6の一方
の入力端子を接点電位Vb、抵抗器4と5で生じる電圧
である電圧比較器6の他方の入力端子を接点電位Va、
MOSトランジスタ1,MOSトランジスタ2およびM
OSトランジスタ9の抵抗値をRON1,RON2,R
ON9、抵抗器3,抵抗器4および抵抗器5の抵抗値をR
3,R4,R5とすると、Vb−電圧源間の抵抗Rbd
は、 Rbd=RON1+RON2 (1) Vb−接地間の抵抗Rbsは、 Rbs=R3 (2) となる。よって、電圧比較器6の一方の入力端子の接点
電位Vbは Vb=[Rbs/(Rbd+Rbs)]・VDD (3) で示されるが、電源投入時、MOSトランジスタ1およ
びMOSトランジスタ2のゲート・ソース間電圧がしき
い値を越えないためオフ状態となり、抵抗Rbdは高抵
抗と等価のため、Rbd》Rbsとなり、接点電位Vb
はほぼ接地電位と同電位となる。また、電圧比較器6の
他方の入力端子の接点電位Va、すなわち、抵抗器4と
MOSトランジスタ9のドレインおよび抵抗器5の接点
電位は、Va−電圧源間の抵抗Radは、 Rad=R4 (4) Va−接地間の抵抗Rasは、 1/Ras=(1/RON9)+(1/R5) (5) で示されるが、電源投入時、MOSトランジスタ9はゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
となり、1/RON9は無視できる。このため、 Ras=R5 (6) となる。このため、接点電位Vaは抵抗器4と抵抗器5
の抵抗分割比であり(7)式で示される。 Va=[Ras/(Rad+Ras)]・VDD (7)Next, the power-on reset operation of the embodiment shown in FIG. 1 will be described with reference to FIGS. 2 (a) and 2 (b). As the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. Now, MOS transistors 1 and 2
And one input terminal of the voltage comparator 6 which is a voltage generated in the resistor 3 is a contact potential Vb, and the other input terminal of the voltage comparator 6 which is a voltage generated in the resistors 4 and 5 is a contact potential Va,
MOS transistor 1, MOS transistor 2 and M
Set the resistance value of the OS transistor 9 to R ON 1, R ON 2, R
ON 9, the resistance value of resistor 3, resistor 4 and resistor 5 to R
3, R4 and R5, the resistance Rbd between the Vb and the voltage source
Rbd = R ON 1 + R ON 2 (1) The resistance Rbs between Vb and the ground is Rbs = R3 (2). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (3). When the power is turned on, the gate and source of the MOS transistor 1 and the MOS transistor 2 are Since the inter-voltage does not exceed the threshold value, it is turned off, and the resistance Rbd is equivalent to a high resistance, so that Rbd >> Rbs and the contact potential Vb.
Is almost the same as the ground potential. Further, the contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potentials of the resistor 4 and the drain of the MOS transistor 9 and the resistor 5 is such that the resistance Rad between Va and the voltage source is Rad = R4 ( 4) The resistance Ras between Va and the ground is represented by 1 / Ras = (1 / R ON 9) + (1 / R5) (5). When the power is turned on, the MOS transistor 9 has a gate-source voltage of Since it does not exceed the threshold value, it is turned off and 1 / R ON 9 can be ignored. Therefore, Ras = R5 (6). Therefore, the contact potential Va is equal to that of the resistors 4 and 5.
It is the resistance division ratio of (7) and is expressed by the equation (7). Va = [Ras / (Rad + Ras)] · VDD (7)
【0013】そして、(3)式と(7)式より、Vaと
Vbの関係は、Va>Vbとなり、電圧比較器6の出力
Vcは低レベル(ほぼ接地電圧)を出力する。このた
め、MOSトランジスタ9のゲートにはVc(低レベ
ル)が与えられMOSトランジスタ9は、オフ状態を維
持することになる。さらに、電源電圧Vdが上昇し、M
OSトランジスタ1およびMOSトランジスタ2がしき
い値を越えるとオン状態となり、オン抵抗を持つ。この
MOSトランジスタ1およびMOSトランジスタ2がオ
ン状態になると電源電圧Vdの上昇にともない、そのオ
ン抵抗が変化するため、電圧比較器6の一方の入力端子
の電圧はMOSトランジスタ1およびMOSトランジス
タ2のサイズ、あるいは、抵抗器3の抵抗値を任意の値
に設定することにより、図2(a)のVbのような変化
をする。このことにより、電源電圧Vdの上昇にともな
い、Va>Vbの状態と、Va<Vbの状態をつくる。
そして、Va>Vbの状態からVa<Vbの状態になっ
たとき、この電圧比較器6の出力は、前状態の反転信号
Vcを出力する。つまり、Va>Vbのときの電圧比較
器6の出力をリセット状態とし、Va<Vbのときの電
圧比較器6の出力をリセット解除状態として使用する
と、電源立ち上げ時に、リセット信号を出力するパワー
オンリセット回路となる。また、電圧比較器6の出力に
より、MOSトランジスタ9をオフ状態からオン状態に
することにより、電圧比較器6の他方の入力端子の電圧
が次のようになる。From the expressions (3) and (7), the relationship between Va and Vb is Va> Vb, and the output Vc of the voltage comparator 6 outputs a low level (almost ground voltage). Therefore, Vc (low level) is applied to the gate of the MOS transistor 9, and the MOS transistor 9 maintains the off state. Further, the power supply voltage Vd rises, and M
When the OS transistor 1 and the MOS transistor 2 exceed the threshold value, they are turned on and have an on resistance. When the MOS transistor 1 and the MOS transistor 2 are turned on, the ON resistance thereof changes with the rise of the power supply voltage Vd. Therefore, the voltage at one input terminal of the voltage comparator 6 is equal to the size of the MOS transistor 1 and the MOS transistor 2. Alternatively, by setting the resistance value of the resistor 3 to an arbitrary value, a change like Vb in FIG. As a result, a state of Va> Vb and a state of Va <Vb are created as the power supply voltage Vd rises.
Then, when the state of Va> Vb is changed to the state of Va <Vb, the output of the voltage comparator 6 outputs the inverted signal Vc in the previous state. That is, when the output of the voltage comparator 6 when Va> Vb is set to the reset state and the output of the voltage comparator 6 when Va <Vb is used as the reset release state, the power that outputs the reset signal when the power is turned on. It becomes an on-reset circuit. Further, by turning on the MOS transistor 9 from the off state by the output of the voltage comparator 6, the voltage at the other input terminal of the voltage comparator 6 becomes as follows.
【0014】電圧比較器6の他方の入力端子の接点電位
Vaと電圧源間の抵抗Radは(4)式で示され、電圧
比較器6の他方の入力端子の接点電位Vaと接地間の抵
抗Rasは(5)式で示されるが、MOSトランジスタ
9のゲートが電圧比較器6の出力に接続されているた
め、MOSトランジスタ9はリセットが解除されるまで
オフ状態となり、MOSトランジスタ9の抵抗値RON9
は高抵抗と等価であり、抵抗Rbsは、(6)式で示さ
れる結果となる。ところが、リセットが解除されるとM
OSトランジスタ9はオン状態となり、オン抵抗を持ち
無視できない値になる。このことにより抵抗Rasの抵
抗値は、 Ras=(RON9・R5)/(RON9+R5) (8) のようになる。そして、MOSトランジスタ9がオン状
態になることにより、抵抗Rasの抵抗値は、(8)式
の方が、式(6)の値より小さくなることがわかる。
(7)式より、抵抗Rasの値が小さくなることで、接
点電位Vbの電位が接地側に移動し、Va<Vbの関係
が大きくなる。このため、電源電圧が一定になった場
合、Va<Vbの関係を大きくとることができ、誤動作
しにくい回路構成となっている。The resistance Rad between the contact potential Va of the other input terminal of the voltage comparator 6 and the voltage source is expressed by the equation (4), and the resistance between the contact potential Va of the other input terminal of the voltage comparator 6 and the ground. Ras is expressed by the equation (5). Since the gate of the MOS transistor 9 is connected to the output of the voltage comparator 6, the MOS transistor 9 is turned off until the reset is released, and the resistance value of the MOS transistor 9 is increased. R ON 9
Is equivalent to high resistance, and the resistance Rbs is the result shown by the equation (6). However, when the reset is released, M
The OS transistor 9 is in the ON state, and has an ON resistance and becomes a value that cannot be ignored. As a result, the resistance value of the resistor Ras becomes Ras = (R ON 9 · R5) / (R ON 9 + R5) (8). Then, it can be seen that the resistance value of the resistor Ras becomes smaller in the equation (8) than in the equation (6) when the MOS transistor 9 is turned on.
From the equation (7), the value of the resistance Ras decreases, the potential of the contact potential Vb moves to the ground side, and the relationship of Va <Vb increases. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【0015】図3は本発明の他の実施例を示す回路図で
ある。この図3において図1と同一符号のものは相当部
分を示し、10はPチャネルMOSトランジスタ(以
下、MOSトランジスタと呼称する)、11はインバー
タ論理素子である。そして、ゲートとドレインを接続し
たMOSトランジスタ1のソースは、ゲートとドレイン
を接続したMOSトランジスタ2のドレインに接続さ
れ、このMOSトランジスタ2のソースと抵抗器3の一
方の端子とMOSトランジスタ10のドレインとを電圧
比較器6の一方の入力端子に接続し、抵抗器4の一方の
端子と抵抗器5の一方の端子とを電圧比較器6の他方の
入力端子に接続し、MOSトランジスタ10のゲートを
インバータ論理素子11の出力に接続し、MOSトラン
ジスタ1のドレインとゲートと抵抗器4の他方の端子と
MOSトランジスタ10のソースを電圧源7に接続し、
抵抗器3の他方の端子と抵抗器5の他方の端子を接地
し、電圧比較器6の出力とインバータ論理素子11の入
力端子を出力端子8に接続するように構成されている。FIG. 3 is a circuit diagram showing another embodiment of the present invention. In FIG. 3, the same reference numerals as those in FIG. 1 indicate corresponding parts, and 10 is a P-channel MOS transistor (hereinafter referred to as MOS transistor), and 11 is an inverter logic element. The source of the MOS transistor 1 whose gate and drain are connected is connected to the drain of the MOS transistor 2 whose gate and drain are connected. The source of this MOS transistor 2, one terminal of the resistor 3 and the drain of the MOS transistor 10 are connected. Are connected to one input terminal of the voltage comparator 6, one terminal of the resistor 4 and one terminal of the resistor 5 are connected to the other input terminal of the voltage comparator 6, and the gate of the MOS transistor 10 is connected. Is connected to the output of the inverter logic element 11, the drain and gate of the MOS transistor 1, the other terminal of the resistor 4 and the source of the MOS transistor 10 are connected to the voltage source 7.
The other terminal of the resistor 3 and the other terminal of the resistor 5 are grounded, and the output of the voltage comparator 6 and the input terminal of the inverter logic element 11 are connected to the output terminal 8.
【0016】ここで、この図3に示す実施例のパワーオ
ンリセット回路は、電圧源7の電圧によって可変抵抗と
等価のMOSトランジスタ1とMOSトランジスタ2お
よび抵抗器3による抵抗分割電圧と、抵抗器4および抵
抗器5による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりMOSトランジスタ1
0をオン状態にすることにより、電圧比較器6の他方の
入力端子の電圧をほぼ電源電圧と同じにすることによ
り、電圧比較器6の一方の入力端子と他方の入力端子の
電位差を大きくすることができ、雑音が回り込んでも誤
動作しにくい回路構成となっている。Here, in the power-on reset circuit of the embodiment shown in FIG. 3, the MOS transistor 1 and the MOS transistor 2 equivalent to a variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor. 4 and the resistance division voltage by the resistor 5 outputs a reset signal according to the potential difference, and the reset signal outputs the MOS transistor 1
By turning 0 on, the voltage of the other input terminal of the voltage comparator 6 becomes substantially the same as the power supply voltage, thereby increasing the potential difference between one input terminal and the other input terminal of the voltage comparator 6. It has a circuit configuration that prevents malfunction even when noise is introduced.
【0017】図4(a),(b)は図3の動作説明に供
する特性図である。FIGS. 4A and 4B are characteristic diagrams for explaining the operation of FIG.
【0018】つぎに図3に示す実施例のパワーオンリセ
ット動作を図4(a),(b)を参照して説明する。い
ま、電圧源7が投入され電源電圧Vdの上昇にともな
い、電圧比較器6の一方の入力端子および他方の入力端
子の電位は、次のようになる。電圧比較器6の一方の入
力端子を接点電位Vb、他方の入力端子を接点電位V
a、MOSトランジスタ1,MOSトランジスタ2およ
びMOSトランジスタ10の抵抗値をRON1,RON2,
RON10、抵抗器3,抵抗器4および抵抗器5の抵抗値
をR3,R4,R5とすると、Vb−電圧源間の抵抗R
bdは、 1/Rbd=1/(RON1+RON2)+1/RON10 (9) Vb−接地間の抵抗Rbsは、 Rbs=R3 (10) となる。よって、電圧比較器6の一方の入力端子の接点
電位Vbは、 Vb=[Rbs/(Rbd+Rbs)]・VDD (11) で示されるが、電源投入時、MOSトランジスタ1,M
OSトランジスタ2およびMOSトランジスタ10のゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
であり、抵抗Rbdは高抵抗と等価のため、Rbd》R
bsとなり、Vbは、ほぼ接地電位と同電位となる。Next, the power-on reset operation of the embodiment shown in FIG. 3 will be described with reference to FIGS. 4 (a) and 4 (b). Now, as the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. One input terminal of the voltage comparator 6 has a contact potential Vb, and the other input terminal has a contact potential Vb.
a, the MOS transistor 1, the MOS transistor 2, and the MOS transistor 10 have resistance values R ON 1, R ON 2,
If the resistance values of R ON 10, resistor 3, resistor 4 and resistor 5 are R3, R4 and R5, the resistance R between Vb and the voltage source is R.
bd is 1 / Rbd = 1 / (R ON 1 + R ON 2) + 1 / R ON 10 (9) The resistance Rbs between Vb and the ground is Rbs = R3 (10). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (11).
Since the gate-source voltage of the OS transistor 2 and the MOS transistor 10 does not exceed the threshold value, it is in the OFF state. Since the resistance Rbd is equivalent to a high resistance, Rbd >> R
bs, and Vb becomes almost the same potential as the ground potential.
【0019】また、電源電圧Vdの上昇にともない、電
圧比較器6の他方の入力端子の接点電位Va、すなわ
ち、抵抗器4および抵抗器5の接点電位はその抵抗の比
により、図4(a)のVaのように上昇する。そして、
このVaは、抵抗器4と抵抗器5の抵抗分割比により次
のようになる。Va−電圧源間の抵抗Radは、 Rad=R4 (12) Va−接地間の抵抗Rasは、 Ras=R5 (13) となる。よって、電圧比較器6の他方の入力端子の接点
電位Vaは、 Va=[Ras/(Rad+Ras)]・VDD (14) となり、(11)式と(14)式より、VaとVbの関
係は、Va>Vbとなり、Vcは低レベルを出力する。
このため、インバータ論理素子11により高レベル(ほ
ぼ電源電圧)に変換され、MOSトランジスタ10のゲ
ートに高レベルが与えられるため、MOSトランジスタ
10はオフ状態を維持することになる。Further, as the power supply voltage Vd rises, the contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potentials of the resistors 4 and 5 can be calculated according to the ratio of the resistances of FIG. ) Rises like Va. And
This Va is as follows depending on the resistance division ratio of the resistors 4 and 5. The resistance Rad between Va and the voltage source is Rad = R4 (12), and the resistance Ras between Va and the ground is Ras = R5 (13). Therefore, the contact potential Va of the other input terminal of the voltage comparator 6 becomes: Va = [Ras / (Rad + Ras)]. VDD (14), and from the equations (11) and (14), the relation between Va and Vb is , Va> Vb, and Vc outputs a low level.
For this reason, the inverter logic element 11 converts it to a high level (approximately power supply voltage), and the high level is given to the gate of the MOS transistor 10, so that the MOS transistor 10 is maintained in the off state.
【0020】さらに電源電圧Vdが上昇し、MOSトラ
ンジスタ1およびMOSトランジスタ2がしきい値を越
えるとオン状態となり、オン抵抗を持つ。そして、MO
Sトランジスタ1およびMOSトランジスタ2がオン状
態になると電源電圧Vdの上昇にともない、そのオン抵
抗が変化するため、電圧比較器6の一方の入力端子の電
圧はMOSトランジスタ1およびMOSトランジスタ2
のサイズ、あるいは、抵抗器3の抵抗値を任意の値に設
定することにより、図4(a)のVbのような変化をす
る。このことにより、電源電圧Vdの上昇にともない、
Va>Vbの状態と、Va<Vbの状態をつくる。Va
>Vbの状態からVa<Vbの状態になったとき、この
電圧比較器6の出力は、前状態の反転信号Vcを出力す
る。つまり、Va>Vbのときの電圧比較器6の出力を
リセット状態とし、Va<Vbのときの電圧比較器6の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器6の出力により、MOSト
ランジスタ10をオフ状態からオン状態にすることによ
り、電圧比較器6の一方の入力端子の接点電位Vbが次
のようになる。Vbと接地間の抵抗Rbsは(10)式
で示され、Vbと電圧源間の抵抗Rbdは(9)式で示
されるが、MOSトランジスタ10のゲートが電圧比較
器6の出力に接続されているインバータ論理素子11の
出力に接続されているため、MOSトランジスタ10は
リセットが解除されるまでオフ状態となり、RON10は
高抵抗と等価となり、抵抗Rbdは、(9)式より、 Rbd=RON1+RON2 (15) と言える。ところが、リセットが解除されるとMOSト
ランジスタ10はオン状態となり、オン抵抗を持ち、無
視できない値になる。このことによりRbdの抵抗値
は、 Rbd=[RON10・(RON1+RON2)]/[RON10+(RON1+R ON 2)] (16) のようになる。Further, the power supply voltage Vd rises, and the MOS transistor
Transistor 1 and MOS transistor 2 exceed the threshold value.
When turned on, it turns on and has on-resistance. And MO
S-transistor 1 and MOS transistor 2 are on
As the power supply voltage Vd rises, the on-state
Since the resistance changes, the voltage of one input terminal of the voltage comparator 6
Voltage is MOS transistor 1 and MOS transistor 2
Size, or set the resistance value of resistor 3 to an arbitrary value.
By setting the value, a change like Vb in FIG.
It As a result, as the power supply voltage Vd rises,
A state of Va> Vb and a state of Va <Vb are created. Va
When the state of> Vb changes to the state of Va <Vb,
The output of the voltage comparator 6 outputs the inverted signal Vc in the previous state.
It That is, the output of the voltage comparator 6 when Va> Vb is
In the reset state, the voltage comparator 6 when Va <Vb
If the output is used as the reset release state, the power is turned on.
Power-on reset times that output a reset signal
Become a road. Further, the output of the voltage comparator 6 causes the MOS transistor
By switching the transistor 10 from the off state to the on state
The contact potential Vb of one input terminal of the voltage comparator 6 is
become that way. The resistance Rbs between Vb and ground is expressed by equation (10).
The resistance Rbd between Vb and the voltage source is expressed by equation (9).
However, the voltage of the gate of the MOS transistor 10 is compared.
Of the inverter logic element 11 connected to the output of
Since it is connected to the output, the MOS transistor 10
It remains off until reset is released, and RON10 is
It becomes equivalent to high resistance, and the resistance Rbd can be calculated from the equation (9) as follows: Rbd = RON1 + RON2 (15). However, when the reset is released, the MOS transistor
The transistor 10 is turned on, has an on-resistance, and
It becomes a value that cannot be seen. Therefore, the resistance value of Rbd
Rbd = [RON10 ・ (RON1 + RON2)] / [RON10+ (RON1 + R ON 2)] It becomes like (16).
【0021】そして、MOSトランジスタ10がオン状
態になることにより、抵抗Rbdの抵抗値は(16)式
の方が、式(15)の値より小さくなることがわかる。
(11)式より、抵抗Rbdの値が小さくなることで、
接点電位Vbの電位が電圧源側に移動し、Va<Vbの
関係が大きくなる。このため、電源電圧が一定になった
場合、Va<Vbの関係を大きくとることができ、誤動
作しにくい回路構成となっている。It can be seen that, when the MOS transistor 10 is turned on, the resistance value of the resistor Rbd is smaller in the equation (16) than in the equation (15).
From the equation (11), the value of the resistance Rbd becomes smaller,
The potential of the contact potential Vb moves to the voltage source side, and the relationship of Va <Vb increases. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【0022】図5は本発明のさらに他の実施例を示す回
路図である。この図5において図4と同一部分には同一
符号を付して説明を省略する。12はNチャネルMOS
トランジスタ(以下、MOSトランジスタと呼称する)
である。そして、ゲートとドレインを接続したMOSト
ランジスタ1のソースは、ゲートとドレインを接続した
MOSトランジスタ2のドレインに接続され、このMO
Sトランジスタ2のソースと抵抗器3の一方の端子とM
OSトランジスタ10のドレインとを電圧比較器6の一
方の入力端子に接続し、抵抗器4の一方の端子と抵抗器
5の一方の端子とMOSトランジスタ12のドレインと
を上記電圧比較器6の他方の入力端子に接続し、MOS
トランジスタ10のゲートをインバータ論理素子11の
出力に接続し、MOSトランジスタ1のドレインとゲー
トと抵抗器4の他方の端子とMOSトランジスタ10の
ソースを電圧源7に接続し、抵抗器3の他方の端子と抵
抗器5の他方の端子とMOSトランジスタ12のソース
を接地し、電圧比較器6の出力とインバータ論理素子1
1の入力端子とMOSトランジスタ12のゲートを出力
端子8に接続するように構成されている。FIG. 5 is a circuit diagram showing another embodiment of the present invention. 5, the same parts as those in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted. 12 is an N channel MOS
Transistor (hereinafter referred to as MOS transistor)
Is. The source of the MOS transistor 1 whose gate and drain are connected is connected to the drain of the MOS transistor 2 whose gate and drain are connected.
The source of the S transistor 2 and one terminal of the resistor 3 and M
The drain of the OS transistor 10 is connected to one input terminal of the voltage comparator 6, and one terminal of the resistor 4, one terminal of the resistor 5 and the drain of the MOS transistor 12 are connected to the other terminal of the voltage comparator 6. Connected to the input terminal of
The gate of the transistor 10 is connected to the output of the inverter logic element 11, the drain and gate of the MOS transistor 1 and the other terminal of the resistor 4 and the source of the MOS transistor 10 are connected to the voltage source 7, and the other of the resistor 3 is connected. The terminal, the other terminal of the resistor 5 and the source of the MOS transistor 12 are grounded, and the output of the voltage comparator 6 and the inverter logic element 1 are connected.
The input terminal 1 and the gate of the MOS transistor 12 are connected to the output terminal 8.
【0023】ここで、この図5に示す実施例のパワーオ
ンリセット回路は、電圧源7の電圧によって可変抵抗と
等価のMOSトランジスタ1とMOSトランジスタ2お
よび抵抗器3による抵抗分割電圧と、抵抗器4および抵
抗器5による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりMOSトランジスタ1
0とMOSトランジスタ12をオン状態にすることによ
り、電圧比較器6の一方の入力端子の電圧をほぼ電源電
圧と同じにし、また、電圧比較器6の他方の入力端子を
ほぼ接地電位と同じにすることにより、電圧比較器6の
一方の入力端子と他方の入力端子の電位差を大きくする
ことができ、雑音が回り込んでも誤動作しにくい回路構
成となっている。Here, in the power-on reset circuit of the embodiment shown in FIG. 5, the MOS transistor 1 and the MOS transistor 2 equivalent to the variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor are used. 4 and the resistance division voltage by the resistor 5 outputs a reset signal according to the potential difference, and the reset signal outputs the MOS transistor 1
0 and the MOS transistor 12 are turned on so that the voltage at one input terminal of the voltage comparator 6 becomes substantially the same as the power supply voltage, and the other input terminal of the voltage comparator 6 becomes substantially the same as the ground potential. By doing so, the potential difference between the one input terminal and the other input terminal of the voltage comparator 6 can be increased, and the circuit configuration is less likely to malfunction even when noise is introduced.
【0024】図6(a),(b)は図5の動作説明に供
する特性図である。FIGS. 6A and 6B are characteristic diagrams for explaining the operation of FIG.
【0025】つぎに図5に示す実施例の動作を図6
(a),(b)を参照して説明する。電圧源7が投入さ
れ電源電圧Vdの上昇にともない、電圧比較器6の一方
の入力端子および他方の入力端子の電位は、次のように
なる。電圧比較器6の一方の入力端子を接点電位Vb、
他方の入力端子を接点電位Va、MOSトランジスタ
1,MOSトランジスタ2,MOSトランジスタ10お
よびMOSトランジスタ12の抵抗値をRON1,R
ON2,RON10、RON12、抵抗器3,抵抗器4および
抵抗器5の抵抗値をR3,R4,R5とすると、Vb−
電圧源間の抵抗Rbdは、 1/Rbd=1/(RON1+RON2)+1/RON10 (17) Vb−接地間の抵抗Rbsは、 Rbs=R3 (18) となる。よって、電圧比較器6の一方の入力端子の接点
電位Vbは、 Vb=[Rbs/(Rbd+Rbs)]・VDD (19) で示されるが、電源投入時、MOSトランジスタ1,M
OSトランジスタ2およびMOSトランジスタ10は、
ゲート・ソース間電圧がしきい値を越えないため、オフ
状態となり、Rbdは高抵抗と等価のため、Rbd》R
bsとなり、接点電位Vbはほぼ接地電圧と同電位とな
る。Next, the operation of the embodiment shown in FIG. 5 will be described with reference to FIG.
This will be described with reference to (a) and (b). As the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. One input terminal of the voltage comparator 6 is connected to the contact potential Vb,
The other input terminal has a contact potential Va, and the resistance values of the MOS transistor 1, the MOS transistor 2, the MOS transistor 10 and the MOS transistor 12 are R ON 1, R
If the resistance values of ON 2, R ON 10, R ON 12, resistor 3, resistor 4 and resistor 5 are R3, R4 and R5, Vb-
The resistance Rbd between the voltage sources is 1 / Rbd = 1 / (R ON 1 + R ON 2) + 1 / R ON 10 (17) The resistance Rbs between Vb and the ground is Rbs = R3 (18). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (19).
The OS transistor 2 and the MOS transistor 10 are
Since the gate-source voltage does not exceed the threshold value, it turns off, and Rbd is equivalent to high resistance, so Rbd >> R
bs, and the contact potential Vb becomes almost the same potential as the ground voltage.
【0026】また、電圧比較器6の他方の入力端子の接
点電位Va、すなわち、抵抗器4,MOSトランジスタ
12のドレインおよび抵抗器5の接点電位は次のように
なる。Va−電圧源間の抵抗Radは、 Rad=R4 (20) Va−接地間の抵抗Rasは、 1/Ras=1/RON12+1/R5 (21) となり、電源投入時、MOSトランジスタ12は、ゲー
ト・ソース間電圧がしきい値を越えないためオフ状態と
なり、1/RON12は無視でき、このため Ras=R5 (22) となる。よって、電圧比較器6の他方の入力端子の接点
電位Vaは、 Va=[Ras/(Rad+Ras)]・VDD (23) となり、(19)式と(23)式より、VaとVbの関
係は、Va>Vbとなり、Vcは低レベル(ほぼ接地電
圧)を出力する。このため、MOSトランジスタ12の
ゲートには低レベルが与えられ、また、インバータ論理
素子11により高レベル(ほぼ電源電圧)に変換され、
MOSトランジスタ10のゲートに高レベルが与えられ
るため、MOSトランジスタ10および、MOSトラン
ジスタ12はオフ状態を維持することになる。The contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potential of the resistor 4, the drain of the MOS transistor 12 and the resistor 5 is as follows. The resistance Rad between Va and the voltage source is Rad = R4 (20), and the resistance Ras between Va and the ground is 1 / Ras = 1 / R ON 12 + 1 / R5 (21), and when the power is turned on, the MOS transistor 12 becomes Since the gate-source voltage does not exceed the threshold value, it is turned off, and 1 / R ON 12 can be ignored, and therefore Ras = R5 (22). Therefore, the contact potential Va of the other input terminal of the voltage comparator 6 becomes Va = [Ras / (Rad + Ras)]. VDD (23), and from the equations (19) and (23), the relationship between Va and Vb is , Va> Vb, and Vc outputs a low level (approximately ground voltage). Therefore, a low level is given to the gate of the MOS transistor 12, and it is converted to a high level (almost a power supply voltage) by the inverter logic element 11,
Since the high level is applied to the gate of the MOS transistor 10, the MOS transistor 10 and the MOS transistor 12 are maintained in the off state.
【0027】さらに電源電圧Vdが上昇し、MOSトラ
ンジスタ1およびMOSトランジスタ2がしきい値を越
えると、オン状態となり、オン抵抗を持つ。このMOS
トランジスタ1およびMOSトランジスタ2がオン状態
になると電源電圧Vdの上昇にともない、そのオン抵抗
が変化するため、電圧比較器6の一方の入力端子の電圧
はMOSトランジスタ1およびMOSトランジスタ2の
サイズ、あるいは、抵抗器3の抵抗値を任意の値に設定
することにより、図6(a)のVbのような変化をす
る。このことにより、電源電圧Vdの上昇にともない、
Va>Vbの状態と、Va<Vbの状態をつくる。Va
>Vbの状態からVa<Vbの状態になったとき、この
電圧比較器6の出力は、前状態の反転信号Vcを出力す
る。つまり、Va>Vbのときの電圧比較器6の出力を
リセット状態とし、Va<Vbのときの電圧比較器6の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器6の出力により、MOSト
ランジスタ10おとびMOSトランジスタ12をオフ状
態からオン状態にすることにより、電圧比較器6の一方
の入力端子の接点電位Vbおよび他方の入力端子の接点
電位Vaは次のようになる。まず、Vbと電圧源間の抵
抗Rbdは、(17)式で示され、Vbと接地間の抵抗
Rbsは(18)式で示されるが、MOSトランジスタ
10のゲートが電圧比較器6の出力に接続されているイ
ンバータ論理素子11の出力に接続されているため、M
OSトランジスタ10はリセットが解除されるまでオフ
状態となり、MOSトランジスタ10の抵抗値RON10
は高抵抗と等価であり、抵抗Rbdは、(11)式よ
り、 Rbd=RON1+RON2 (24) で示される結果となる。ところが、リセットが解除され
るとMOSトランジスタ10はオン状態となり、オン抵
抗を持ち無視できない値になる。このことにより抵抗R
bdの抵抗値は、 Rbs=[RON10・(RON1+RON2)]/[RON10+(RON1+R ON 2)] (25) となる。そして、MOSトランジスタ10がオン状態に
なることにより、抵抗Rbdの抵抗値は、(25)式の
方が、(24)式の値より小さくなることがわかる。
(19)式より、抵抗Rbdの値が小さくなることで、
接点電位Vbの電位が電圧源側に移動する。Further, the power supply voltage Vd rises and the MOS transistor
Transistor 1 and MOS transistor 2 exceed the threshold value.
When turned on, it turns on and has on-resistance. This MOS
Transistor 1 and MOS transistor 2 are on
When the power supply voltage Vd rises, the on-resistance becomes
Changes, the voltage at one input terminal of the voltage comparator 6
Of the MOS transistor 1 and the MOS transistor 2
Set the size or the resistance value of resistor 3 to any value
By doing so, a change like Vb in FIG.
It As a result, as the power supply voltage Vd rises,
A state of Va> Vb and a state of Va <Vb are created. Va
When the state of> Vb changes to the state of Va <Vb,
The output of the voltage comparator 6 outputs the inverted signal Vc in the previous state.
It That is, the output of the voltage comparator 6 when Va> Vb is
In the reset state, the voltage comparator 6 when Va <Vb
If the output is used as the reset release state, the power is turned on.
Power-on reset times that output a reset signal
Become a road. Further, the output of the voltage comparator 6 causes the MOS transistor
Turn off the transistor 10 and the MOS transistor 12
One of the voltage comparators 6 is turned on from the state
Input terminal contact potential Vb and the other input terminal contact
The potential Va is as follows. First, the resistance between Vb and the voltage source
Anti-Rbd is expressed by the equation (17), and the resistance between Vb and ground
Rbs is expressed by the formula (18), and is a MOS transistor
The gate of 10 is connected to the output of the voltage comparator 6.
Since it is connected to the output of the inverter logic element 11, M
OS transistor 10 is off until reset is released
And the resistance value R of the MOS transistor 10 becomesON10
Is equivalent to a high resistance, and the resistance Rbd is expressed by equation (11).
Rbd = RON1 + RON2 (24) results. However, the reset was released
Then, the MOS transistor 10 is turned on and is turned on.
It has a resistance and cannot be ignored. This makes the resistance R
The resistance value of bd is Rbs = [RON10 ・ (RON1 + RON2)] / [RON10+ (RON1 + R ON 2)] (25). Then, the MOS transistor 10 is turned on.
Therefore, the resistance value of the resistor Rbd is given by the equation (25).
It can be seen that the value is smaller than the value of the expression (24).
From the equation (19), the value of the resistance Rbd becomes smaller,
The potential of the contact potential Vb moves to the voltage source side.
【0028】つぎに、電圧比較器6の他方の入力端子の
接点電位Vaと接地間の抵抗Rasは(21)式で示さ
れ、この接点電位Vaと電圧源間の抵抗Radは(2
0)式で示されるが、MOSトランジスタ12のゲート
が電圧比較器6の出力に接続されているため、MOSト
ランジスタ12はリセットが解除されるまでオフ状態と
なり、MOSトランジスタ12の抵抗値RON12は高抵
抗と等価となり、抵抗Rasは、(22)式で示される
結果となる。ところが、リセットが解除されるとMOS
トランジスタ12はオン状態となり、オン抵抗を持ち無
視できない値を持つ。このことにより抵抗Rasの抵抗
値は、 Ras=(RON12・R5)/(RON12+R5) (26) となる。そして、MOSトランジスタ12がオン状態に
なることにより、抵抗Rasの抵抗値は(26)式の方
が、式(22)の値より小さくなることがわかる。(2
3)式より、抵抗Rasの値が小さくなることで、接点
電位Vaの電位が接地側に移動する。以上の動作によ
り、リセット解除状態になったとき、接点電位Vbが電
圧源間に移動し、また、接点電位Vaが接地側に移動す
ることで、Va<Vbの関係が大きくとれる。このた
め、電源電圧が一定になった場合、Va<Vbの関係を
大きくとることができ、誤動作しにくい回路構成となっ
ている。Next, the resistance Ras between the contact potential Va of the other input terminal of the voltage comparator 6 and the ground is expressed by equation (21), and the resistance Rad between this contact potential Va and the voltage source is (2
0), since the gate of the MOS transistor 12 is connected to the output of the voltage comparator 6, the MOS transistor 12 remains off until the reset is released, and the resistance value R ON 12 of the MOS transistor 12 Is equivalent to a high resistance, and the resistance Ras is the result shown by the equation (22). However, when the reset is released, the MOS
The transistor 12 is turned on, has an on-resistance, and has a value that cannot be ignored. As a result, the resistance value of the resistor Ras becomes Ras = (R ON 12 · R5) / (R ON 12 + R5) (26). Then, it is understood that the resistance value of the resistor Ras becomes smaller in the equation (26) than in the equation (22) when the MOS transistor 12 is turned on. (2
From the expression (3), the value of the resistance Ras becomes smaller, so that the potential of the contact potential Va moves to the ground side. With the above operation, when the reset release state is established, the contact potential Vb moves between the voltage sources, and the contact potential Va moves to the ground side, so that the relationship of Va <Vb can be made large. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【0029】なお、上記実施例においては、MOSトラ
ンジスタ1のドレインを電圧源7に接続した場合を示し
たが、MOSトランジスタ1のドレインと電圧源7の間
に、ゲートとドレインを接続した複数のMOSトランジ
スタを直列接続して構成することもできる。Although the drain of the MOS transistor 1 is connected to the voltage source 7 in the above embodiment, a plurality of gates and drains are connected between the drain of the MOS transistor 1 and the voltage source 7. It can also be configured by connecting MOS transistors in series.
【0030】[0030]
【発明の効果】以上説明したように本発明は、MOSト
ランジスタのオフ状態とオン状態の抵抗値の変化を利用
し、電源投入後、素子が安定した状態となる電源電圧で
リセット信号を発生するようにしたので、電源投入後、
素子が完全に安定状態となる電源電圧でリセット信号を
出力し、そのリセット信号により電圧比較器の一方の端
子、または、電圧比較器の他方の端子、または、電圧比
較器の一方の端子と他方の端子をリセットが解除される
方向の電圧に動かし、電源電圧が一定になったときの雑
音などでリセットの誤動作を起こらないようにすること
ができる効果がある。As described above, according to the present invention, a reset signal is generated at a power supply voltage that makes the element stable after power is turned on by utilizing the change in the resistance value between the off state and the on state of the MOS transistor. So, after turning on the power,
The reset signal is output at the power supply voltage at which the element is completely stable, and the reset signal causes one terminal of the voltage comparator, the other terminal of the voltage comparator, or one terminal of the voltage comparator and the other terminal. There is an effect that the terminal of can be moved to a voltage in the direction in which the reset is released so that the reset malfunction does not occur due to noise when the power supply voltage becomes constant.
【図1】本発明によるパワーオンリセット回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a power-on reset circuit according to the present invention.
【図2】図1の動作説明に供する特性図である。FIG. 2 is a characteristic diagram for explaining the operation of FIG.
【図3】本発明の他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the present invention.
【図4】図3の動作説明に供する特性図である。FIG. 4 is a characteristic diagram for explaining the operation of FIG.
【図5】本発明のさらに他の実施例を示す回路図であ
る。FIG. 5 is a circuit diagram showing still another embodiment of the present invention.
【図6】図5の動作説明に供する特性図である。FIG. 6 is a characteristic diagram for explaining the operation of FIG.
【図7】従来のパワーオンリセット回路の一例を示す回
路図である。FIG. 7 is a circuit diagram showing an example of a conventional power-on reset circuit.
【図8】図7の動作説明に供する特性図である。FIG. 8 is a characteristic diagram for explaining the operation of FIG. 7.
1,2 MOSトランジスタ 3〜5 抵抗器 6 電圧比較器 7 電圧源 8 出力端子 9〜10 MOSトランジスタ 11 インバータ論理素子 12 MOSトランジスタ 1, 2 MOS transistor 3-5 resistor 6 voltage comparator 7 voltage source 8 output terminal 9-10 MOS transistor 11 inverter logic element 12 MOS transistor
Claims (4)
Sトランジスタのソースは、ゲートとドレインを接続し
た第2のMOSトランジスタのドレインに接続され、前
記第2のMOSトランジスタのソースと第1の抵抗器の
第1の端子とを電圧比較器の第1の入力端子に接続し、
第2の抵抗器の第1の端子と第3の抵抗器の第1の端子
と第3のMOSトランジスタのドレインとを前記電圧比
較器の第2の入力端子に接続し、前記第1のMOSトラ
ンジスタのドレインとゲートと前記第2の抵抗器の第2
の端子は電圧源に接続し、前記第1の抵抗器の第2の端
子と前記第3の抵抗器の第2の端子と前記第3のMOS
トランジスタのソースを接地し、前記電圧比較器の出力
と前記第3のMOSトランジスタのゲートを出力端子に
接続したことを特徴とするパワーオンリセット回路。1. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of a second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor and the first terminal of the first resistor are connected to the first of the voltage comparator. Connect to the input terminal of
The first terminal of the second resistor, the first terminal of the third resistor, and the drain of the third MOS transistor are connected to the second input terminal of the voltage comparator, and the first MOS is connected. The drain and gate of the transistor and the second of the second resistor
Is connected to a voltage source, the second terminal of the first resistor, the second terminal of the third resistor, and the third MOS
A power-on reset circuit characterized in that the source of the transistor is grounded, and the output of the voltage comparator and the gate of the third MOS transistor are connected to the output terminal.
Sトランジスタのソースは、ゲートとドレインを接続し
た第2のMOSトランジスタのドレインに接続され、前
記第2のMOSトランジスタのソースと第1の抵抗器の
第1の端子と第3のMOSトランジスタのドレインとを
電圧比較器の第1の入力端子に接続し、第2の抵抗器の
第1の端子と第3の抵抗器の第1の端子とを前記電圧比
較器の第2の入力端子に接続し、前記第3のMOSトラ
ンジスタのゲートをインバータ論理素子の出力に接続
し、前記第1のMOSトランジスタのドレインとゲート
と前記第2の抵抗器の第2の端子と前記第3のMOSト
ランジスタのソースを電圧源に接続し、前記第1の抵抗
器の第2の端子と前記第3の抵抗器の第2の端子を接地
し、前記電圧比較器の出力と前記インバータ論理素子の
入力端子を出力端子に接続したことを特徴とするパワー
オンリセット回路。2. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor, the first terminal of the first resistor, and the drain of the third MOS transistor. Are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor and the first terminal of the third resistor are connected to the second input terminal of the voltage comparator. The gate of the third MOS transistor is connected to the output of the inverter logic element, the drain and gate of the first MOS transistor, the second terminal of the second resistor and the third MOS transistor. The source is connected to a voltage source, the second terminal of the first resistor and the second terminal of the third resistor are grounded, and the output of the voltage comparator and the input terminal of the inverter logic element are connected to each other. Output terminal Power-on reset circuit, characterized in that connected.
Sトランジスタのソースは、ゲートとドレインを接続し
た第2のMOSトランジスタのドレインに接続され、前
記第2のMOSトランジスタのソースと第1の抵抗器の
第1の端子と第3のMOSトランジスタのドレインとを
電圧比較器の第1の入力端子に接続し、第2の抵抗器の
第1の端子と第3の抵抗器の第1の端子と第4のMOS
トランジスタのドレインとを前記電圧比較器の第2の入
力端子に接続し、前記第3のMOSトランジスタのゲー
トをインバータ論理素子の出力に接続し、前記第1のM
OSトランジスタのドレインとゲートと前記第2の抵抗
器の第2の端子と前記第3のMOSトランジスタのソー
スを電圧源に接続し、前記第1の抵抗器の第2の端子と
前記第3の抵抗器の第2の端子と前記第4のMOSトラ
ンジスタのソースを接地し、前記電圧比較器の出力と前
記インバータ論理素子の入力端子と前記第4のMOSト
ランジスタのゲートを出力端子に接続したことを特徴と
するパワーオンリセット回路。3. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor, the first terminal of the first resistor, and the drain of the third MOS transistor. Are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor, the first terminal of the third resistor and the fourth MOS are connected.
The drain of the transistor is connected to the second input terminal of the voltage comparator, the gate of the third MOS transistor is connected to the output of the inverter logic element, and the first M
The drain and gate of the OS transistor, the second terminal of the second resistor and the source of the third MOS transistor are connected to a voltage source, and the second terminal of the first resistor and the third terminal of the first resistor are connected. The second terminal of the resistor and the source of the fourth MOS transistor are grounded, and the output of the voltage comparator, the input terminal of the inverter logic element and the gate of the fourth MOS transistor are connected to the output terminal. Power-on reset circuit characterized by.
記載のパワーオンリセット回路において、第1のMOS
トランジスタのドレインと電圧源の間に、ゲートとドレ
インを接続した複数のMOSトランジスタを直列接続し
たことを特徴とするパワーオンリセット回路。4. Claim 1 or claim 2 or claim 3.
In the power-on reset circuit described, the first MOS
A power-on reset circuit comprising a plurality of MOS transistors having a gate and a drain connected in series between a drain of the transistor and a voltage source.
Priority Applications (1)
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---|---|---|---|
JP3226366A JP3025921B2 (en) | 1991-08-13 | 1991-08-13 | Power-on reset circuit |
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JPH0548014A true JPH0548014A (en) | 1993-02-26 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100621227B1 (en) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | Power on reset circuit |
US7271636B2 (en) | 2004-10-28 | 2007-09-18 | Sanyo Electric Co., Ltd. | Hysteresis comparator and reset signal generator |
JP2007311971A (en) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
US8332923B2 (en) | 2007-01-19 | 2012-12-11 | Toshiba America Research, Inc. | Kerberized handover keying |
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1991
- 1991-08-13 JP JP3226366A patent/JP3025921B2/en not_active Expired - Fee Related
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