JPH0548014A - Power-on resetter - Google Patents
Power-on resetterInfo
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- JPH0548014A JPH0548014A JP3226366A JP22636691A JPH0548014A JP H0548014 A JPH0548014 A JP H0548014A JP 3226366 A JP3226366 A JP 3226366A JP 22636691 A JP22636691 A JP 22636691A JP H0548014 A JPH0548014 A JP H0548014A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はパワーオンリセット回路
に係り、特にＭＯＳ型半導体集積回路におけるパワーオ
ンリセット回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit in a MOS semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来のパワーオンリセット回路の一例を
図７に示し、図８（ａ），（ｂ）にその動作特性を示し
説明する。この図７において、１，２はＮチャネルＭＯ
Ｓトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）、３，４，５は抵抗器、６は電圧比較器、７は電圧
源、８は出力端子である。いま、電圧源７が投入され電
源電圧Ｖｄの上昇にともない（図８（ａ）参照）、電圧
比較器６の他方の入力端子、すなわち、抵抗器４および
抵抗器５の接点電位Ｖａはその抵抗の比により、図８
（ａ）に示すＶａのように上昇する。また、ゲートとド
レインを接続したＭＯＳトランジスタ２と抵抗器３の接
点電位Ｖｂは、電源電圧Ｖｄ（図８（ａ）参照）が上昇
し、ゲート・ソース間電圧がしきい値を越えるまでＭＯ
Ｓトランジスタ１および２はオフ状態であり、高抵抗に
等価される。このため電圧比較器６の一方の入力端子、
すなわち、ＭＯＳトランジスタ２および抵抗器３の接点
電位Ｖｂは接地電位とほぼ同電位になる。さらに、電源
電圧Ｖｄが上昇し、ＭＯＳトランジスタ１および２のゲ
ート・ソース間電圧がしきい値を越えると、オン状態と
なり、オン抵抗を持つ。2. Description of the Related Art An example of a conventional power-on reset circuit is shown in FIG. 7, and its operation characteristics are shown in FIGS. 8 (a) and 8 (b). In FIG. 7, 1 and 2 are N channel MOs.
S transistors (hereinafter referred to as MOS transistors), 3, 4 and 5 are resistors, 6 is a voltage comparator, 7 is a voltage source, and 8 is an output terminal. Now, as the voltage source 7 is turned on and the power supply voltage Vd rises (see FIG. 8A), the contact potential Va of the other input terminal of the voltage comparator 6, that is, the resistor 4 and the resistor 5 is the resistance thereof. According to the ratio of
It rises like Va shown in (a). Further, the contact potential Vb between the MOS transistor 2 having the gate and the drain connected and the resistor 3 is MO until the power supply voltage Vd (see FIG. 8A) rises and the gate-source voltage exceeds the threshold value.
S-transistors 1 and 2 are in an off state and are equivalent to high resistance. Therefore, one input terminal of the voltage comparator 6,
That is, the contact potential Vb of the MOS transistor 2 and the resistor 3 becomes substantially the same as the ground potential. Further, when the power supply voltage Vd rises and the gate-source voltage of the MOS transistors 1 and 2 exceeds the threshold value, the MOS transistors 1 and 2 are turned on and have an on-resistance.
【０００３】そして、ＭＯＳトランジスタ１および２が
オン状態になると電源電圧Ｖｄの上昇にともない、その
オン抵抗が変化するため、電圧比較器６の第１の入力端
子の電圧はＭＯＳトランジスタ１および２のサイズ、あ
るいは、抵抗器３の抵抗値を任意の値に設定することに
より、接点電位Ｖｂのような変化をする。このことによ
り、電源電圧Ｖｄの上昇にともない、Ｖａ＞Ｖｂの状態
と、Ｖａ＜Ｖｂの状態があり、Ｖａ＞ＶｂからＶａ＜Ｖ
ｂの状態になったとき、この電圧比較器６の出力Ｖｃ
（図８（ｂ）参照）は前状態の反転信号を出力する。つ
まり、Ｖａ＞Ｖｂのときの電圧比較器６の出力Ｖｃをリ
セット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の出
力Ｖｃをリセット解除状態として使用すると、電源立ち
上げ時に、リセット信号を出力するパワーオンリセット
回路となる。また、電源電圧が一定になった場合には、
ＶａとＶｂは、おのおのの抵抗分割比により、電位差を
持ち、Ｖａ＜Ｖｂの関係になっており、電圧比較器６は
リセット解除状態を保持している。When the MOS transistors 1 and 2 are turned on, their on-resistance changes as the power supply voltage Vd rises. Therefore, the voltage at the first input terminal of the voltage comparator 6 is the same as that of the MOS transistors 1 and 2. By setting the size or the resistance value of the resistor 3 to an arbitrary value, the contact potential Vb is changed. As a result, there is a state of Va> Vb and a state of Va <Vb as the power supply voltage Vd rises. From Va> Vb to Va <V
When the state of b is reached, the output Vc of this voltage comparator 6
(See FIG. 8B) outputs the inverted signal of the previous state. That is, when the output Vc of the voltage comparator 6 when Va> Vb is set to the reset state and the output Vc of the voltage comparator 6 when Va <Vb is used as the reset release state, the reset signal is output when the power is turned on. Power on reset circuit. Also, when the power supply voltage becomes constant,
Va and Vb each have a potential difference due to the resistance division ratio and have a relationship of Va <Vb, and the voltage comparator 6 holds the reset release state.
【０００４】ここで、チャネル電流がオフ状態以上のも
れ電流レベル以上となる電圧をしきい値電圧（Ｖｔ）と
して知られており、ゲート・ソース間電圧（ＶＧＳ）＞
Ｖｔの時、オン状態と言う。このことは、例えば、［Ｍ
ＯＳ ＬＳＩ設計入門」菅野卓雄・桜井貴康 監訳、産
業図書 Ｐ２５」に説明されている。また、オン抵抗の
式 ＲON＝［β（ＶG−ＶT）］-1は、例えば、「ＭＯＳ
ＬＳＩ設計入門」菅野卓雄・桜井貴康 監訳、産業図
書 Ｐ４４」に記載されている。Here, the voltage at which the channel current exceeds the leakage current level above the OFF state is known as the threshold voltage (Vt), and the gate-source voltage (VGS)>
When Vt, it is said to be on. This means, for example, that [M
It is described in "Introduction to OS LSI Design", translated by Takuo Kanno and Takayasu Sakurai, Industrial Book P25. Further, the on-resistance formula R ON = [β (V G −V T )] −1 is, for example, “MOS
It is described in "Introduction to LSI Design", translated by Takuo Kanno and Takayasu Sakurai, Sangyo Tosho P44.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路では、電源電圧が上昇し、電源電圧が
一定になる前の素子が安定した状態でリセット信号を出
さなければならない。このため、電源電圧が一定になる
直前で、電圧比較器６の他方の入力である接点電位Ｖａ
と電圧比較器６の一方の入力である接点電位Ｖｂの電圧
をＶａ＞ＶｂからＶａ＜Ｖｂに反転させるため、電源電
圧が一定になり、リセット解除状態であるＶａ＜Ｖｂの
電位差が大きくとれず、雑音が回り込んだ場合、Ｖａ＜
ＶｂからＶａ＞Ｖｂの状態になってしまい、リセット状
態となり、誤動作をおこすという課題があった。In the conventional power-on reset circuit described above, the reset signal must be output in a stable state before the power supply voltage rises and the power supply voltage becomes constant. Therefore, immediately before the power supply voltage becomes constant, the contact potential Va that is the other input of the voltage comparator 6
And the voltage of the contact potential Vb which is one input of the voltage comparator 6 is inverted from Va> Vb to Va <Vb, the power supply voltage becomes constant and the potential difference of Va <Vb in the reset release state cannot be large. , When noise wraps around, Va <
There is a problem that the state of Vb is changed to Va> Vb, the state is reset, and a malfunction occurs.
【０００６】[0006]
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、ゲートとドレインを接続した第１のＭＯＳ
トランジスタのソースは、ゲートとドレインを接続した
第２のＭＯＳトランジスタのドレインに接続され、上記
第２のＭＯＳトランジスタのソースと第１の抵抗器の第
１の端子とを電圧比較器の第１の入力端子に接続し、第
２の抵抗器の第１の端子と第３の抵抗器の第１の端子と
第３のＭＯＳトランジスタのドレインとを上記電圧比較
器の第２の入力端子に接続し、上記第１のＭＯＳトラン
ジスタのドレインとゲートと上記第２の抵抗器の第２の
端子は電圧源に接続し、上記第１の抵抗器の第２の端子
と上記第３の抵抗器の第２の端子と上記第３のＭＯＳト
ランジスタのソースを接地し、上記電圧比較器の出力と
上記第３のＭＯＳトランジスタのゲートを出力端子に接
続したものである。また、本発明の別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子とを上
記電圧比較器の第２の入力端子に接続し、前記第３のＭ
ＯＳトランジスタのゲートをインバータ論理素子の出力
に接続し、上記第１のＭＯＳトランジスタのドレインと
ゲートと上記第２の抵抗器の第２の端子と上記第３のＭ
ＯＳトランジスタのソースを電圧源に接続し、上記第１
の抵抗器の第２の端子と上記第３の抵抗器の第２の端子
を接地し、上記電圧比較器の出力と上記インバータ論理
素子の入力端子を出力端子に接続したものである。A power-on reset circuit according to the present invention includes a first MOS having a gate and a drain connected to each other.
The source of the transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor and the first terminal of the first resistor are connected to the first of the voltage comparator. Connecting the first terminal of the second resistor, the first terminal of the third resistor and the drain of the third MOS transistor to the second input terminal of the voltage comparator. The drain and gate of the first MOS transistor and the second terminal of the second resistor are connected to a voltage source, and the second terminal of the first resistor and the third terminal of the third resistor are connected. The second terminal and the source of the third MOS transistor are grounded, and the output of the voltage comparator and the gate of the third MOS transistor are connected to the output terminal. In a power-on reset circuit according to another invention of the present invention, the source of the first MOS transistor having a gate and a drain connected to each other is connected to the drain of a second MOS transistor having a gate and a drain connected to each other, and The source of the MOS transistor, the first terminal of the first resistor and the drain of the third MOS transistor are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor is connected. The first terminal of the third resistor is connected to the second input terminal of the voltage comparator, and the third M
The gate of the OS transistor is connected to the output of the inverter logic element, the drain and gate of the first MOS transistor, the second terminal of the second resistor, and the third M
The source of the OS transistor is connected to a voltage source, and the first
The second terminal of the resistor and the second terminal of the third resistor are grounded, and the output of the voltage comparator and the input terminal of the inverter logic element are connected to the output terminal.
【０００７】また、本発明のさらに別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子と第４
のＭＯＳトランジスタのドレインとを上記電圧比較器の
第２の入力端子に接続し、上記第３のＭＯＳトランジス
タのゲートをインバータ論理素子の出力に接続し、上記
第１のＭＯＳトランジスタのドレインとゲートと上記第
２の抵抗器の第２の端子と上記第３のＭＯＳトランジス
タのソースを電圧源に接続し、上記第１の抵抗器の第２
の端子と上記第３の抵抗器の第２の端子と上記第４のＭ
ＯＳトランジスタのソースを接地し、上記電圧比較器の
出力と上記インバータ論理素子の入力端子と上記第４の
ＭＯＳトランジスタのゲートを出力端子に接続したもの
である。また、本発明の別の発明によるパワーオンリセ
ット回路は、上記第１の発明ないし第３の発明のいずれ
かのパワーオンリセット回路において、第１のＭＯＳト
ランジスタのドレインと電圧源の間に、ゲートとドレイ
ンを接続した複数のＭＯＳトランジスタを直列接続した
ものである。In a power-on reset circuit according to yet another aspect of the present invention, the source of the first MOS transistor having its gate and drain connected is connected to the drain of the second MOS transistor having its gate connected to its drain. Connecting the source of the second MOS transistor, the first terminal of the first resistor and the drain of the third MOS transistor to the first input terminal of the voltage comparator, and 1 terminal and 3rd resistor 1st terminal and 4th
The drain of the MOS transistor is connected to the second input terminal of the voltage comparator, the gate of the third MOS transistor is connected to the output of the inverter logic element, and the drain and gate of the first MOS transistor are connected. The second terminal of the second resistor and the source of the third MOS transistor are connected to a voltage source, and the second terminal of the first resistor is connected.
Terminal and the second terminal of the third resistor and the fourth M
The source of the OS transistor is grounded, and the output of the voltage comparator, the input terminal of the inverter logic element, and the gate of the fourth MOS transistor are connected to the output terminal. A power-on reset circuit according to another invention of the present invention is the power-on reset circuit according to any one of the first to third inventions, wherein the gate is provided between the drain of the first MOS transistor and the voltage source. And a plurality of MOS transistors whose drains are connected in series.
【０００８】[0008]
【作用】本発明においては、ＭＯＳトランジスタのオフ
状態とオン状態の抵抗値の変化を利用し、電源投入後、
素子が安定した状態となる電源電圧でリセット信号を発
生する。In the present invention, the change in the resistance value between the off state and the on state of the MOS transistor is utilized, and after power-on,
A reset signal is generated at a power supply voltage that brings the element to a stable state.
【０００９】[0009]
【実施例】図１は本発明によるパワーオンリセット回路
の一実施例を示す回路図である。この図１において図７
と同一符号のものは相当部分を示し、９はＰチャネルＭ
ＯＳトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）である。そして、ゲートとドレインを接続したＭＯ
Ｓトランジスタ１のソースは、ゲートとドレインを接続
したＭＯＳトランジスタ２のドレインに接続され、この
ＭＯＳトランジスタ２のソースと抵抗器３の一端とを電
圧比較器６の一方の入力端子に接続し、抵抗器４の一方
の端子と抵抗器５の一方の端子とＭＯＳトランジスタ９
のドレインとを電圧比較器６の他方の入力端子に接続
し、ＭＯＳトランジスタ１のドレインとゲートと抵抗器
４の他方の端子は電圧源７に接続し、抵抗器３の他方の
端子と抵抗器５の他方の端子とＭＯＳトランジスタ９の
ソースを接地し、電圧比較器６の出力とＭＯＳトランジ
スタ９のゲートを出力端子８に接続するように構成され
ている。1 is a circuit diagram showing an embodiment of a power-on reset circuit according to the present invention. In FIG. 1, FIG.
The same reference numerals as those of FIG.
It is an OS transistor (hereinafter referred to as a MOS transistor). And the MO that connects the gate and drain
The source of the S-transistor 1 is connected to the drain of the MOS transistor 2 whose gate and drain are connected. The source of the MOS transistor 2 and one end of the resistor 3 are connected to one input terminal of the voltage comparator 6, Terminal of resistor 4 and one terminal of resistor 5 and MOS transistor 9
Is connected to the other input terminal of the voltage comparator 6, the drain and gate of the MOS transistor 1 and the other terminal of the resistor 4 are connected to the voltage source 7, and the other terminal of the resistor 3 and the resistor are connected. The other terminal of 5 and the source of the MOS transistor 9 are grounded, and the output of the voltage comparator 6 and the gate of the MOS transistor 9 are connected to the output terminal 8.
【００１０】ここで、この図１に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ９
をオン状態にすることにより、電圧比較器６の他方の端
子の電圧をほぼ接地電位と同じにし、電圧比較器６の一
方の端子と他方の端子の電位差を大きくすることがで
き、雑音が回り込んでも誤動作しにくい回路構成となっ
ている。Here, in the power-on reset circuit of the embodiment shown in FIG. 1, the MOS transistor 1 and the MOS transistor 2 equivalent to a variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor. 4 and the resistor 5 outputs a reset signal according to the potential difference from the resistance division voltage, and the reset signal causes the MOS transistor 9
By turning on, the voltage of the other terminal of the voltage comparator 6 can be made approximately the same as the ground potential, and the potential difference between one terminal and the other terminal of the voltage comparator 6 can be increased, and noise will be generated. It has a circuit configuration that does not easily malfunction even if it is included.
【００１１】図２（ａ）,（ｂ）は図１の動作説明に供
する特性図である。FIGS. 2A and 2B are characteristic diagrams for explaining the operation of FIG.
【００１２】つぎに図１に示す実施例のパワーオンリセ
ット動作を図２（ａ），（ｂ）を参照して説明する。電
圧源７が投入され電源電圧Ｖｄの上昇にともない、電圧
比較器６の一方の入力端子および他方の入力端子の電位
はつぎのようになる。いま、ＭＯＳトランジスタ１と２
および抵抗器３で生じる電圧である電圧比較器６の一方
の入力端子を接点電位Ｖｂ、抵抗器４と５で生じる電圧
である電圧比較器６の他方の入力端子を接点電位Ｖａ、
ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およびＭ
ＯＳトランジスタ９の抵抗値をＲON１，ＲON２，Ｒ
ON９、抵抗器３，抵抗器４および抵抗器５の抵抗値をＲ
３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒｂｄ
は、 Ｒｂｄ＝ＲON１＋ＲON２ （１） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （２） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （３） で示されるが、電源投入時、ＭＯＳトランジスタ１およ
びＭＯＳトランジスタ２のゲート・ソース間電圧がしき
い値を越えないためオフ状態となり、抵抗Ｒｂｄは高抵
抗と等価のため、Ｒｂｄ》Ｒｂｓとなり、接点電位Ｖｂ
はほぼ接地電位と同電位となる。また、電圧比較器６の
他方の入力端子の接点電位Ｖａ、すなわち、抵抗器４と
ＭＯＳトランジスタ９のドレインおよび抵抗器５の接点
電位は、Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （４） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝（１／ＲON９）＋（１／Ｒ５） （５） で示されるが、電源投入時、ＭＯＳトランジスタ９はゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
となり、１／ＲON９は無視できる。このため、 Ｒａｓ＝Ｒ５ （６） となる。このため、接点電位Ｖａは抵抗器４と抵抗器５
の抵抗分割比であり（７）式で示される。 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （７）Next, the power-on reset operation of the embodiment shown in FIG. 1 will be described with reference to FIGS. 2 (a) and 2 (b). As the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. Now, MOS transistors 1 and 2
And one input terminal of the voltage comparator 6 which is a voltage generated in the resistor 3 is a contact potential Vb, and the other input terminal of the voltage comparator 6 which is a voltage generated in the resistors 4 and 5 is a contact potential Va,
MOS transistor 1, MOS transistor 2 and M
Set the resistance value of the OS transistor 9 to R ON 1, R ON 2, R
ON 9, the resistance value of resistor 3, resistor 4 and resistor 5 to R
3, R4 and R5, the resistance Rbd between the Vb and the voltage source
Rbd = R ON 1 + R ON 2 (1) The resistance Rbs between Vb and the ground is Rbs = R3 (2). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (3). When the power is turned on, the gate and source of the MOS transistor 1 and the MOS transistor 2 are Since the inter-voltage does not exceed the threshold value, it is turned off, and the resistance Rbd is equivalent to a high resistance, so that Rbd >> Rbs and the contact potential Vb.
Is almost the same as the ground potential. Further, the contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potentials of the resistor 4 and the drain of the MOS transistor 9 and the resistor 5 is such that the resistance Rad between Va and the voltage source is Rad = R4 ( 4) The resistance Ras between Va and the ground is represented by 1 / Ras = (1 / R ON 9) + (1 / R5) (5). When the power is turned on, the MOS transistor 9 has a gate-source voltage of Since it does not exceed the threshold value, it is turned off and 1 / R ON 9 can be ignored. Therefore, Ras = R5 (6). Therefore, the contact potential Va is equal to that of the resistors 4 and 5.
It is the resistance division ratio of (7) and is expressed by the equation (7). Va = [Ras / (Rad + Ras)] · VDD (7)
【００１３】そして、（３）式と（７）式より、Ｖａと
Ｖｂの関係は、Ｖａ＞Ｖｂとなり、電圧比較器６の出力
Ｖｃは低レベル（ほぼ接地電圧）を出力する。このた
め、ＭＯＳトランジスタ９のゲートにはＶｃ（低レベ
ル）が与えられＭＯＳトランジスタ９は、オフ状態を維
持することになる。さらに、電源電圧Ｖｄが上昇し、Ｍ
ＯＳトランジスタ１およびＭＯＳトランジスタ２がしき
い値を越えるとオン状態となり、オン抵抗を持つ。この
ＭＯＳトランジスタ１およびＭＯＳトランジスタ２がオ
ン状態になると電源電圧Ｖｄの上昇にともない、そのオ
ン抵抗が変化するため、電圧比較器６の一方の入力端子
の電圧はＭＯＳトランジスタ１およびＭＯＳトランジス
タ２のサイズ、あるいは、抵抗器３の抵抗値を任意の値
に設定することにより、図２（ａ）のＶｂのような変化
をする。このことにより、電源電圧Ｖｄの上昇にともな
い、Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。
そして、Ｖａ＞Ｖｂの状態からＶａ＜Ｖｂの状態になっ
たとき、この電圧比較器６の出力は、前状態の反転信号
Ｖｃを出力する。つまり、Ｖａ＞Ｖｂのときの電圧比較
器６の出力をリセット状態とし、Ｖａ＜Ｖｂのときの電
圧比較器６の出力をリセット解除状態として使用する
と、電源立ち上げ時に、リセット信号を出力するパワー
オンリセット回路となる。また、電圧比較器６の出力に
より、ＭＯＳトランジスタ９をオフ状態からオン状態に
することにより、電圧比較器６の他方の入力端子の電圧
が次のようになる。From the expressions (3) and (7), the relationship between Va and Vb is Va> Vb, and the output Vc of the voltage comparator 6 outputs a low level (almost ground voltage). Therefore, Vc (low level) is applied to the gate of the MOS transistor 9, and the MOS transistor 9 maintains the off state. Further, the power supply voltage Vd rises, and M
When the OS transistor 1 and the MOS transistor 2 exceed the threshold value, they are turned on and have an on resistance. When the MOS transistor 1 and the MOS transistor 2 are turned on, the ON resistance thereof changes with the rise of the power supply voltage Vd. Therefore, the voltage at one input terminal of the voltage comparator 6 is equal to the size of the MOS transistor 1 and the MOS transistor 2. Alternatively, by setting the resistance value of the resistor 3 to an arbitrary value, a change like Vb in FIG. As a result, a state of Va> Vb and a state of Va <Vb are created as the power supply voltage Vd rises.
Then, when the state of Va> Vb is changed to the state of Va <Vb, the output of the voltage comparator 6 outputs the inverted signal Vc in the previous state. That is, when the output of the voltage comparator 6 when Va> Vb is set to the reset state and the output of the voltage comparator 6 when Va <Vb is used as the reset release state, the power that outputs the reset signal when the power is turned on. It becomes an on-reset circuit. Further, by turning on the MOS transistor 9 from the off state by the output of the voltage comparator 6, the voltage at the other input terminal of the voltage comparator 6 becomes as follows.
【００１４】電圧比較器６の他方の入力端子の接点電位
Ｖａと電圧源間の抵抗Ｒａｄは（４）式で示され、電圧
比較器６の他方の入力端子の接点電位Ｖａと接地間の抵
抗Ｒａｓは（５）式で示されるが、ＭＯＳトランジスタ
９のゲートが電圧比較器６の出力に接続されているた
め、ＭＯＳトランジスタ９はリセットが解除されるまで
オフ状態となり、ＭＯＳトランジスタ９の抵抗値ＲON９
は高抵抗と等価であり、抵抗Ｒｂｓは、（６）式で示さ
れる結果となる。ところが、リセットが解除されるとＭ
ＯＳトランジスタ９はオン状態となり、オン抵抗を持ち
無視できない値になる。このことにより抵抗Ｒａｓの抵
抗値は、 Ｒａｓ＝（ＲON９・Ｒ５）／（ＲON９＋Ｒ５） （８） のようになる。そして、ＭＯＳトランジスタ９がオン状
態になることにより、抵抗Ｒａｓの抵抗値は、（８）式
の方が、式（６）の値より小さくなることがわかる。
（７）式より、抵抗Ｒａｓの値が小さくなることで、接
点電位Ｖｂの電位が接地側に移動し、Ｖａ＜Ｖｂの関係
が大きくなる。このため、電源電圧が一定になった場
合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動作
しにくい回路構成となっている。The resistance Rad between the contact potential Va of the other input terminal of the voltage comparator 6 and the voltage source is expressed by the equation (4), and the resistance between the contact potential Va of the other input terminal of the voltage comparator 6 and the ground. Ras is expressed by the equation (5). Since the gate of the MOS transistor 9 is connected to the output of the voltage comparator 6, the MOS transistor 9 is turned off until the reset is released, and the resistance value of the MOS transistor 9 is increased. R ON 9
Is equivalent to high resistance, and the resistance Rbs is the result shown by the equation (6). However, when the reset is released, M
The OS transistor 9 is in the ON state, and has an ON resistance and becomes a value that cannot be ignored. As a result, the resistance value of the resistor Ras becomes Ras = (R ON 9 · R5) / (R ON 9 + R5) (8). Then, it can be seen that the resistance value of the resistor Ras becomes smaller in the equation (8) than in the equation (6) when the MOS transistor 9 is turned on.
From the equation (7), the value of the resistance Ras decreases, the potential of the contact potential Vb moves to the ground side, and the relationship of Va <Vb increases. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【００１５】図３は本発明の他の実施例を示す回路図で
ある。この図３において図１と同一符号のものは相当部
分を示し、１０はＰチャネルＭＯＳトランジスタ（以
下、ＭＯＳトランジスタと呼称する）、１１はインバー
タ論理素子である。そして、ゲートとドレインを接続し
たＭＯＳトランジスタ１のソースは、ゲートとドレイン
を接続したＭＯＳトランジスタ２のドレインに接続さ
れ、このＭＯＳトランジスタ２のソースと抵抗器３の一
方の端子とＭＯＳトランジスタ１０のドレインとを電圧
比較器６の一方の入力端子に接続し、抵抗器４の一方の
端子と抵抗器５の一方の端子とを電圧比較器６の他方の
入力端子に接続し、ＭＯＳトランジスタ１０のゲートを
インバータ論理素子１１の出力に接続し、ＭＯＳトラン
ジスタ１のドレインとゲートと抵抗器４の他方の端子と
ＭＯＳトランジスタ１０のソースを電圧源７に接続し、
抵抗器３の他方の端子と抵抗器５の他方の端子を接地
し、電圧比較器６の出力とインバータ論理素子１１の入
力端子を出力端子８に接続するように構成されている。FIG. 3 is a circuit diagram showing another embodiment of the present invention. In FIG. 3, the same reference numerals as those in FIG. 1 indicate corresponding parts, and 10 is a P-channel MOS transistor (hereinafter referred to as MOS transistor), and 11 is an inverter logic element. The source of the MOS transistor 1 whose gate and drain are connected is connected to the drain of the MOS transistor 2 whose gate and drain are connected. The source of this MOS transistor 2, one terminal of the resistor 3 and the drain of the MOS transistor 10 are connected. Are connected to one input terminal of the voltage comparator 6, one terminal of the resistor 4 and one terminal of the resistor 5 are connected to the other input terminal of the voltage comparator 6, and the gate of the MOS transistor 10 is connected. Is connected to the output of the inverter logic element 11, the drain and gate of the MOS transistor 1, the other terminal of the resistor 4 and the source of the MOS transistor 10 are connected to the voltage source 7.
The other terminal of the resistor 3 and the other terminal of the resistor 5 are grounded, and the output of the voltage comparator 6 and the input terminal of the inverter logic element 11 are connected to the output terminal 8.
【００１６】ここで、この図３に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０をオン状態にすることにより、電圧比較器６の他方の
入力端子の電圧をほぼ電源電圧と同じにすることによ
り、電圧比較器６の一方の入力端子と他方の入力端子の
電位差を大きくすることができ、雑音が回り込んでも誤
動作しにくい回路構成となっている。Here, in the power-on reset circuit of the embodiment shown in FIG. 3, the MOS transistor 1 and the MOS transistor 2 equivalent to a variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor. 4 and the resistance division voltage by the resistor 5 outputs a reset signal according to the potential difference, and the reset signal outputs the MOS transistor 1
By turning 0 on, the voltage of the other input terminal of the voltage comparator 6 becomes substantially the same as the power supply voltage, thereby increasing the potential difference between one input terminal and the other input terminal of the voltage comparator 6. It has a circuit configuration that prevents malfunction even when noise is introduced.
【００１７】図４（ａ），（ｂ）は図３の動作説明に供
する特性図である。FIGS. 4A and 4B are characteristic diagrams for explaining the operation of FIG.
【００１８】つぎに図３に示す実施例のパワーオンリセ
ット動作を図４（ａ），（ｂ）を参照して説明する。い
ま、電圧源７が投入され電源電圧Ｖｄの上昇にともな
い、電圧比較器６の一方の入力端子および他方の入力端
子の電位は、次のようになる。電圧比較器６の一方の入
力端子を接点電位Ｖｂ、他方の入力端子を接点電位Ｖ
ａ、ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およ
びＭＯＳトランジスタ１０の抵抗値をＲON１，ＲON２，
ＲON１０、抵抗器３，抵抗器４および抵抗器５の抵抗値
をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒ
ｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （９） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１０） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１１） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０のゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
であり、抵抗Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、Ｖｂは、ほぼ接地電位と同電位となる。Next, the power-on reset operation of the embodiment shown in FIG. 3 will be described with reference to FIGS. 4 (a) and 4 (b). Now, as the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. One input terminal of the voltage comparator 6 has a contact potential Vb, and the other input terminal has a contact potential Vb.
a, the MOS transistor 1, the MOS transistor 2, and the MOS transistor 10 have resistance values R ON 1, R ON 2,
If the resistance values of R ON 10, resistor 3, resistor 4 and resistor 5 are R3, R4 and R5, the resistance R between Vb and the voltage source is R.
bd is 1 / Rbd = 1 / (R ON 1 + R ON 2) + 1 / R ON 10 (9) The resistance Rbs between Vb and the ground is Rbs = R3 (10). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (11).
Since the gate-source voltage of the OS transistor 2 and the MOS transistor 10 does not exceed the threshold value, it is in the OFF state. Since the resistance Rbd is equivalent to a high resistance, Rbd >> R
bs, and Vb becomes almost the same potential as the ground potential.
【００１９】また、電源電圧Ｖｄの上昇にともない、電
圧比較器６の他方の入力端子の接点電位Ｖａ、すなわ
ち、抵抗器４および抵抗器５の接点電位はその抵抗の比
により、図４（ａ）のＶａのように上昇する。そして、
このＶａは、抵抗器４と抵抗器５の抵抗分割比により次
のようになる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （１２） Ｖａ−接地間の抵抗Ｒａｓは、 Ｒａｓ＝Ｒ５ （１３） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （１４） となり、（１１）式と（１４）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベルを出力する。
このため、インバータ論理素子１１により高レベル（ほ
ぼ電源電圧）に変換され、ＭＯＳトランジスタ１０のゲ
ートに高レベルが与えられるため、ＭＯＳトランジスタ
１０はオフ状態を維持することになる。Further, as the power supply voltage Vd rises, the contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potentials of the resistors 4 and 5 can be calculated according to the ratio of the resistances of FIG. ) Rises like Va. And
This Va is as follows depending on the resistance division ratio of the resistors 4 and 5. The resistance Rad between Va and the voltage source is Rad = R4 (12), and the resistance Ras between Va and the ground is Ras = R5 (13). Therefore, the contact potential Va of the other input terminal of the voltage comparator 6 becomes: Va = [Ras / (Rad + Ras)]. VDD (14), and from the equations (11) and (14), the relation between Va and Vb is , Va> Vb, and Vc outputs a low level.
For this reason, the inverter logic element 11 converts it to a high level (approximately power supply voltage), and the high level is given to the gate of the MOS transistor 10, so that the MOS transistor 10 is maintained in the off state.
【００２０】さらに電源電圧Ｖｄが上昇し、ＭＯＳトラ
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えるとオン状態となり、オン抵抗を持つ。そして、ＭＯ
Ｓトランジスタ１およびＭＯＳトランジスタ２がオン状
態になると電源電圧Ｖｄの上昇にともない、そのオン抵
抗が変化するため、電圧比較器６の一方の入力端子の電
圧はＭＯＳトランジスタ１およびＭＯＳトランジスタ２
のサイズ、あるいは、抵抗器３の抵抗値を任意の値に設
定することにより、図４（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０をオフ状態からオン状態にすることによ
り、電圧比較器６の一方の入力端子の接点電位Ｖｂが次
のようになる。Ｖｂと接地間の抵抗Ｒｂｓは（１０）式
で示され、Ｖｂと電圧源間の抵抗Ｒｂｄは（９）式で示
されるが、ＭＯＳトランジスタ１０のゲートが電圧比較
器６の出力に接続されているインバータ論理素子１１の
出力に接続されているため、ＭＯＳトランジスタ１０は
リセットが解除されるまでオフ状態となり、ＲON１０は
高抵抗と等価となり、抵抗Ｒｂｄは、（９）式より、 Ｒｂｄ＝ＲON１＋ＲON２ （１５） と言える。ところが、リセットが解除されるとＭＯＳト
ランジスタ１０はオン状態となり、オン抵抗を持ち、無
視できない値になる。このことによりＲｂｄの抵抗値
は、 Ｒｂｄ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （１６） のようになる。Further, the power supply voltage Vd rises, and the MOS transistor
Transistor 1 and MOS transistor 2 exceed the threshold value.
When turned on, it turns on and has on-resistance. And MO
S-transistor 1 and MOS transistor 2 are on
As the power supply voltage Vd rises, the on-state
Since the resistance changes, the voltage of one input terminal of the voltage comparator 6
Voltage is MOS transistor 1 and MOS transistor 2
Size, or set the resistance value of resistor 3 to an arbitrary value.
By setting the value, a change like Vb in FIG.
It As a result, as the power supply voltage Vd rises,
A state of Va> Vb and a state of Va <Vb are created. Va
When the state of> Vb changes to the state of Va <Vb,
The output of the voltage comparator 6 outputs the inverted signal Vc in the previous state.
It That is, the output of the voltage comparator 6 when Va> Vb is
In the reset state, the voltage comparator 6 when Va <Vb
If the output is used as the reset release state, the power is turned on.
Power-on reset times that output a reset signal
Become a road. Further, the output of the voltage comparator 6 causes the MOS transistor
By switching the transistor 10 from the off state to the on state
The contact potential Vb of one input terminal of the voltage comparator 6 is
become that way. The resistance Rbs between Vb and ground is expressed by equation (10).
The resistance Rbd between Vb and the voltage source is expressed by equation (9).
However, the voltage of the gate of the MOS transistor 10 is compared.
Of the inverter logic element 11 connected to the output of
Since it is connected to the output, the MOS transistor 10
It remains off until reset is released, and RON10 is
It becomes equivalent to high resistance, and the resistance Rbd can be calculated from the equation (9) as follows: Rbd = RON1 + RON2 (15). However, when the reset is released, the MOS transistor
The transistor 10 is turned on, has an on-resistance, and
It becomes a value that cannot be seen. Therefore, the resistance value of Rbd
Rbd = [RON10 ・ (RON1 + RON2)] / [RON10+ (RON1 + R ON 2)] It becomes like (16).
【００２１】そして、ＭＯＳトランジスタ１０がオン状
態になることにより、抵抗Ｒｂｄの抵抗値は（１６）式
の方が、式（１５）の値より小さくなることがわかる。
（１１）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動し、Ｖａ＜Ｖｂの
関係が大きくなる。このため、電源電圧が一定になった
場合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動
作しにくい回路構成となっている。It can be seen that, when the MOS transistor 10 is turned on, the resistance value of the resistor Rbd is smaller in the equation (16) than in the equation (15).
From the equation (11), the value of the resistance Rbd becomes smaller,
The potential of the contact potential Vb moves to the voltage source side, and the relationship of Va <Vb increases. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【００２２】図５は本発明のさらに他の実施例を示す回
路図である。この図５において図４と同一部分には同一
符号を付して説明を省略する。１２はＮチャネルＭＯＳ
トランジスタ（以下、ＭＯＳトランジスタと呼称する）
である。そして、ゲートとドレインを接続したＭＯＳト
ランジスタ１のソースは、ゲートとドレインを接続した
ＭＯＳトランジスタ２のドレインに接続され、このＭＯ
Ｓトランジスタ２のソースと抵抗器３の一方の端子とＭ
ＯＳトランジスタ１０のドレインとを電圧比較器６の一
方の入力端子に接続し、抵抗器４の一方の端子と抵抗器
５の一方の端子とＭＯＳトランジスタ１２のドレインと
を上記電圧比較器６の他方の入力端子に接続し、ＭＯＳ
トランジスタ１０のゲートをインバータ論理素子１１の
出力に接続し、ＭＯＳトランジスタ１のドレインとゲー
トと抵抗器４の他方の端子とＭＯＳトランジスタ１０の
ソースを電圧源７に接続し、抵抗器３の他方の端子と抵
抗器５の他方の端子とＭＯＳトランジスタ１２のソース
を接地し、電圧比較器６の出力とインバータ論理素子１
１の入力端子とＭＯＳトランジスタ１２のゲートを出力
端子８に接続するように構成されている。FIG. 5 is a circuit diagram showing another embodiment of the present invention. 5, the same parts as those in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted. 12 is an N channel MOS
Transistor (hereinafter referred to as MOS transistor)
Is. The source of the MOS transistor 1 whose gate and drain are connected is connected to the drain of the MOS transistor 2 whose gate and drain are connected.
The source of the S transistor 2 and one terminal of the resistor 3 and M
The drain of the OS transistor 10 is connected to one input terminal of the voltage comparator 6, and one terminal of the resistor 4, one terminal of the resistor 5 and the drain of the MOS transistor 12 are connected to the other terminal of the voltage comparator 6. Connected to the input terminal of
The gate of the transistor 10 is connected to the output of the inverter logic element 11, the drain and gate of the MOS transistor 1 and the other terminal of the resistor 4 and the source of the MOS transistor 10 are connected to the voltage source 7, and the other of the resistor 3 is connected. The terminal, the other terminal of the resistor 5 and the source of the MOS transistor 12 are grounded, and the output of the voltage comparator 6 and the inverter logic element 1 are connected.
The input terminal 1 and the gate of the MOS transistor 12 are connected to the output terminal 8.
【００２３】ここで、この図５に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０とＭＯＳトランジスタ１２をオン状態にすることによ
り、電圧比較器６の一方の入力端子の電圧をほぼ電源電
圧と同じにし、また、電圧比較器６の他方の入力端子を
ほぼ接地電位と同じにすることにより、電圧比較器６の
一方の入力端子と他方の入力端子の電位差を大きくする
ことができ、雑音が回り込んでも誤動作しにくい回路構
成となっている。Here, in the power-on reset circuit of the embodiment shown in FIG. 5, the MOS transistor 1 and the MOS transistor 2 equivalent to the variable resistance by the voltage of the voltage source 7 and the resistance division voltage by the resistor 3 and the resistor are used. 4 and the resistance division voltage by the resistor 5 outputs a reset signal according to the potential difference, and the reset signal outputs the MOS transistor 1
0 and the MOS transistor 12 are turned on so that the voltage at one input terminal of the voltage comparator 6 becomes substantially the same as the power supply voltage, and the other input terminal of the voltage comparator 6 becomes substantially the same as the ground potential. By doing so, the potential difference between the one input terminal and the other input terminal of the voltage comparator 6 can be increased, and the circuit configuration is less likely to malfunction even when noise is introduced.
【００２４】図６（ａ），（ｂ）は図５の動作説明に供
する特性図である。FIGS. 6A and 6B are characteristic diagrams for explaining the operation of FIG.
【００２５】つぎに図５に示す実施例の動作を図６
（ａ），（ｂ）を参照して説明する。電圧源７が投入さ
れ電源電圧Ｖｄの上昇にともない、電圧比較器６の一方
の入力端子および他方の入力端子の電位は、次のように
なる。電圧比較器６の一方の入力端子を接点電位Ｖｂ、
他方の入力端子を接点電位Ｖａ、ＭＯＳトランジスタ
１，ＭＯＳトランジスタ２，ＭＯＳトランジスタ１０お
よびＭＯＳトランジスタ１２の抵抗値をＲON１，Ｒ
ON２，ＲON１０、ＲON１２、抵抗器３，抵抗器４および
抵抗器５の抵抗値をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−
電圧源間の抵抗Ｒｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （１７） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１８） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１９） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０は、
ゲート・ソース間電圧がしきい値を越えないため、オフ
状態となり、Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、接点電位Ｖｂはほぼ接地電圧と同電位とな
る。Next, the operation of the embodiment shown in FIG. 5 will be described with reference to FIG.
This will be described with reference to (a) and (b). As the voltage source 7 is turned on and the power supply voltage Vd rises, the potentials at one input terminal and the other input terminal of the voltage comparator 6 become as follows. One input terminal of the voltage comparator 6 is connected to the contact potential Vb,
The other input terminal has a contact potential Va, and the resistance values of the MOS transistor 1, the MOS transistor 2, the MOS transistor 10 and the MOS transistor 12 are R ON 1, R
If the resistance values of ON 2, R ON 10, R ON 12, resistor 3, resistor 4 and resistor 5 are R3, R4 and R5, Vb-
The resistance Rbd between the voltage sources is 1 / Rbd = 1 / (R ON 1 + R ON 2) + 1 / R ON 10 (17) The resistance Rbs between Vb and the ground is Rbs = R3 (18). Therefore, the contact potential Vb of one input terminal of the voltage comparator 6 is represented by Vb = [Rbs / (Rbd + Rbs)]. VDD (19).
The OS transistor 2 and the MOS transistor 10 are
Since the gate-source voltage does not exceed the threshold value, it turns off, and Rbd is equivalent to high resistance, so Rbd >> R
bs, and the contact potential Vb becomes almost the same potential as the ground voltage.
【００２６】また、電圧比較器６の他方の入力端子の接
点電位Ｖａ、すなわち、抵抗器４，ＭＯＳトランジスタ
１２のドレインおよび抵抗器５の接点電位は次のように
なる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （２０） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝１／ＲON１２＋１／Ｒ５ （２１） となり、電源投入時、ＭＯＳトランジスタ１２は、ゲー
ト・ソース間電圧がしきい値を越えないためオフ状態と
なり、１／ＲON１２は無視でき、このため Ｒａｓ＝Ｒ５ （２２） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （２３） となり、（１９）式と（２３）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベル（ほぼ接地電
圧）を出力する。このため、ＭＯＳトランジスタ１２の
ゲートには低レベルが与えられ、また、インバータ論理
素子１１により高レベル（ほぼ電源電圧）に変換され、
ＭＯＳトランジスタ１０のゲートに高レベルが与えられ
るため、ＭＯＳトランジスタ１０および、ＭＯＳトラン
ジスタ１２はオフ状態を維持することになる。The contact potential Va of the other input terminal of the voltage comparator 6, that is, the contact potential of the resistor 4, the drain of the MOS transistor 12 and the resistor 5 is as follows. The resistance Rad between Va and the voltage source is Rad = R4 (20), and the resistance Ras between Va and the ground is 1 / Ras = 1 / R ON 12 + 1 / R5 (21), and when the power is turned on, the MOS transistor 12 becomes Since the gate-source voltage does not exceed the threshold value, it is turned off, and 1 / R ON 12 can be ignored, and therefore Ras = R5 (22). Therefore, the contact potential Va of the other input terminal of the voltage comparator 6 becomes Va = [Ras / (Rad + Ras)]. VDD (23), and from the equations (19) and (23), the relationship between Va and Vb is , Va> Vb, and Vc outputs a low level (approximately ground voltage). Therefore, a low level is given to the gate of the MOS transistor 12, and it is converted to a high level (almost a power supply voltage) by the inverter logic element 11,
Since the high level is applied to the gate of the MOS transistor 10, the MOS transistor 10 and the MOS transistor 12 are maintained in the off state.
【００２７】さらに電源電圧Ｖｄが上昇し、ＭＯＳトラ
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えると、オン状態となり、オン抵抗を持つ。このＭＯＳ
トランジスタ１およびＭＯＳトランジスタ２がオン状態
になると電源電圧Ｖｄの上昇にともない、そのオン抵抗
が変化するため、電圧比較器６の一方の入力端子の電圧
はＭＯＳトランジスタ１およびＭＯＳトランジスタ２の
サイズ、あるいは、抵抗器３の抵抗値を任意の値に設定
することにより、図６（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０おとびＭＯＳトランジスタ１２をオフ状
態からオン状態にすることにより、電圧比較器６の一方
の入力端子の接点電位Ｖｂおよび他方の入力端子の接点
電位Ｖａは次のようになる。まず、Ｖｂと電圧源間の抵
抗Ｒｂｄは、（１７）式で示され、Ｖｂと接地間の抵抗
Ｒｂｓは（１８）式で示されるが、ＭＯＳトランジスタ
１０のゲートが電圧比較器６の出力に接続されているイ
ンバータ論理素子１１の出力に接続されているため、Ｍ
ＯＳトランジスタ１０はリセットが解除されるまでオフ
状態となり、ＭＯＳトランジスタ１０の抵抗値ＲON１０
は高抵抗と等価であり、抵抗Ｒｂｄは、（１１）式よ
り、 Ｒｂｄ＝ＲON１＋ＲON２ （２４） で示される結果となる。ところが、リセットが解除され
るとＭＯＳトランジスタ１０はオン状態となり、オン抵
抗を持ち無視できない値になる。このことにより抵抗Ｒ
ｂｄの抵抗値は、 Ｒｂｓ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （２５） となる。そして、ＭＯＳトランジスタ１０がオン状態に
なることにより、抵抗Ｒｂｄの抵抗値は、（２５）式の
方が、（２４）式の値より小さくなることがわかる。
（１９）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動する。Further, the power supply voltage Vd rises and the MOS transistor
Transistor 1 and MOS transistor 2 exceed the threshold value.
When turned on, it turns on and has on-resistance. This MOS
Transistor 1 and MOS transistor 2 are on
When the power supply voltage Vd rises, the on-resistance becomes
Changes, the voltage at one input terminal of the voltage comparator 6
Of the MOS transistor 1 and the MOS transistor 2
Set the size or the resistance value of resistor 3 to any value
By doing so, a change like Vb in FIG.
It As a result, as the power supply voltage Vd rises,
A state of Va> Vb and a state of Va <Vb are created. Va
When the state of> Vb changes to the state of Va <Vb,
The output of the voltage comparator 6 outputs the inverted signal Vc in the previous state.
It That is, the output of the voltage comparator 6 when Va> Vb is
In the reset state, the voltage comparator 6 when Va <Vb
If the output is used as the reset release state, the power is turned on.
Power-on reset times that output a reset signal
Become a road. Further, the output of the voltage comparator 6 causes the MOS transistor
Turn off the transistor 10 and the MOS transistor 12
One of the voltage comparators 6 is turned on from the state
Input terminal contact potential Vb and the other input terminal contact
The potential Va is as follows. First, the resistance between Vb and the voltage source
Anti-Rbd is expressed by the equation (17), and the resistance between Vb and ground
Rbs is expressed by the formula (18), and is a MOS transistor
The gate of 10 is connected to the output of the voltage comparator 6.
Since it is connected to the output of the inverter logic element 11, M
OS transistor 10 is off until reset is released
And the resistance value R of the MOS transistor 10 becomesON10
Is equivalent to a high resistance, and the resistance Rbd is expressed by equation (11).
Rbd = RON1 + RON2 (24) results. However, the reset was released
Then, the MOS transistor 10 is turned on and is turned on.
It has a resistance and cannot be ignored. This makes the resistance R
The resistance value of bd is Rbs = [RON10 ・ (RON1 + RON2)] / [RON10+ (RON1 + R ON 2)] (25). Then, the MOS transistor 10 is turned on.
Therefore, the resistance value of the resistor Rbd is given by the equation (25).
It can be seen that the value is smaller than the value of the expression (24).
From the equation (19), the value of the resistance Rbd becomes smaller,
The potential of the contact potential Vb moves to the voltage source side.
【００２８】つぎに、電圧比較器６の他方の入力端子の
接点電位Ｖａと接地間の抵抗Ｒａｓは（２１）式で示さ
れ、この接点電位Ｖａと電圧源間の抵抗Ｒａｄは（２
０）式で示されるが、ＭＯＳトランジスタ１２のゲート
が電圧比較器６の出力に接続されているため、ＭＯＳト
ランジスタ１２はリセットが解除されるまでオフ状態と
なり、ＭＯＳトランジスタ１２の抵抗値ＲON１２は高抵
抗と等価となり、抵抗Ｒａｓは、（２２）式で示される
結果となる。ところが、リセットが解除されるとＭＯＳ
トランジスタ１２はオン状態となり、オン抵抗を持ち無
視できない値を持つ。このことにより抵抗Ｒａｓの抵抗
値は、 Ｒａｓ＝（ＲON１２・Ｒ５）／（ＲON１２＋Ｒ５） （２６） となる。そして、ＭＯＳトランジスタ１２がオン状態に
なることにより、抵抗Ｒａｓの抵抗値は（２６）式の方
が、式（２２）の値より小さくなることがわかる。（２
３）式より、抵抗Ｒａｓの値が小さくなることで、接点
電位Ｖａの電位が接地側に移動する。以上の動作によ
り、リセット解除状態になったとき、接点電位Ｖｂが電
圧源間に移動し、また、接点電位Ｖａが接地側に移動す
ることで、Ｖａ＜Ｖｂの関係が大きくとれる。このた
め、電源電圧が一定になった場合、Ｖａ＜Ｖｂの関係を
大きくとることができ、誤動作しにくい回路構成となっ
ている。Next, the resistance Ras between the contact potential Va of the other input terminal of the voltage comparator 6 and the ground is expressed by equation (21), and the resistance Rad between this contact potential Va and the voltage source is (2
0), since the gate of the MOS transistor 12 is connected to the output of the voltage comparator 6, the MOS transistor 12 remains off until the reset is released, and the resistance value R ON 12 of the MOS transistor 12 Is equivalent to a high resistance, and the resistance Ras is the result shown by the equation (22). However, when the reset is released, the MOS
The transistor 12 is turned on, has an on-resistance, and has a value that cannot be ignored. As a result, the resistance value of the resistor Ras becomes Ras = (R ON 12 · R5) / (R ON 12 + R5) (26). Then, it is understood that the resistance value of the resistor Ras becomes smaller in the equation (26) than in the equation (22) when the MOS transistor 12 is turned on. (2
From the expression (3), the value of the resistance Ras becomes smaller, so that the potential of the contact potential Va moves to the ground side. With the above operation, when the reset release state is established, the contact potential Vb moves between the voltage sources, and the contact potential Va moves to the ground side, so that the relationship of Va <Vb can be made large. Therefore, when the power supply voltage becomes constant, the relationship of Va <Vb can be made large, and the circuit configuration does not easily malfunction.
【００２９】なお、上記実施例においては、ＭＯＳトラ
ンジスタ１のドレインを電圧源７に接続した場合を示し
たが、ＭＯＳトランジスタ１のドレインと電圧源７の間
に、ゲートとドレインを接続した複数のＭＯＳトランジ
スタを直列接続して構成することもできる。Although the drain of the MOS transistor 1 is connected to the voltage source 7 in the above embodiment, a plurality of gates and drains are connected between the drain of the MOS transistor 1 and the voltage source 7. It can also be configured by connecting MOS transistors in series.
【００３０】[0030]
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのオフ状態とオン状態の抵抗値の変化を利用
し、電源投入後、素子が安定した状態となる電源電圧で
リセット信号を発生するようにしたので、電源投入後、
素子が完全に安定状態となる電源電圧でリセット信号を
出力し、そのリセット信号により電圧比較器の一方の端
子、または、電圧比較器の他方の端子、または、電圧比
較器の一方の端子と他方の端子をリセットが解除される
方向の電圧に動かし、電源電圧が一定になったときの雑
音などでリセットの誤動作を起こらないようにすること
ができる効果がある。As described above, according to the present invention, a reset signal is generated at a power supply voltage that makes the element stable after power is turned on by utilizing the change in the resistance value between the off state and the on state of the MOS transistor. So, after turning on the power,
The reset signal is output at the power supply voltage at which the element is completely stable, and the reset signal causes one terminal of the voltage comparator, the other terminal of the voltage comparator, or one terminal of the voltage comparator and the other terminal. There is an effect that the terminal of can be moved to a voltage in the direction in which the reset is released so that the reset malfunction does not occur due to noise when the power supply voltage becomes constant.
【図１】本発明によるパワーオンリセット回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a power-on reset circuit according to the present invention.
【図２】図１の動作説明に供する特性図である。FIG. 2 is a characteristic diagram for explaining the operation of FIG.
【図３】本発明の他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the present invention.
【図４】図３の動作説明に供する特性図である。FIG. 4 is a characteristic diagram for explaining the operation of FIG.
【図５】本発明のさらに他の実施例を示す回路図であ
る。FIG. 5 is a circuit diagram showing still another embodiment of the present invention.
【図６】図５の動作説明に供する特性図である。FIG. 6 is a characteristic diagram for explaining the operation of FIG.
【図７】従来のパワーオンリセット回路の一例を示す回
路図である。FIG. 7 is a circuit diagram showing an example of a conventional power-on reset circuit.
【図８】図７の動作説明に供する特性図である。FIG. 8 is a characteristic diagram for explaining the operation of FIG. 7.
１，２ ＭＯＳトランジスタ ３〜５ 抵抗器 ６ 電圧比較器 ７ 電圧源 ８ 出力端子 ９〜１０ ＭＯＳトランジスタ １１ インバータ論理素子 １２ ＭＯＳトランジスタ 1, 2 MOS transistor 3-5 resistor 6 voltage comparator 7 voltage source 8 output terminal 9-10 MOS transistor 11 inverter logic element 12 MOS transistor
Claims (4)
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子とを電圧比較器の第１の入力端子に接続し、
第２の抵抗器の第１の端子と第３の抵抗器の第１の端子
と第３のＭＯＳトランジスタのドレインとを前記電圧比
較器の第２の入力端子に接続し、前記第１のＭＯＳトラ
ンジスタのドレインとゲートと前記第２の抵抗器の第２
の端子は電圧源に接続し、前記第１の抵抗器の第２の端
子と前記第３の抵抗器の第２の端子と前記第３のＭＯＳ
トランジスタのソースを接地し、前記電圧比較器の出力
と前記第３のＭＯＳトランジスタのゲートを出力端子に
接続したことを特徴とするパワーオンリセット回路。1. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of a second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor and the first terminal of the first resistor are connected to the first of the voltage comparator. Connect to the input terminal of
The first terminal of the second resistor, the first terminal of the third resistor, and the drain of the third MOS transistor are connected to the second input terminal of the voltage comparator, and the first MOS is connected. The drain and gate of the transistor and the second of the second resistor
Is connected to a voltage source, the second terminal of the first resistor, the second terminal of the third resistor, and the third MOS
A power-on reset circuit characterized in that the source of the transistor is grounded, and the output of the voltage comparator and the gate of the third MOS transistor are connected to the output terminal.
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子と第３のＭＯＳトランジスタのドレインとを
電圧比較器の第１の入力端子に接続し、第２の抵抗器の
第１の端子と第３の抵抗器の第１の端子とを前記電圧比
較器の第２の入力端子に接続し、前記第３のＭＯＳトラ
ンジスタのゲートをインバータ論理素子の出力に接続
し、前記第１のＭＯＳトランジスタのドレインとゲート
と前記第２の抵抗器の第２の端子と前記第３のＭＯＳト
ランジスタのソースを電圧源に接続し、前記第１の抵抗
器の第２の端子と前記第３の抵抗器の第２の端子を接地
し、前記電圧比較器の出力と前記インバータ論理素子の
入力端子を出力端子に接続したことを特徴とするパワー
オンリセット回路。2. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor, the first terminal of the first resistor, and the drain of the third MOS transistor. Are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor and the first terminal of the third resistor are connected to the second input terminal of the voltage comparator. The gate of the third MOS transistor is connected to the output of the inverter logic element, the drain and gate of the first MOS transistor, the second terminal of the second resistor and the third MOS transistor. The source is connected to a voltage source, the second terminal of the first resistor and the second terminal of the third resistor are grounded, and the output of the voltage comparator and the input terminal of the inverter logic element are connected to each other. Output terminal Power-on reset circuit, characterized in that connected.
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子と第３のＭＯＳトランジスタのドレインとを
電圧比較器の第１の入力端子に接続し、第２の抵抗器の
第１の端子と第３の抵抗器の第１の端子と第４のＭＯＳ
トランジスタのドレインとを前記電圧比較器の第２の入
力端子に接続し、前記第３のＭＯＳトランジスタのゲー
トをインバータ論理素子の出力に接続し、前記第１のＭ
ＯＳトランジスタのドレインとゲートと前記第２の抵抗
器の第２の端子と前記第３のＭＯＳトランジスタのソー
スを電圧源に接続し、前記第１の抵抗器の第２の端子と
前記第３の抵抗器の第２の端子と前記第４のＭＯＳトラ
ンジスタのソースを接地し、前記電圧比較器の出力と前
記インバータ論理素子の入力端子と前記第４のＭＯＳト
ランジスタのゲートを出力端子に接続したことを特徴と
するパワーオンリセット回路。3. A first MO having a gate and a drain connected to each other.
The source of the S transistor is connected to the drain of the second MOS transistor whose gate and drain are connected, and the source of the second MOS transistor, the first terminal of the first resistor, and the drain of the third MOS transistor. Are connected to the first input terminal of the voltage comparator, and the first terminal of the second resistor, the first terminal of the third resistor and the fourth MOS are connected.
The drain of the transistor is connected to the second input terminal of the voltage comparator, the gate of the third MOS transistor is connected to the output of the inverter logic element, and the first M
The drain and gate of the OS transistor, the second terminal of the second resistor and the source of the third MOS transistor are connected to a voltage source, and the second terminal of the first resistor and the third terminal of the first resistor are connected. The second terminal of the resistor and the source of the fourth MOS transistor are grounded, and the output of the voltage comparator, the input terminal of the inverter logic element and the gate of the fourth MOS transistor are connected to the output terminal. Power-on reset circuit characterized by.
記載のパワーオンリセット回路において、第１のＭＯＳ
トランジスタのドレインと電圧源の間に、ゲートとドレ
インを接続した複数のＭＯＳトランジスタを直列接続し
たことを特徴とするパワーオンリセット回路。4. Claim 1 or claim 2 or claim 3.
In the power-on reset circuit described, the first MOS
A power-on reset circuit comprising a plurality of MOS transistors having a gate and a drain connected in series between a drain of the transistor and a voltage source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226366A JP3025921B2 (en) | 1991-08-13 | 1991-08-13 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226366A JP3025921B2 (en) | 1991-08-13 | 1991-08-13 | Power-on reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548014A true JPH0548014A (en) | 1993-02-26 |
| JP3025921B2 JP3025921B2 (en) | 2000-03-27 |
Family
ID=16844020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226366A Expired - Fee Related JP3025921B2 (en) | 1991-08-13 | 1991-08-13 | Power-on reset circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3025921B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621227B1 (en) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | Power on reset circuit |
| US7271636B2 (en) | 2004-10-28 | 2007-09-18 | Sanyo Electric Co., Ltd. | Hysteresis comparator and reset signal generator |
| JP2007311971A (en) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| US8332923B2 (en) | 2007-01-19 | 2012-12-11 | Toshiba America Research, Inc. | Kerberized handover keying |
-
1991
- 1991-08-13 JP JP3226366A patent/JP3025921B2/en not_active Expired - Fee Related
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| US7271636B2 (en) | 2004-10-28 | 2007-09-18 | Sanyo Electric Co., Ltd. | Hysteresis comparator and reset signal generator |
| JP2007311971A (en) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| US8332923B2 (en) | 2007-01-19 | 2012-12-11 | Toshiba America Research, Inc. | Kerberized handover keying |
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| Publication number | Publication date |
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