JPH0547926A - Layout pattern verification equipment - Google Patents
Layout pattern verification equipmentInfo
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- JPH0547926A JPH0547926A JP3197664A JP19766491A JPH0547926A JP H0547926 A JPH0547926 A JP H0547926A JP 3197664 A JP3197664 A JP 3197664A JP 19766491 A JP19766491 A JP 19766491A JP H0547926 A JPH0547926 A JP H0547926A
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- Japan
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- verification
- layout pattern
- pattern data
- rule
- data
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体回路の設計の過程
で作成したレイアウトパターンデータが正しいか否かを
検証するレイアウトパターン検証装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout pattern verification device for verifying whether or not layout pattern data created in the process of designing a semiconductor circuit is correct.
【0002】[0002]
【従来の技術】図6は従来における階層的構造をもつレ
イアウトパターンデータを検証する装置を構成する各手
段及びその入, 出力データを示す模式図であり、図中1
は階層的構造をもつレイアウトパターンデータを示して
いる。このようなレイアウトパターンデータ1は先ずレ
イアウトパターン展開モジュール5に入力され、その階
層構造を展開し、同一階層のレイアウトパターンデータ
からなる検証用レイアウトパターンデータ6を生成し、
これをレイアウトパターン検証モジュール7へ出力す
る。2. Description of the Related Art FIG. 6 is a schematic view showing each means constituting a device for verifying a layout pattern data having a hierarchical structure and input / output data thereof, which is shown in FIG.
Indicates layout pattern data having a hierarchical structure. Such layout pattern data 1 is first input to the layout pattern expansion module 5, expands its hierarchical structure, and generates verification layout pattern data 6 composed of layout pattern data of the same hierarchy.
This is output to the layout pattern verification module 7.
【0003】レイアウトパターン検証モジュール7は検
証基準値を定義してある検証ルール8に基づいて検証用
レイアウトパターンデータ6を検証し、その検証結果で
あるエラーデータ9を表示モジュール10へ出力し、これ
を表示させるようになっている。The layout pattern verification module 7 verifies the verification layout pattern data 6 on the basis of a verification rule 8 which defines a verification reference value, and outputs error data 9 which is the verification result to the display module 10. Is displayed.
【0004】図7は上記した従来のレイアウトパターン
検証装置による検証過程を示すフローチャートである。
先ず階層的構造をもつレイアウトパターンデータ1をレ
イアウトパターン展開モジュール5にて同一階層のレイ
アウトパターンデータとなるように展開し(ステップT
1) 、検証用レイアウトパターンデータ6を生成する
(ステップT2) 。FIG. 7 is a flow chart showing a verification process by the conventional layout pattern verification device described above.
First, the layout pattern data 1 having a hierarchical structure is expanded by the layout pattern expansion module 5 so as to be layout pattern data of the same hierarchy (step T
1) Generate verification layout pattern data 6 (step T2).
【0005】この検証用レイアウトパターンデータ6を
レイアウトパターン検証モジュール7にて検証ルール8
を用いて検証し(ステップT3) 、エラーの有無を判断す
る (ステップT4) 。エラーが無ければ検証は終了し、ま
たエラーがある場合にはエラーデータ9を生成し(ステ
ップT5)、これを表示モジュール10へ出力してエラーデ
ータの表示を行わせ (ステップT6) 、検証を終了する。The layout pattern verification module 7 verifies the verification layout pattern data 6 with the verification rule 8
Is used to verify (step T3), and the presence or absence of an error is determined (step T4). If there is no error, the verification ends, and if there is an error, error data 9 is generated (step T5), and this is output to the display module 10 to display the error data (step T6), and the verification is performed. finish.
【0006】[0006]
【発明が解決しようとする課題】ところでこのような従
来装置にあっては、検証用レイアウトパターンデータ6
を検証するに際して検証ルール8を用いるが、この検証
ルール8に定義されている検証基準値は、或る設計ルー
ルに対応する検証基準値のみ単一個しかないため、この
基準値と対応する設計ルールで設計されている領域に対
しては正しい検証が可能であるが、異なる設計ルールで
設計されている領域に対しては疑似エラーが多発するこ
ととなる。しかもこのエラー中には真のエラーと擬似エ
ラーが混在することとなるため、その判断が極めて煩わ
しく、処理に長い時間を要するという問題があった。In such a conventional apparatus, the verification layout pattern data 6 is used.
The verification rule 8 is used for verifying, but the verification standard value defined in the verification rule 8 is only a single verification standard value corresponding to a certain design rule. Although correct verification is possible for the area designed by, the pseudo error occurs frequently for the area designed by different design rules. Moreover, since a true error and a pseudo error are mixed in this error, there is a problem that the determination is extremely troublesome and the processing takes a long time.
【0007】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは、半導体集積回路にお
ける各セル毎、或いは領域毎に予め定めた基準値毎によ
る検証を可能とし、擬似エラーの発生を防止し得るよう
にしたレイアウトパターン検証装置を提供するにある。The present invention has been made in view of the above circumstances, and an object thereof is to enable verification for each cell in a semiconductor integrated circuit, or for each reference value set in advance for each region, and a pseudo error occurs. Another object of the present invention is to provide a layout pattern verification device capable of preventing the occurrence of
【0008】[0008]
【課題を解決するための手段】本発明に係るレイアウト
パターン検証装置は、異なった設計ルールで設計された
セル,領域を含むレイアウトパターンデータを、検証ル
ールに定めた複数の基準値夫々に対応させたセル,領域
に分別する手段と、分別した各セル,領域のレイアウト
パターンデータを夫々展開して同一階層のセル,領域の
みからなる検証用レイアウトパターンデータを生成する
手段とを具備する。A layout pattern verification apparatus according to the present invention associates layout pattern data including cells and regions designed by different design rules with a plurality of reference values defined in the verification rules. And a means for classifying the layout pattern data of each classified cell and area to generate verification layout pattern data consisting of cells and areas of the same layer.
【0009】[0009]
【作用】本発明にあっては、検証ルールに定めた複数の
基準値夫々に対応させてセル,領域を記述したコントロ
ールデータを用いて、階層的に表されたレイアウトパタ
ーンデータのセル,領域を分別し、分別したセル,領域
毎にレイアウトパターンデータを同一階層となるよう展
開して検証用レイアウトパターンデータを生成し、各セ
ル,領域を夫々に対応する複数の基準値を有する検証ル
ールに基づいて検証し得ることとなる。According to the present invention, the cells and regions of the layout pattern data that are hierarchically represented are used by using the control data that describes the cells and regions corresponding to each of the plurality of reference values defined in the verification rule. Based on the verification rule having the plurality of reference values corresponding to each cell and area, the layout pattern data for each cell and area is classified and expanded so that the layout pattern data is expanded to have the same hierarchy. Can be verified.
【0010】[0010]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図1は本発明に係るレイアウトパタ
ーン検証装置を構成する手段及びその入,出力データを
示す模式図であり、図中1はLSI のレイアウトパターン
データ、2はコントロールデータ、3は検証判断モジュ
ールを示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 1 is a schematic diagram showing the means constituting the layout pattern verification device according to the present invention and its input and output data. In the figure, 1 is the LSI layout pattern data, 2 is the control data, and 3 is the verification judgment module. ing.
【0011】レイアウトパターンデータ1は異なった設
計ルールに基づいて設計されたセル, 領域を含み、従来
と同様に階層的構造で表わされており、またコントロー
ルデータ2には後述する検証ルール8における複数の検
証用基準値、例えば設計ルールに対応して定めてある場
合には、夫々の設計ルールで設計されたセル,領域毎に
夫々の定義がなされている。検証判断モジュール3はコ
ントロールデータ2に基づいてレイアウトパターンデー
タ1のセル,領域に対しどのような基準値に対応させて
分別するかの分別法を決定し、これをレイアウト分割モ
ジュール4へ出力する。該レイアウト分割モジュール4
はレイアウトパターンデータ1を検証基準値毎、例えば
設計ルール毎に分別するようになっている。The layout pattern data 1 includes cells and regions designed based on different design rules, and is expressed in a hierarchical structure as in the conventional case. The control data 2 includes a verification rule 8 described later. When a plurality of reference values for verification, such as design rules, are defined, each definition is made for each cell and area designed by each design rule. Based on the control data 2, the verification judgment module 3 determines a classification method for the cells and regions of the layout pattern data 1 that correspond to the classification value, and outputs the classification method to the layout division module 4. The layout division module 4
The layout pattern data 1 is sorted for each verification reference value, for example, for each design rule.
【0012】図3はレイアウトパターンデータの一例を
示す説明図であり、いまレイアウトパターンデータ1内
にルールAにて設計された領域としてのAREA A, Cell
A, Cell Aが、またルールBにて設計された領域としてC
ell Bが、更にルールCにて設計された領域としてAREA
Cが存在するものとすると、これに対するコントロール
データ2は例えば図4に示す如くに構成される。FIG. 3 is an explanatory view showing an example of the layout pattern data, and AREA A, Cell as an area designed by the rule A in the layout pattern data 1 now.
A, Cell A, and C as an area designed by Rule B
ell B is AREA as an area designed by rule C
If C is present, the control data 2 corresponding to it is constructed as shown in FIG. 4, for example.
【0013】図4はコントロールデータの一例を示す説
明図であり、各ルール毎に分類した領域,セル名及びそ
の各座標位置が並びに各設計ルール毎の領域,セル名が
定義されている。図4中AREA A 10.0 10.0 25.0 30.0は
AREA Aとこれを特定する座標位置を示しており、AREA A
の左下端の座標が(10.0, 10.0)、またAREA Aの右上端の
座標が(25.0, 30.0)であることを示している。AREA Bに
ついても同様である。FIG. 4 is an explanatory diagram showing an example of the control data, in which areas classified for each rule, cell names and their coordinate positions, and areas and cell names for each design rule are defined. AREA A 10.0 10.0 25.0 30.0 in Fig. 4 is
AREA A and the coordinate position that identifies it are shown.
It shows that the coordinates of the lower left corner of is (10.0, 10.0) and the coordinates of the upper right corner of AREA A is (25.0, 30.0). The same applies to AREA B.
【0014】また、Rule A=AREA A, Cell AはAREA A,
セルCell AはいずれもルールA(Rule A)のもとで設計さ
れた領域, セルであることを示している。ルールB(Rul
e B)、ルールC(Rule C)ついても同様である。このよう
なコントロールデータ2に基づいてレイアウトパターン
データをその設計ルール毎の領域,セルに分別すると、
図3に夫々斜線,点を付して示す如くに分別されること
となる。即ち、右下がりの斜線を付して分別されている
セル,領域は設計ルールAに従って、また左下がりの斜
線を付して分別されているセル,領域は設計ルールBに
従って、更に点を付して分別されている領域は設計ルー
ルCに従って設計されたセル,領域であることをしめし
ている。Rule A = AREA A, Cell A is AREA A,
Each cell Cell A indicates that it is an area or cell designed under Rule A (Rule A). Rule B (Rul
The same applies to e B) and Rule C. When the layout pattern data is sorted into areas and cells for each design rule based on such control data 2,
It will be classified as shown by the hatched lines and dots in FIG. 3, respectively. That is, cells and regions that are separated by attaching a diagonal line to the right are marked according to design rule A, and cells and regions that are separated by attaching a diagonal line to the left are marked according to design rule B. It is indicated that the areas classified by the above are cells and areas designed according to the design rule C.
【0015】次に、レイアウトパターン展開モジュール
5にて分別されたセル,領域毎のレイアウトパターンデ
ータを夫々同一階層に迄展開し、これを検証用レイアウ
トパターンデータ6としてレイアウトパターン検証モジ
ュール7へ入力する。レイアウト検証モジュール7は入
力された検証用レイアウトパターンデータ6を、例えば
図5に示す如き検証ルール8に基づいて検証し、エラー
が存在すればエラーデータ9として出力し、またこのエ
ラーデータを表示モジュール10へ表示する。Next, the layout pattern data for each cell and area sorted by the layout pattern developing module 5 are developed up to the same layer, and this is input to the layout pattern verifying module 7 as verification layout pattern data 6. .. The layout verification module 7 verifies the input verification layout pattern data 6 based on a verification rule 8 as shown in FIG. 5, outputs an error data 9 if an error exists, and displays this error data. Display to 10.
【0016】図5は検証ルールの一例を示す説明図であ
り、例えば幅WIDTH についてみるとLayer A についての
幅の検証はLayerAのうちルールA(Rule A) に基づい
て設計されている部分は1.2(μm)、またルールB(Rule
B)に基づいて設計されている部分は1.5(μm)、更にルー
ルC(Rule C)に基づいて設計されている部分は1.7(μm)
を夫々検証基準値とし、これらルールA,B,C以外の
ルールに基づき設計されている部分はLT 2.0、即ち2.0
(μm)を検証用の基準値とすることを意味している。FIG. 5 is an explanatory diagram showing an example of the verification rule. For example, regarding the width WIDTH, the width verification for Layer A is 1.2 in Layer A, which is designed based on rule A (Rule A). (μm), Rule B (Rule
The part designed based on B) is 1.5 (μm), and the part designed based on Rule C (Rule C) is 1.7 (μm)
Are the verification reference values, and parts designed based on rules other than these rules A, B, and C are LT 2.0, that is, 2.0.
This means that (μm) is used as the reference value for verification.
【0017】また図5において層A(Layer A) の層間隔
(SPACE) についてはルールA(RuleA)に基づき設計され
ている部分は2.5(μm)、ルールB(Rule B)に基づき設計
されている部分は2.8(μm)、ルールC(Rule C)に基づき
設計されている部分は3.0(μm)を夫々検証基準値とし、
他のルールに基づき設計された部分は2.7(μm)を検証基
準値とする。Further, in FIG. 5, the layer spacing of the layer A (Layer A)
Regarding (SPACE), the part designed based on Rule A (Rule A) is 2.5 (μm), the part designed based on Rule B (Rule B) is 2.8 (μm), based on Rule C (Rule C) Designed parts have 3.0 (μm) as the verification reference value,
For the part designed based on other rules, 2.7 (μm) is used as the verification reference value.
【0018】図2は上記したレイアウトパターン検証装
置の処理過程を示すフローチャートであり、検証判断モ
ジュール3 において検証する検証基準値によるレイアウ
トパターンデータの分別方法を判断し(ステップS1) 、
決定した分別法に基づいてレイアウトパターンデータ1
をセル,領域等の如きブロック毎に分別する(ステップ
S2) 。分別したブロック毎のレイアウトパターンデータ
を同レベルに展開し (ステップS3) 、検証用レイアウト
パターンデータを生成する (ステップS4) 。FIG. 2 is a flow chart showing the processing steps of the layout pattern verification apparatus described above. The verification judgment module 3 judges the method for separating layout pattern data based on the verification reference value (step S1).
Layout pattern data 1 based on the determined classification method
Are divided into blocks such as cells and regions (step
S2). The layout pattern data for each separated block is expanded to the same level (step S3), and verification layout pattern data is generated (step S4).
【0019】各ブロック毎又は各ブロックとその他のセ
ル,領域とについての検証を行い (ステップS5) 、エラ
ーの有無を判断し (ステップS6) 、エラーが無ければ検
証を終了し、またエラーが有る場合はエラーデータを生
成し (ステップS7) 、エラーデータの表示を行う (ステ
ップS8) 。なお上述の実施例においては設計ルール毎に
これに対応させて検証基準値を設定した場合について説
明したが、複数の設計ルール毎に一の検証基準値を設定
することとしてもよい。Verification is performed for each block or each block and other cells and regions (step S5), and it is judged whether or not there is an error (step S6). If there is no error, the verification is terminated, and there is an error. In this case, error data is generated (step S7), and the error data is displayed (step S8). In the above-described embodiment, the case where the verification reference value is set corresponding to each design rule has been described, but one verification reference value may be set for each of a plurality of design rules.
【0020】[0020]
【発明の効果】以上の如く本発明装置にあっては、レイ
アウトパターンの検証基準値の異なるセル,領域毎に分
別して、各設計ルールに対応して定めた検証基準値を定
義してある検証ルールにより検証を行うことが可能とな
り、擬似エラーの発生のない検証を行うことが出来る
等、本発明は優れた効果を奏するものである。As described above, in the device of the present invention, the verification reference value defined according to each design rule is defined by classifying cells and areas having different verification reference values of the layout pattern. The present invention has excellent effects such that the verification can be performed according to the rule and the verification can be performed without the occurrence of the pseudo error.
【図1】本発明に係るレイアウトパターン検証装置を構
成する各手段及びその入,出力データを示す説明図であ
る。FIG. 1 is an explanatory diagram showing each unit that constitutes a layout pattern verification device according to the present invention and its input and output data.
【図2】本発明に係るレイアウトパターン検証装置の処
理過程を示すフローチャートである。FIG. 2 is a flowchart showing a process of a layout pattern verification device according to the present invention.
【図3】本発明に係るレイアウトパターンデータの一例
を示す説明図である。FIG. 3 is an explanatory diagram showing an example of layout pattern data according to the present invention.
【図4】本発明に係るレイアウトパターン検証装置にお
いて用いるコントロールデータの一例を示す説明図であ
る。FIG. 4 is an explanatory diagram showing an example of control data used in the layout pattern verification device according to the present invention.
【図5】本発明に係るレイアウトパターン検証装置にお
いて用いる検証ルールの一例を示す説明図である。FIG. 5 is an explanatory diagram showing an example of a verification rule used in the layout pattern verification device according to the present invention.
【図6】従来装置を構成する各手段及びその入,出力デ
ータを示す説明図である。FIG. 6 is an explanatory view showing each means constituting the conventional device and its input and output data.
【図7】従来装置の処理過程を示すフローチャートであ
る。FIG. 7 is a flowchart showing a processing process of a conventional device.
1 レイアウトパターンデータ 2 コントロールデータ 3 検証判断モジュール 4 レイアウト分割モジュール 5 レイアウトパターン展開モジュール 6 検証用レイアウトパターンデータ 7 レイアウトパターン検証モジュール 8 検証ルール 9 エラーデータ 10 表示モジュール 1 Layout pattern data 2 Control data 3 Verification judgment module 4 Layout division module 5 Layout pattern expansion module 6 Verification layout pattern data 7 Layout pattern verification module 8 Verification rules 9 Error data 10 Display module
Claims (1)
データを同一階層となるよう展開して検証用レイアウト
パターンデータを作成し、これを検証ルールに基づいて
検証を行うレイアウトパターン検証装置において、前記
検証ルールに定めた複数の基準値夫々に対応させてセ
ル,領域を記述したコントロールデータに基づいて、前
記レイアウトパターンデータのセル,領域を分別する手
段と、分別されたセル,領域毎にそのレイアウトパター
ンデータを展開し、同一階層のレイアウトパターンデー
タである検証用レイアウトパターンデータを生成する手
段と、該検証用レイアウトパターンデータをを有する検
証ルールにおける複数の基準値夫々に基づいて検証する
手段とを具備することを特徴とするレイアウトパターン
検証装置。1. A layout pattern verification device for developing verification layout pattern data by expanding hierarchically represented layout pattern data so as to have the same hierarchy, and verifying the layout pattern data based on a verification rule. Means for classifying cells and areas of the layout pattern data based on control data describing cells and areas corresponding to a plurality of reference values defined in the verification rule, and layout of each classified cell and area A means for expanding pattern data to generate verification layout pattern data that is layout pattern data on the same layer, and a means for verifying based on each of a plurality of reference values in a verification rule having the verification layout pattern data. A layout pattern verification device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3197664A JPH0547926A (en) | 1991-08-07 | 1991-08-07 | Layout pattern verification equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3197664A JPH0547926A (en) | 1991-08-07 | 1991-08-07 | Layout pattern verification equipment |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0547926A true JPH0547926A (en) | 1993-02-26 |
Family
ID=16378279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3197664A Pending JPH0547926A (en) | 1991-08-07 | 1991-08-07 | Layout pattern verification equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0547926A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012221398A (en) * | 2011-04-13 | 2012-11-12 | Honda Motor Co Ltd | Layout verification apparatus and layout verification method |
-
1991
- 1991-08-07 JP JP3197664A patent/JPH0547926A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012221398A (en) * | 2011-04-13 | 2012-11-12 | Honda Motor Co Ltd | Layout verification apparatus and layout verification method |
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