JPH0547786A - Fabrication of gate insulated fet - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ｎチャネルの絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an n-channel insulated gate field effect transistor (MOSFET).
【０００２】ＭＯＳＦＥＴは、微細化によりチャネル長
さが短くなっても、パンチスルー降伏せず且つ高電流駆
動力を保持することが望まれる。It is desired that the MOSFET does not undergo punch-through breakdown and maintains a high current driving force even if the channel length is shortened due to miniaturization.
【０００３】[0003]
【従来の技術】従来、半導体集積回路に組み込まれるｎ
チャネルＭＯＳＦＥＴは、基板部分に硼素をドーピング
し、ゲート電極をマスクとして、燐または砒素或いはそ
の両方をイオン注入してソース・ドレイン領域を形成
し、最終的に 900℃を越える温度の熱処理を施して製造
していた。2. Description of the Related Art n conventionally incorporated in a semiconductor integrated circuit
The channel MOSFET is formed by doping the substrate portion with boron, ion-implanting phosphorus or arsenic or both with the gate electrode as a mask to form source / drain regions, and finally performing heat treatment at a temperature of over 900 ° C. It was manufactured.
【０００４】しかし、集積回路の集積度が向上するにつ
れ、トランジスタの寸法が縮小され、それに伴い閾値電
圧低下やパンチスルー降伏などのいわゆる短チャネル効
果が生じ、微細化を阻む障害となっていた。However, as the degree of integration of the integrated circuit is improved, the size of the transistor is reduced, and the so-called short channel effect such as threshold voltage drop and punch-through breakdown is generated accordingly, which has been an obstacle to miniaturization.
【０００５】短チャネル効果とは、基本的には、チャネ
ル長が短くなるとともに、チャネル領域全体に対するソ
ース・ドレインから延びる空乏層の占める割合が増大
し、ポテンシャルがゲートでなくドレインによって支配
されることによる。The short channel effect basically means that as the channel length becomes shorter, the ratio of the depletion layer extending from the source / drain to the entire channel region increases, and the potential is controlled not by the gate but by the drain. by.
【０００６】従って、この短チャネル効果を抑制しよう
とする場合、一般的には、(1) チャネル長の減少と同程
度にソース・ドレインの拡散層の深さ(より厳密には接
合深さ) を浅くして、ソース・ドレイン領域自体の横方
向回り込みを少なくするとともに、基板底部でパンチス
ルー降伏することを防ぐことや、(2) 基板すなわちチャ
ネル領域の不純物濃度を増加させて、ソース・ドレイン
からの空乏層の延びを抑えることが行われる。Therefore, in order to suppress this short channel effect, in general, (1) the depth of the diffusion layer of the source / drain (more strictly, the junction depth) is equivalent to the reduction of the channel length. To reduce the lateral wraparound of the source / drain region itself and prevent punch-through breakdown at the bottom of the substrate, and (2) increase the impurity concentration of the substrate or channel region to increase the source / drain region. The extension of the depletion layer from the substrate is suppressed.
【０００７】しかるに、上記の短チャネル効果抑制手法
は、チャネル長がハーフミクロン(1/2μm)からクォータ
ミクロン(1/4μm)程度までは、そのままで充分に有効な
ものであるが、上記(2) においては、そのまま基板の不
純物濃度を増大させると、閾値電圧が上昇する、チ
ャネル領域の垂直電界が増大するためキャリアの移動度
が低下する、ソース・ドレインと基板領域の接合容量
が増大して動作速度が低下する、などの不具合が生ず
る。これらの不具合を如何に最小限に抑え、微細化によ
る高性能化を引き出すかが、高集積, 高速な集積回路を
実現する上で重要である。However, the above short channel effect suppressing method is sufficiently effective as it is when the channel length is from half micron (1/2 μm) to quarter micron (1/4 μm). ), If the impurity concentration of the substrate is increased as it is, the threshold voltage rises, the vertical electric field in the channel region increases, the carrier mobility decreases, and the junction capacitance between the source / drain and the substrate region increases. Problems such as reduced operating speed occur. How to minimize these problems and bring out high performance by miniaturization is important for realizing highly integrated and high-speed integrated circuits.
【０００８】[0008]
【発明が解決しようとする課題】基板すなわちチャネル
領域の不純物濃度を増加させる際に、パンチスルー降伏
が生じやすい位置を高濃度に、ゲート絶縁膜の際を低濃
度に、一様ではなく濃度分布を持たせることができれ
ば、上記の不具合を回避するために有効である。When increasing the impurity concentration of the substrate, that is, the channel region, the position where punch-through breakdown is likely to occur is at a high concentration, the gate insulating film is at a low concentration, and the concentration distribution is not uniform. It is effective to avoid the above-mentioned inconvenience if it can be provided.
【０００９】しかし、ｎチャネルＭＯＳＦＥＴを製造す
る際にチャネル領域はｐ型にドーピングするが、シリコ
ン素子においてはこのｐ型不純物として硼素しか用いら
れていない。これは、シリコン結晶中でｐ型不純物すな
わちアクセプタとして機能する他の不純物は、ガリウム
やインジウムなどがあるが熱処理を施した後の電気的活
性化率が硼素に比して低いことによる。硼素は他の不純
物より電気的活性化率が高いが、シリコン結晶中におけ
る拡散係数が非常に大きいという特徴がある。However, when the n-channel MOSFET is manufactured, the channel region is p-type doped, but in the silicon element, only boron is used as the p-type impurity. This is because p-type impurities in the silicon crystal, that is, other impurities that function as acceptors include gallium and indium, but the electrical activation rate after heat treatment is lower than that of boron. Boron has a higher electrical activation rate than other impurities, but is characterized by a very large diffusion coefficient in silicon crystals.
【００１０】このため、チャネル領域の不純物濃度分布
が、前述の通り、パンチスルーを生じやすい比較的深部
で高濃度に、ゲート絶縁膜の際で低濃度になるように硼
素のイオン注入を行っても、続くゲート酸化、注入不純
物の活性化アニールなどの高温処理によりその分布が崩
れて所期の濃度分布が得られず、チャネル領域の深さ方
向全域に渡って一様になってしまうか、またはむしろ深
い方が低濃度の分布となってしまう。Therefore, as described above, boron ion implantation is performed so that the impurity concentration distribution in the channel region becomes high at a relatively deep portion where punch-through easily occurs and becomes low at the gate insulating film. Also, the subsequent high temperature processing such as gate oxidation and activation anneal of the implanted impurities may cause the distribution to collapse and the desired concentration distribution may not be obtained, and the channel region may be uniform in the depth direction. Or rather, the deeper one has a low concentration distribution.
【００１１】そこで本発明は、ｎチャネルＭＯＳＦＥＴ
の製造方法に関し、チャネル領域におけるパンチスルー
降伏を防止するためのｐ型不純物の濃度分布が、ゲート
絶縁膜の際で深部よりも低濃度となるようにさせること
を目的とする。Therefore, the present invention provides an n-channel MOSFET.
It is an object of the present invention to make the concentration distribution of the p-type impurity for preventing punch-through breakdown in the channel region lower in the gate insulating film than in the deep portion.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明による第１の製造方法は、少なくとも表面近
傍にガリウムまたはインジウムをドープしたｐ型シリコ
ン基板上に、素子形成領域とするシリコン層をエピタキ
シャル成長する工程と、該シリコン層上にゲート酸化膜
を形成する工程と、該ゲート酸化膜上のゲート電極を形
成する工程と、該ゲート電極をマスクとしてｎ型不純物
をイオン注入して、該シリコン層にソース・ドレイン領
域を形成する工程とを有し、該基板内のガリウムまたは
インジウムが該シリコン層に拡散しても、その深さ方向
の濃度分布が該シリコン層の表面に向かい単純に低減し
た形態となることを特徴としている。In order to achieve the above-mentioned object, a first manufacturing method according to the present invention comprises a p-type silicon substrate doped with gallium or indium at least in the vicinity of the surface thereof and used as an element formation region. A step of epitaxially growing a layer, a step of forming a gate oxide film on the silicon layer, a step of forming a gate electrode on the gate oxide film, and ion implantation of an n-type impurity using the gate electrode as a mask, A source / drain region is formed in the silicon layer, and even if gallium or indium in the substrate diffuses into the silicon layer, the concentration distribution in the depth direction is simple toward the surface of the silicon layer. It is characterized by a reduced form.
【００１３】また同じく第２の製造方法は、ｐ型シリコ
ン基板上の素子形成領域にガリウムまたはインジウムを
イオン注入する工程と、該素子形成領域上にゲート酸化
膜を形成する工程と、該ゲート酸化膜上のゲート電極を
形成する工程と、該ゲート電極をマスクとしてｎ型不純
物をイオン注入して、該素子形成領域にソース・ドレイ
ン領域を形成する工程とを有し、前記ガリウムまたはイ
ンジウムのイオン注入は、深さ方向の濃度分布が該基板
の表面近傍において該表面に向かい単純に低減した形態
となるようにすることを特徴としている。Similarly, the second manufacturing method comprises the steps of ion-implanting gallium or indium into the element formation region on the p-type silicon substrate, forming a gate oxide film on the element formation region, and performing the gate oxidation. The step of forming a gate electrode on the film, and the step of ion-implanting an n-type impurity using the gate electrode as a mask to form a source / drain region in the element formation region, wherein the gallium or indium ion The implantation is characterized in that the concentration distribution in the depth direction is simply reduced toward the surface in the vicinity of the surface of the substrate.
【００１４】その際、前記ガリウムまたはインジウムの
イオン注入は、濃度が最大となる深さを前記ソース・ド
レイン領域の接合深さよりも浅い位置にさせることが望
ましい。At this time, it is desirable that the gallium or indium ion implantation is performed at a position where the depth at which the concentration is maximum is shallower than the junction depth of the source / drain regions.
【００１５】[0015]
【作用】本発明では、パンチスルー降伏を防止するため
にドープするＰ型不純物として拡散係数の低いガリウム
またはインジウムを用いており、然もゲート絶縁膜の際
を外した深部で濃度が最大となるようにしてあるので、
ＭＯＳＦＥＴの製造工程に通常含まれる熱酸化やアニー
ルなどの高温処理により拡散しても、従来の硼素のよう
にチャネル領域の深さ方向全域に渡ってほぼ一様な濃度
分布になることがなく、ゲート絶縁膜の際が深部よりも
低濃度である所期の濃度分布が得られる。そして、ガリ
ウムやインジウムの電気的活性化率の低さは、チャネル
領域に要求される不純物濃度が元来ソースやドレインな
どの高濃度領域に比して桁違いに低いため問題となるこ
とはない。In the present invention, gallium or indium having a low diffusion coefficient is used as the P-type impurity to be doped in order to prevent punch-through breakdown, and the concentration is maximized in the deep portion excluding the gate insulating film. Because it is done
Even if it is diffused by a high temperature treatment such as thermal oxidation or annealing which is usually included in the MOSFET manufacturing process, it does not have a substantially uniform concentration distribution over the entire depth direction of the channel region unlike conventional boron. A desired concentration distribution is obtained in which the concentration in the gate insulating film is lower than that in the deep portion. The low electrical activation rate of gallium and indium does not pose a problem because the impurity concentration required for the channel region is originally orders of magnitude lower than that of the high concentration regions such as the source and drain. ..
【００１６】従って本発明を採用すれば、先に述べた不
具合を最小限に抑えて微細化による高性能化を引き出す
ことができ、高集積，高速な集積回路を実現することが
可能となる。Therefore, by adopting the present invention, it is possible to minimize the above-mentioned problems and bring out high performance by miniaturization, and to realize a highly integrated and high speed integrated circuit.
【００１７】また、上記第２の製造方法において、ガリ
ウムまたはインジウムのイオン注入の濃度が最大となる
深さを、前記ソース・ドレイン領域の接合深さよりも浅
い位置にさせることは、ソース・ドレイン領域下のｐ型
不純物濃度を低くさせるので、寄生接合容量が低くなり
高速動作により一層適した構造となる。In the second manufacturing method, the depth at which the concentration of gallium or indium ions is maximized is set to a position shallower than the junction depth of the source / drain regions. Since the lower p-type impurity concentration is lowered, the parasitic junction capacitance is lowered and the structure becomes more suitable for high speed operation.
【００１８】[0018]
【実施例】以下本発明の実施例について図１を用いて説
明する。図１(a) は第１実施例によるＭＯＳＦＥＴの断
面図、同(b) は第２実施例によるＭＯＳＦＥＴの断面
図、である。Embodiments of the present invention will be described below with reference to FIG. 1A is a sectional view of a MOSFET according to the first embodiment, and FIG. 1B is a sectional view of a MOSFET according to the second embodiment.
【００１９】第１実施例は、先に述べた第１の製造方法
によるものである。即ち、図１(a) を参照して、先ず、
少なくとも表面近傍に1018cm-3程度以上の濃度にガリウ
ムがドープされたｐ型シリコン基板11を用意し、熱酸化
により表面に 200nmの膜厚で酸化膜13を形成し、素子形
成領域とする部分の酸化膜13を選択的にエッチング除去
した後、成長温度 800℃程度の選択エピタキシャル成長
法により、上記除去した部分に素子形成領域とする50nm
の膜厚でノンドープのシリコン層12を形成する。この
時、下地のシリコン基板11から若干のガリウムがエピタ
キシャル成長と同時にシリコン層12へ拡散するが、その
量は微々たるものである。なお、残された酸化膜13はフ
ィールド酸化膜となる。The first embodiment is based on the above-mentioned first manufacturing method. That is, referring to FIG. 1 (a), first,
A p-type silicon substrate 11 doped with gallium at a concentration of about 10 18 cm -3 or more is prepared at least in the vicinity of the surface, and an oxide film 13 having a thickness of 200 nm is formed on the surface by thermal oxidation to form an element formation region. After selective etching removal of the oxide film 13 in the portion, a device formation region of 50 nm is formed in the removed portion by the selective epitaxial growth method at a growth temperature of about 800 ° C.
A non-doped silicon layer 12 having a film thickness of is formed. At this time, some gallium diffuses from the underlying silicon substrate 11 to the silicon layer 12 at the same time as the epitaxial growth, but the amount thereof is insignificant. The remaining oxide film 13 becomes a field oxide film.
【００２０】続いて、熱酸化によりシリコン層12の表面
に５nmの膜厚でゲート酸化膜14を形成する。続いて、化
学気相成長法（ＣＶＤ法）により多結晶シリコンを膜厚
100nmで堆積し、これに燐を気相拡散して低抵抗化した
後、エッチングによりパターニングしてゲート電極15を
形成する。Subsequently, a gate oxide film 14 having a thickness of 5 nm is formed on the surface of the silicon layer 12 by thermal oxidation. Subsequently, the film thickness of polycrystalline silicon is set by chemical vapor deposition (CVD method).
After being deposited to a thickness of 100 nm, phosphorus is vapor-phase-diffused to reduce the resistance, and then patterned by etching to form a gate electrode 15.
【００２１】続いて、ゲート電極15をマスクとして砒素
を40keV,４×1015cm-2の条件でイオン注入してソース・
ドレイン領域16を形成する。続いて、基板を窒素中,800
℃, 20分の条件でアニールして先に注入された不純物を
活性化し、燐ガラス（ＰＳＧ）による層間絶縁膜17を形
成した後、コンタクトホールの形成、アルミニウムによ
る配線18の形成を行って完成する。Then, using the gate electrode 15 as a mask, arsenic is ion-implanted under the conditions of 40 keV and 4 × 10 15 cm -2 to form a source / source.
The drain region 16 is formed. Then, the substrate is placed in nitrogen for 800
Annealing is performed at 20 ° C. for 20 minutes to activate the previously implanted impurities, and after forming the interlayer insulating film 17 of phosphorus glass (PSG), the formation of contact holes and the formation of the wiring 18 of aluminum are completed. To do.
【００２２】最後の窒素アニールでシリコン基板11中の
ガリウムが若干拡散するものの、ガリウムの濃度分布
は、ソース・ドレインの接合深さ近傍ではパンチスルー
降伏を防ぐのに充分高濃度であり、ゲート酸化膜14の際
では所望の低い閾値電圧を保ち且つキャリア電子の移動
度を高く有するに充分な低濃度となっている。Although gallium in the silicon substrate 11 is slightly diffused by the final nitrogen anneal, the gallium concentration distribution is high enough to prevent punch-through breakdown near the source / drain junction depth, and the gate oxidation is performed. In the case of the film 14, the concentration is low enough to maintain a desired low threshold voltage and have high carrier electron mobility.
【００２３】そしてこのことにより、チャネル長を 0.1
μm 程度まで微細化してもパンチスルー降伏を起こすこ
とがなくなり、微細化による高性能化を引き出すことが
できる。As a result, the channel length is 0.1
Punch-through breakdown does not occur even if the size is reduced to about μm, and high performance can be brought out by miniaturization.
【００２４】次に、第２実施例は、先に述べた第２の製
造方法によるものである。即ち、図１(b) を参照して、
先ず、硼素濃度が1016cm-3程度であるＰ型シリコン基板
21に通常の選択酸化法（ＬＯＣＯＳ法）によりフィール
ド酸化膜23を形成して素子形成領域を画定した後、ガリ
ウムを50keV,２×1012cm-2の条件でイオン注入する。こ
のイオン注入では、濃度が最大となる深さが約40nmであ
り、それより上下は離れるに従い濃度が単純に低減する
濃度分布となる。Next, the second embodiment is based on the above-mentioned second manufacturing method. That is, referring to FIG. 1 (b),
First, a P-type silicon substrate having a boron concentration of about 10 16 cm -3
A field oxide film 23 is formed on 21 by a normal selective oxidation method (LOCOS method) to define an element formation region, and then gallium is ion-implanted under the conditions of 50 keV and 2 × 10 12 cm −2 . In this ion implantation, the depth at which the concentration becomes maximum is approximately 40 nm, and the concentration distribution is such that the concentration simply decreases as the distance from the top and bottom is increased.
【００２５】続いて、熱酸化により基板21のシリコン表
出面に５nmの膜厚でゲート酸化膜24を形成する。続い
て、化学気相成長法（ＣＶＤ法）により多結晶シリコン
を膜厚 100nmで堆積し、これに燐を気相拡散して低抵抗
化した後、エッチングによりパターニングしてゲート電
極25を形成する。Subsequently, a gate oxide film 24 having a film thickness of 5 nm is formed on the silicon exposed surface of the substrate 21 by thermal oxidation. Subsequently, polycrystalline silicon is deposited to a film thickness of 100 nm by a chemical vapor deposition method (CVD method), phosphorus is vapor-phase diffused to reduce resistance, and then patterned by etching to form a gate electrode 25. ..
【００２６】続いて、ゲート電極25をマスクとして砒素
を40keV,４×1015cm-2の条件でイオン注入してソース・
ドレイン領域26を形成する。ソース・ドレイン領域26の
深さは約100nmとなる。Then, using the gate electrode 25 as a mask, arsenic is ion-implanted under the conditions of 40 keV and 4 × 10 15 cm -2 to form a source / source.
The drain region 26 is formed. The depth of the source / drain region 26 is about 100 nm.
【００２７】続いて、基板を窒素中,800℃, 20分の条件
でアニールして先に注入された不純物を活性化し、燐ガ
ラス（ＰＳＧ）による層間絶縁膜27を形成した後、コン
タクトホールの形成、アルミニウムによる配線28の形成
を行って完成する。Subsequently, the substrate is annealed in nitrogen at 800 ° C. for 20 minutes to activate the previously implanted impurities to form an interlayer insulating film 27 of phosphorus glass (PSG), and then the contact hole The formation and the wiring 28 made of aluminum are performed to complete the process.
【００２８】この実施例では、最初に注入したガリウム
がその後の熱処理により若干拡散するものの濃度分布の
初期からの崩れが微小であり、先の第１実施例の場合と
同様に微細化による高性能化を引き出すことができる。
然も、濃度が最大となる深さがソース・ドレイン領域26
の接合深さよりも浅い位置にあってソース・ドレイン領
域26下のｐ型不純物濃度が低いので、寄生接合容量が低
くなり高速動作により一層有利である。In this embodiment, the initially implanted gallium is slightly diffused by the subsequent heat treatment, but the concentration distribution from the beginning is small, and the high performance due to miniaturization is achieved as in the case of the first embodiment. Can be elicited.
However, the depth at which the concentration becomes maximum is the source / drain region 26.
Since the p-type impurity concentration under the source / drain regions 26 is low at a position shallower than the junction depth, the parasitic junction capacitance is reduced, which is more advantageous for high-speed operation.
【００２９】上述した第２実施例において、最初に行う
ガリウムのイオン注入は、注入エネルギーをより大きく
して濃度が最大となる深さをソース・ドレイン領域26の
接合深さよりも深い位置にすることもできる。その場合
は濃度が最大となる深さの増大に見合わせてドーズ量を
増大させれば良い。但し、ソース・ドレイン領域26下の
ｐ型不純物濃度が高くなり、第１実施例に類似したもの
となる。In the above-described second embodiment, the first ion implantation of gallium is performed by increasing the implantation energy so that the depth at which the concentration becomes maximum is deeper than the junction depth of the source / drain region 26. You can also In that case, the dose amount may be increased in consideration of the increase in the depth at which the concentration becomes maximum. However, the p-type impurity concentration under the source / drain regions 26 becomes high, which is similar to the first embodiment.
【００３０】また、上述の第１及び第２実施例におい
て、パンチスルー降伏を防止するためのｐ型不純物とし
て用いたガリウムの代わりに、インジウムを用いても同
様になし得ることは、その挙動特性からして改めて説明
するまでもない。In addition, in the first and second embodiments described above, indium can be similarly used instead of gallium used as the p-type impurity for preventing punch-through breakdown. There is no need to explain it again.
【００３１】[0031]
【発明の効果】以上説明したように本発明によれば、ｎ
チャネルＭＯＳＦＥＴの製造方法に関し、チャネル長を
0.1μm 程度まで微細化しても、パンチスルー降伏を起
こすことなく、且つ低い閾値電圧と高いキャリア移動度
を有する高性能なトランジスタの実現を可能にさせ、更
には、ソース・ドレインの接合容量が低く従って高速動
作により一層適した構造も可能にさせて、半導体集積回
路の性能向上に寄与するところが極めて大である。As described above, according to the present invention, n
Regarding the manufacturing method of the channel MOSFET,
Even if the size is reduced to about 0.1 μm, high-performance transistors with low threshold voltage and high carrier mobility can be realized without causing punch-through breakdown, and the source / drain junction capacitance is low. Therefore, it is possible to make a structure more suitable for high-speed operation, which greatly contributes to the performance improvement of the semiconductor integrated circuit.
【図１】 第１及び第２実施例を説明するための断面図FIG. 1 is a cross-sectional view for explaining first and second embodiments.
11 表面近傍にガリウムをドープしたｐ型シリコン基板 12 素子形成領域とするシリコン層 13 酸化膜（フィールド酸化膜） 21 ｐ型シリコン基板 23 フィールド酸化膜 14, 24 ゲート酸化膜 15, 25 ゲート電極 16, 26 ソース・ドレイン領域 17, 27 層間絶縁膜 18, 28 配線 11 p-type silicon substrate doped with gallium in the vicinity of the surface 12 silicon layer as an element formation region 13 oxide film (field oxide film) 21 p-type silicon substrate 23 field oxide film 14, 24 gate oxide film 15, 25 gate electrode 16, 26 Source / drain region 17, 27 Interlayer insulation film 18, 28 Wiring
Claims (3)
ンジスタを製造する方法において、 少なくとも表面近傍にガリウムまたはインジウムをドー
プしたｐ型シリコン基板(11)上に、素子形成領域とする
シリコン層(12)をエピタキシャル成長する工程と、 該シリコン層(12)上にゲート酸化膜(14)を形成する工程
と、 該ゲート酸化膜(14)上のゲート電極(15)を形成する工程
と、 該ゲート電極(15)をマスクとしてｎ型不純物をイオン注
入して、該シリコン層(12)にソース・ドレイン領域(16)
を形成する工程とを有し、 該基板(11)内のガリウムまたはインジウムが該シリコン
層(12)に拡散しても、その深さ方向の濃度分布が該シリ
コン層(12)の表面に向かい単純に低減した形態となるこ
とを特徴とする絶縁ゲート型電界効果トランジスタの製
造方法。1. A method for manufacturing an n-channel insulated gate field effect transistor, comprising: a p-type silicon substrate (11) doped with gallium or indium at least in the vicinity of its surface, and a silicon layer (12) serving as an element formation region. Epitaxial growth, a step of forming a gate oxide film (14) on the silicon layer (12), a step of forming a gate electrode (15) on the gate oxide film (14), and a step of forming the gate electrode ( N-type impurities are ion-implanted by using 15) as a mask to form source / drain regions (16) in the silicon layer (12).
Even if gallium or indium in the substrate (11) diffuses into the silicon layer (12), the concentration distribution in the depth direction is directed toward the surface of the silicon layer (12). A method for manufacturing an insulated gate field effect transistor, which is characterized in that the shape is simply reduced.
ンジスタを製造する方法において、 ｐ型シリコン基板(21)上の素子形成領域にガリウムまた
はインジウムをイオン注入する工程と、 該素子形成領域上にゲート酸化膜(24)を形成する工程
と、 該ゲート酸化膜(24)上のゲート電極(25)を形成する工程
と、 該ゲート電極(25)をマスクとしてｎ型不純物をイオン注
入して、該素子形成領域にソース・ドレイン領域(26)を
形成する工程とを有し、 前記ガリウムまたはインジウムのイオン注入は、深さ方
向の濃度分布が該基板(21)の表面近傍において該表面に
向かい単純に低減した形態となるようにすることを特徴
とする絶縁ゲート型電界効果トランジスタの製造方法。2. A method for manufacturing an n-channel insulated gate field effect transistor, comprising: a step of ion-implanting gallium or indium into a device forming region on a p-type silicon substrate (21); and a gate on the device forming region. A step of forming an oxide film (24), a step of forming a gate electrode (25) on the gate oxide film (24), and ion implantation of an n-type impurity using the gate electrode (25) as a mask, A step of forming source / drain regions (26) in the element forming region, and the ion implantation of gallium or indium is performed by simply moving the concentration distribution in the depth direction toward the surface in the vicinity of the surface of the substrate (21). A method for manufacturing an insulated gate field effect transistor, which is characterized by having a reduced shape.
注入は、濃度が最大となる深さを前記ソース・ドレイン
領域(26)の接合深さよりも浅い位置にさせることを特徴
とする請求項２記載の絶縁ゲート型電界効果トランジス
タの製造方法。3. The insulation according to claim 2, wherein the ion implantation of gallium or indium is performed so that the depth at which the concentration is maximum is shallower than the junction depth of the source / drain regions (26). Method of manufacturing gate type field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20666291A JPH0547786A (en) | 1991-08-19 | 1991-08-19 | Fabrication of gate insulated fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20666291A JPH0547786A (en) | 1991-08-19 | 1991-08-19 | Fabrication of gate insulated fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547786A true JPH0547786A (en) | 1993-02-26 |
Family
ID=16527059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20666291A Withdrawn JPH0547786A (en) | 1991-08-19 | 1991-08-19 | Fabrication of gate insulated fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547786A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070598A1 (en) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing same |
-
1991
- 1991-08-19 JP JP20666291A patent/JPH0547786A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070598A1 (en) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing same |
| US7948048B2 (en) | 2004-12-28 | 2011-05-24 | Panasonic Corporation | Semiconductor device and method for manufacturing same |
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