JPH0547622A - Large scale integrated circuit - Google Patents
Large scale integrated circuitInfo
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- JPH0547622A JPH0547622A JP20780791A JP20780791A JPH0547622A JP H0547622 A JPH0547622 A JP H0547622A JP 20780791 A JP20780791 A JP 20780791A JP 20780791 A JP20780791 A JP 20780791A JP H0547622 A JPH0547622 A JP H0547622A
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- JP
- Japan
- Prior art keywords
- chip
- sub
- mask
- chips
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、チップ寸法の大きい大
規模集積回路のパタン設計に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern design of a large scale integrated circuit having a large chip size.
【0002】[0002]
【従来の技術】大規模集積回路の集積度は年々増加して
いる。ダイナミックメモリ(DRAM)を例にとると、
ほぼ3年で4倍の比率で高集積化が進んでいる。その世
代ごとに微細加工技術が進み、メモリセルの占有面積は
約1/2〜1/3に小さくなるが、集積度は4倍となる
ので、チップ面積は増加する。例えば16Mビットのチ
ップ面積は約150mm2、64Mビットは約200m
m2であり、将来の256Mビットは300〜350m
m2に増大すると予想される。一方、ウェーハーにパタ
ンを転写するフォトリソグラフィ工程では縮小投影露光
装置が用いられるが、そのレンズ口径の制約から1枚の
マスクで露光できるチップ寸法には限界がある。例えば
現在の5:1の縮小投影露光装置で露光できるチップ寸
法は20mmx20mm程度に制限され、将来の256
Mb以上の大面積チップを1マスクで露光することがで
きない。2. Description of the Related Art The degree of integration of large-scale integrated circuits is increasing year by year. Taking dynamic memory (DRAM) as an example,
In almost three years, high integration has been achieved at a rate of 4 times. The microfabrication technology progresses with each generation, and the occupied area of the memory cell is reduced to about 1/2 to 1/3, but the degree of integration is quadrupled, so the chip area is increased. For example, the chip area of 16 Mbits is about 150 mm 2 , 64 Mbits is about 200 m
m 2 and the future 256 Mbit is 300 to 350 m
expected to increase to m 2 . On the other hand, a reduction projection exposure apparatus is used in the photolithography process of transferring a pattern onto a wafer, but there is a limit to the chip size that can be exposed with one mask due to the restriction of the lens aperture. For example, the chip size that can be exposed by the current 5: 1 reduction projection exposure apparatus is limited to about 20 mm × 20 mm, and the future 256
It is not possible to expose a large area chip of Mb or more with one mask.
【0003】もし上記の20mmx20mmより大きな
チップを造るには1チップを小さなサブチップに分割
し、それぞれのサブチップ用のマスクを用意する必要が
ある。図2、図3を用いて従来のマスク分割方法を説明
する。図2は大チップ寸法のダイナミックメモリ(DR
AM)10のチップ平面図である。後述するようにMS
Aはメモリセルとセンスアンプ、プリチャージ回路の1
群である。周辺回路はアドレスバッファ、デコーダ、ワ
ードドライバ、メインアンプ、出力回路や制御回路から
成る。10のチップ寸法w1xh1のうち横幅w1は上
記の20mmより大きいと仮定する。これを従来の露光
装置で造るには、図3に示すように単純にチップ10の
中央部でサブチップA、Bに2分割し、これらのマスク
を造る。サブチップの長寸法(w1/2またはh1の大
きい方)は上記の20mmより小さい。両サブチップに
わたる配線は2つのマスクのパタンを少し重複させて確
実に接続できるようにする。しかしこの方法では2つの
マスクはパタンの形状が明らかに異なるので全工程のマ
スクを2組つくる必要がある。しかし最近の高集積DR
AMの全工程で用いるマスク枚数は30枚以上と多く、
さらにこれを2組用意すれば、マスク製造コストが2倍
に増すうえ、各露光工程でマスクを2回交換するので工
程数が増え、ウェーハーの量産に適用することは難し
い。In order to manufacture a chip larger than 20 mm × 20 mm, it is necessary to divide one chip into smaller sub chips and prepare a mask for each sub chip. A conventional mask division method will be described with reference to FIGS. Figure 2 shows a large chip dynamic memory (DR
It is a chip top view of AM) 10. MS as described below
A is a memory cell, a sense amplifier, and a precharge circuit 1
It is a group. The peripheral circuit includes an address buffer, a decoder, a word driver, a main amplifier, an output circuit and a control circuit. It is assumed that the width w1 of the ten chip dimensions w1xh1 is larger than 20 mm. In order to fabricate this with a conventional exposure apparatus, as shown in FIG. 3, the mask is simply fabricated by dividing the chip 10 into two sub-chips A and B at the central portion. The long dimension of the sub chip (the larger w1 / 2 or h1) is smaller than 20 mm. The wiring over both sub-chips allows the patterns of the two masks to overlap slightly to ensure reliable connection. However, in this method, the two masks are obviously different in the shape of the pattern, so that it is necessary to make two sets of masks for all the steps. However, recent highly integrated DR
The number of masks used in all steps of AM is more than 30, and
Furthermore, if two sets of these are prepared, the mask manufacturing cost will be doubled and the mask will be replaced twice in each exposure step, increasing the number of steps and making it difficult to apply to mass production of wafers.
【0004】[0004]
【発明が解決しようとする課題】本発明は、1マスクで
露光できないチップ寸法の大きい大規模集積回路を、1
マスクで露光できるチップ寸法の小さい集積回路とほぼ
同数のマスク数で簡便に製造するためのものである。以
下に提案する方法はメモリやゲートアレーのようにパタ
ンの規則性が高いチップに適用すると特に有効である。SUMMARY OF THE INVENTION According to the present invention, a large-scale integrated circuit having a large chip size that cannot be exposed with one mask is provided.
This is for easily manufacturing with the same number of masks as the number of integrated circuits having a small chip size that can be exposed by the mask. The method proposed below is particularly effective when applied to a chip having a high pattern regularity such as a memory or a gate array.
【0005】[0005]
【課題を解決するための手段】本発明は、1マスクで露
光できない大チップを、1マスクで露光できる複数のサ
ブチップに分割する方法を特に工夫し、大部分の工程は
該複数のサブチップ間で共通のマスクを用いることがで
きるようにし、少数の工程のマスクのみ該サブチップ間
で別個に用意するものである。The present invention specifically devises a method of dividing a large chip that cannot be exposed by one mask into a plurality of sub chips that can be exposed by one mask, and most of the steps are performed between the plurality of sub chips. A common mask can be used, and only masks for a small number of steps are separately prepared for the sub chips.
【0006】[0006]
【作用】こうして従来の露光装置と、従来とほとんど同
じ数のマスクを用いて、大チップ寸法の大規模集積回路
を高精度かつ比較的安価に製造できる。As described above, a large-scale integrated circuit having a large chip size can be manufactured with high precision and at a relatively low cost by using the conventional exposure apparatus and almost the same number of masks as the conventional one.
【0007】[0007]
【実施例】以下、本発明を実施例を用いて詳しく説明す
る。EXAMPLES The present invention will be described in detail below with reference to examples.
【0008】図1は、本発明の基本的な第1の実施例で
あり、大寸法チップを2分割したサブチップ用マスクを
用いて造るものである。大寸法チップ10はチップ寸法
w1xh1であり、現在の露光装置では1枚のマスクで
露光できないほどの大きさとする。まず10を領域a
1、b1、b2に3分割する。a1とb1は完全に同じ
か、ほとんど同じパタンとする。b2はa1、b1とは
大きく異なるパタンとする。b1、b2を合わせてサブ
チップBとする。a1とa20を合わせてサブチップA
とする。ここでa20はチップ外の本来は不要な回路領
域であるが、AとBのマスクをできるだけ共通化するた
めAに追加する。a1、b1+b2はそれぞれ寸法がw
2xh1、w3xh1と異なる。ここでw1=w2+w
3、w2<w3とする。分割されたサブチップA、Bの
寸法はともにw3xh1で、既存の露光装置で高精度に
露光できる範囲内の大きさである。初めのほとんどの工
程ではA、Bで共通のマスクを用いる。最後の配線系の
1部マスクのみA、Bで異なるマスクを用いる。したが
ってa1とb1、a20とb2の拡散層パタンはそれぞ
れ等しい。a20とb2の配線層パタンは異なる。1ウ
ェーハーあたりのチップ数の2倍の回数だけ、w3xh
1のピッチでサブチップ露光を繰返す。こうして大きな
チップでも既存の露光装置を用いて小さなチップとほと
んど等しいマスク数で造ることができる。ところでa2
0に相当する部分が隣接チップとの境界にできる。これ
はチップの回路動作には不要な無効領域であるが、ウェ
ーハー上でのこの面積比率は小さいと考えられる。ただ
この領域はチップ切断のためのスクライブ領域として用
いられる。FIG. 1 shows a basic first embodiment of the present invention, which is manufactured by using a sub-chip mask obtained by dividing a large-sized chip into two parts. The large-sized chip 10 has a chip size w1 × h1, and is set to a size that cannot be exposed by a single mask in the present exposure apparatus. First, 10 is the area a
Divide into 1, b1, and b2. The patterns a1 and b1 are completely the same or almost the same. b2 is a pattern that is significantly different from a1 and b1. b1 and b2 are combined to form a sub chip B. Subchip A with a1 and a20 combined
And Although a20 is an originally unnecessary circuit area outside the chip, it is added to A in order to make the masks of A and B as common as possible. The dimensions of a1 and b1 + b2 are w
Different from 2xh1 and w3xh1. Where w1 = w2 + w
3, w2 <w3. The dimensions of the divided sub-chips A and B are both w3 × h1, which is within the range that can be exposed with high precision by the existing exposure apparatus. In most of the first steps, a mask common to A and B is used. Different masks are used for A and B only for the partial mask of the last wiring system. Therefore, the diffusion layer patterns of a1 and b1, and a20 and b2 are equal. The wiring layer patterns of a20 and b2 are different. Double the number of chips per wafer, w3xh
Sub-chip exposure is repeated at a pitch of 1. In this way, even a large chip can be manufactured using an existing exposure apparatus with a mask number almost equal to that of a small chip. By the way a2
A portion corresponding to 0 can be formed as a boundary with an adjacent chip. Although this is an ineffective region which is unnecessary for the circuit operation of the chip, it is considered that this area ratio on the wafer is small. However, this area is used as a scribe area for chip cutting.
【0009】図4は、本発明の基本的な第2の実施例で
あり、大寸法チップをやはり2分割したサブチップ用マ
スクを用いて造るものである。大寸法チップ10はチッ
プ寸法w1xh1であり、1枚のマスクでは露光できな
いほどの大きさとする。チップ10を領域a1、a3、
b1、b2に4分割する。a1とb1は完全に同じか、
ほとんど同じパタンとする。a3、b2はa1、b1と
大きく異なるパタンとする。サブチップAはa1、a3
と無効領域a20から成る。サブチップBはb1、b2
と無効領域b30から成る。ここでa20、b30はチ
ップ外の本来は不要な領域であるがAとBを等しい寸法
w4xh1とするため追加する。本実施例の特徴は図1
と異なり無効領域がサブチップAの左側a20に加え、
サブチップBの右側b30にもあることである。a1+
a3、b1+b2はそれぞれ寸法がw2xh1、w3x
h1と異なる。ここでw1=w2+w3、w2<w3と
する。分割されたサブチップA、Bの寸法はともにw4
xh1で、既存の露光装置で高精度に露光できる範囲内
の大きさである。初めのほとんどの工程ではA、Bで共
通のマスクを用いる。最後の配線系の1部マスクのみ
A、Bで異なるマスクを用いる。したがってa1とb
1、a20とb2、a3とb30の拡散層パタンはそれ
ぞれ等しい。a20とb2、a3とb30の配線層パタ
ンは異なる。1ウェーハーあたりのチップ数の4倍の回
数だけ、w4xh1のピッチでサブチップ露光を繰返
す。こうして大きなチップでも既存の露光装置を用いて
小さなチップとほとんど等しいマスク数で造ることがで
きる。a20とb30を合わせた領域が隣接チップとの
境界にできる。これはチップの回路動作には不要な無効
領域であるが、ウェーハー上でのこの面積比率は小さい
と考えられる。ただこの領域はチップ切断のためのスク
ライブ領域として用いられる。図4と図1の違いはサブ
チップA、Bの分割位置の差によるものである。図1は
図2での周辺回路とMSAとの境界で分割することに該
当し、図4は図2での周辺回路の中で分割することに該
当する。図1と図4では無効領域の大きさはほとんど変
わらない。しかし比較的粗いパタンの多い周辺回路で分
割する図4の方式がより実用的といえる。図5は、本発
明の基本的な第3の実施例であり、大寸法チップを4分
割したマスクで造るものである。チップ10のチップ寸
法はw1xh1であり、w1、h1ともに20mmを超
えるものとする。図1と異なり大寸法チップ10を縦に
2分割、横に2分割、計4分割する。分割された4領域
はa1、b1+b2、c1+c4、d1+d2+d4+
d5である。それぞれw2xh2、w3xh2、w2x
h3、w3xh3の寸法とする。ここでw1=w2+w
3、h1=h2+h3、w2<w3、h2<h3とす
る。上記4領域のほとんどを同一のマスクで造るため、
4領域で最も大きいD(≡d1+d2+d4+d5)に
寸法を合わせたサブチップA、B、Cをつくる。サブチ
ップAはa1と無効領域a20、a40、a50から成
る。サブチップBはb1、b2と無効領域b40、b5
0から成る。サブチップCはc1、c4と無効領域c2
0、c50から成る。サブチップDはd1、d2、d
4、d5から成り、無効領域は存在しない。ここでa2
0、a40、a50、b40、b50、c20、c50
はチップ外の本来は不要な領域であるがA、B、CをD
と等しい寸法w3xh3とするため追加する。これらの
サブチップは既存の露光装置で高精度に露光できる範囲
内の大きさである。縮小投影露光時の繰返しピッチはw
3xh3で、チップ数の4倍の回数だけ露光を繰返し1
ウェーハー分のレジストを露光する。やはり図1と同様
に初めの拡散層の工程ではA、B、C、Dで共通のマス
クを用い、最後の配線系の1部マスクのみA、B、C、
Dで異なるマスクを用いる。したがってa1とb1とc
1とd1、a20とb2とc20とd2、a40とb4
0とc4とd4、a50とb50とc50とd5の拡散
層パタンは互いに等しい。a20とb2とc20とd
2、a40とb40とc4とd4、a50とb50とc
50とd5の配線層パタンは異なったパタンとなる。こ
うして縦横ともに大きなチップでも既存の露光装置を用
いて小さなチップとほとんど等しいマスク数で造ること
ができる。a20、a40、a50、b40、b50、
c20、c50を合わせた領域が隣接チップとの間にで
き、これがウェーハー上の無効領域となる。しかしウェ
ーハー上でのこの面積寄与は小さいと考えられる。FIG. 4 shows a second basic embodiment of the present invention, in which a large-sized chip is also manufactured using a sub-chip mask which is also divided into two parts. The large-sized chip 10 has a chip size w1 × h1 and is so large that one mask cannot expose it. The chip 10 in the areas a1, a3,
Divide into b1 and b2. a1 and b1 are exactly the same,
The patterns are almost the same. The patterns a3 and b2 are significantly different from the patterns a1 and b1. Sub-chip A is a1, a3
And an invalid area a20. Sub chip B is b1, b2
And an invalid area b30. Here, a20 and b30 are originally unnecessary areas outside the chip, but are added because A and B have the same size w4xh1. The feature of this embodiment is shown in FIG.
Different from the invalid area in addition to the left side a20 of the sub chip A,
This is also on the right side b30 of the sub chip B. a1 +
The dimensions of a3 and b1 + b2 are w2xh1 and w3x, respectively.
Different from h1. Here, w1 = w2 + w3 and w2 <w3. The dimensions of the divided sub chips A and B are both w4.
xh1 is a size within a range that can be exposed with high precision by the existing exposure apparatus. In most of the first steps, a mask common to A and B is used. Different masks are used for A and B only for the partial mask of the last wiring system. Therefore, a1 and b
1, a20 and b2, a3 and b30 have the same diffusion layer pattern. The wiring layer patterns of a20 and b2 and a3 and b30 are different. Sub-chip exposure is repeated four times as many times as the number of chips per wafer at a pitch of w4 × h1. In this way, even a large chip can be manufactured using an existing exposure apparatus with a mask number almost equal to that of a small chip. A region where a20 and b30 are combined can be a boundary with an adjacent chip. Although this is an ineffective region which is unnecessary for the circuit operation of the chip, it is considered that this area ratio on the wafer is small. However, this area is used as a scribe area for chip cutting. The difference between FIG. 4 and FIG. 1 is due to the difference in the dividing positions of the sub chips A and B. 1 corresponds to dividing at the boundary between the peripheral circuit and the MSA in FIG. 2, and FIG. 4 corresponds to dividing in the peripheral circuit in FIG. The size of the invalid area is almost the same in FIGS. 1 and 4. However, it can be said that the method of FIG. 4 in which the peripheral circuit having a relatively coarse pattern and a large number of divisions is used is more practical. FIG. 5 shows a basic third embodiment of the present invention, in which a large-sized chip is made with a mask divided into four parts. The chip size of the chip 10 is w1 × h1, and both w1 and h1 exceed 20 mm. Unlike FIG. 1, the large-sized chip 10 is vertically divided into two and horizontally divided into two, that is, a total of four. The divided four areas are a1, b1 + b2, c1 + c4, d1 + d2 + d4 +.
It is d5. W2xh2, w3xh2, w2x respectively
The dimensions are h3 and w3xh3. Where w1 = w2 + w
3, h1 = h2 + h3, w2 <w3, h2 <h3. Since most of the above four areas are made with the same mask,
Sub-chips A, B, and C whose dimensions are matched to the largest D (≡d1 + d2 + d4 + d5) in the four regions are formed. The sub chip A includes a1 and invalid areas a20, a40, and a50. The sub chip B has b1 and b2 and invalid areas b40 and b5.
It consists of zero. Sub-chip C has c1 and c4 and invalid area c2
It consists of 0 and c50. Sub chips D are d1, d2, d
4 and d5, there is no invalid area. Where a2
0, a40, a50, b40, b50, c20, c50
Is an unnecessary area outside the chip, but A, B, and C are D
Is added so that the dimension is equal to w3xh3. These sub-chips have a size within a range in which exposure can be performed with high precision using an existing exposure apparatus. Repetition pitch during reduction projection exposure is w
3xh3, repeat exposure 4 times as many as the number of chips 1
The resist for the wafer is exposed. Similarly to FIG. 1, in the first diffusion layer process, a common mask is used for A, B, C, and D, and only a partial mask of the last wiring system is used for A, B, C, and
D uses different masks. Therefore, a1 and b1 and c
1 and d1, a20 and b2, c20 and d2, a40 and b4
The diffusion layer patterns of 0 and c4 and d4, a50, b50, c50 and d5 are equal to each other. a20, b2, c20 and d
2, a40 and b40 and c4 and d4, a50 and b50 and c
The wiring layer patterns of 50 and d5 are different patterns. In this way, it is possible to manufacture a large chip vertically and horizontally with the same number of masks as a small chip by using the existing exposure apparatus. a20, a40, a50, b40, b50,
A combined area of c20 and c50 is formed between adjacent chips, and this becomes an ineffective area on the wafer. However, this area contribution on the wafer is considered small.
【0010】図6は高集積DRAMのマスク設計に図
1、図4の2分割原理を適用した具体的実施例である。
また図7は図6の各ブロックの内容を説明するためのD
RAMの要部回路図である。図6に示すようにメモリセ
ルアレーとセンスアンプ、プリチャージ回路よりなるM
SAを8個、Xデコーダ・ワードドライバ4組を4角に
配置する。その他の周辺回路は十字型の中央部に配置す
る。そのうち横方向の周辺回路1には制御回路、メイン
アンプ、出力回路、等を置き、縦方向の周辺回路2には
アドレスバッファ、内部電圧発生回路(基板電圧発生回
路、電圧リミッタ)等を置いた構成をとっている。各M
SAの中ではさらにデータ線を分割するので、図7のよ
うなメモリセルアレーとセンスアンプ、プリチャージ回
路、読出し/書込み回路の組合せが多数あることにな
る。図6でXデコーダやワードドライバはMSAの間に
横方向に配置し、YデコーダはMSAの片端に縦方向に
配置する。ワード線Wは縦方向、データ線Dは横方向に
配線されると仮定する。Yデコーダ出力YSはMSA内
をデータ線と平行に走り、多数の読出し/書込み回路を
制御する。ボンディングパッドは中央部に横方向に多数
配置し、特開昭61-241959に開示されたLOC(Lead on
Chip)パッケージに実装する。このように周辺回路を中
央に置くので、ボンディングパッド、周辺回路、メモリ
セルアレー相互間の信号配線遅延時間を減少できる。こ
の全体チップを図6のようにA1、B1あるいはA2、
B2に2分割する。ここで20、30は分割位置を示
す。MSAとYデコーダの境界20で左右に分割するの
は図1の基本実施例に対応し、周辺回路内の30で分割
するのは図4の基本実施例に対応する。2分割した双方
のマスクにはメモリセル、Xデコーダ、ワードドライ
バ、制御回路、メインアンプの半数が含まれる。拡散層
マスクなど大多数のマスクはAi、Bi(i=1〜2)
で共通化する。配線層のマスクはAi、Biで変更す
る。Ai、Biの境界の配線接続部はゆるいルール(幅
やスペースがマスクの内側より広い)とし、マスク合わ
せずれが起きても確実に接続できるようにする。このた
めには30のように周辺回路の部分でマスク分割した方
がよい。なぜならこの周辺回路はいわゆる間接周辺回路
でメモリセルの繰返しピッチとは無関係のゆるいレイア
ウトになっているからである。これに対し20でマスク
分割する場合はメモリセルアレーとセンスアンプからな
るMSAとYデコーダを異なるマスクで露光する。両者
で接続される線はYデコーダ出力線YSのようにメモリ
セル繰返しピッチで配置される密度の高い線であるので
接続部を幅広くするといった処置が難しい。したがって
30で分離したほうがよい。Ai、Biサブチップマス
クの繰返し露光でYデコーダと周辺回路2に該当する幅
w10の無効領域が1チップごとに1ヵ所生じる。この
無効領域は実質的なチップ寸法の増大をもたらすのでこ
の部分の回路を減らす必要がある。それには縦方向の周
辺回路2にはYデコーダだけを置き、アドレスバッファ
等は横方向の周辺回路1に置くといった工夫が必要であ
る。なおこの無効領域を用いて基板電圧給電用のガード
リング配線を行ったり、スクライブを行えば少しでもウ
ェーハーからのチップ取得数を増すことができる。かく
して左右のサブチップでほとんどのマスクを共用し、配
線用の1部マスクのみ2種類設ければよいので、マスク
数や工程数をあまり増加せずに、かつ従来の露光装置で
大チップ寸法の高集積DRAMを製造できる。FIG. 6 shows a specific embodiment in which the two-division principle of FIGS. 1 and 4 is applied to the mask design of a highly integrated DRAM.
Further, FIG. 7 shows D for explaining the contents of each block in FIG.
It is a principal part circuit diagram of RAM. As shown in FIG. 6, M including a memory cell array, a sense amplifier, and a precharge circuit
Eight SAs and four sets of X decoders / word drivers are arranged in four corners. Other peripheral circuits are arranged in the center of the cross. A control circuit, a main amplifier, an output circuit, etc. are arranged in the peripheral circuit 1 in the horizontal direction, and an address buffer, an internal voltage generating circuit (a substrate voltage generating circuit, a voltage limiter), etc. are arranged in the peripheral circuit 2 in the vertical direction. It has a composition. Each M
Since the data line is further divided in SA, there are many combinations of the memory cell array and the sense amplifier, the precharge circuit, and the read / write circuit as shown in FIG. In FIG. 6, the X decoder and the word driver are horizontally arranged between the MSAs, and the Y decoder is vertically arranged at one end of the MSA. It is assumed that the word line W is vertically arranged and the data line D is horizontally arranged. The Y decoder output YS runs in the MSA parallel to the data lines and controls a number of read / write circuits. A large number of bonding pads are laterally arranged in the central portion, and the LOC (Lead on) disclosed in JP-A-61-241959 is disclosed.
Chip) package. Since the peripheral circuit is placed in the center as described above, the signal wiring delay time between the bonding pad, the peripheral circuit and the memory cell array can be reduced. As shown in FIG. 6, this whole chip is A1, B1 or A2,
Divide into B2. Here, 20 and 30 indicate division positions. Dividing left and right at the boundary 20 between the MSA and Y decoder corresponds to the basic embodiment of FIG. 1, and dividing at 30 in the peripheral circuit corresponds to the basic embodiment of FIG. Both of the two divided masks include half of the memory cell, the X decoder, the word driver, the control circuit, and the main amplifier. Most masks such as diffusion layer masks are Ai, Bi (i = 1 to 2)
Commonize with. The mask of the wiring layer is changed by Ai and Bi. The wiring connection at the boundary between Ai and Bi has a loose rule (width and space are wider than the inside of the mask) to ensure reliable connection even if mask misalignment occurs. For this purpose, it is better to divide the mask in the peripheral circuit portion such as 30. This is because this peripheral circuit is a so-called indirect peripheral circuit and has a loose layout irrespective of the repeating pitch of the memory cells. On the other hand, in the case of mask division by 20, the MSA composed of the memory cell array and the sense amplifier and the Y decoder are exposed with different masks. Since the line connected by both is a line having a high density and arranged at the memory cell repetition pitch like the Y decoder output line YS, it is difficult to take measures to widen the connection portion. Therefore, it is better to separate at 30. Repeated exposure of the Ai and Bi sub-chip masks causes one invalid area of width w10 corresponding to the Y decoder and the peripheral circuit 2 for each chip. Since this ineffective area causes a substantial increase in chip size, it is necessary to reduce the circuits in this area. To this end, it is necessary to devise that only the Y decoder is placed in the vertical peripheral circuit 2 and the address buffer and the like are placed in the horizontal peripheral circuit 1. It should be noted that the number of chips to be obtained from the wafer can be increased even if the guard ring wiring for supplying the substrate voltage is used or the scribing is performed using the ineffective region. Thus, most of the masks are shared by the left and right sub-chips, and only two partial masks for wiring need to be provided. An integrated DRAM can be manufactured.
【0011】図8は上述の図6のDRAM実施例を用い
て、ウェーハーに例えば256MbDRAMチップを繰
り返し焼き付けた状態である。1チップを2個のサブチ
ップに分割して造る。Lは拡散層および1部配線層用の
共通マスク群であり、全30枚中の28枚程度は共用で
きる。MAは右側サブチップ用配線層マスクであり、M
Bは左側サブチップ用配線層マスクで、パタンが少し異
なる。MA、MBと分けることが必要なマスクは配線系
マスクのうちの1部、すなわち全30枚中の2枚程度で
済む。2つのサブチップをつらねて機能の完結した1チ
ップ、256MbDRAMを造る。そのために必要なマ
スク数は半分のチップ寸法の128MbDRAMとほと
んど等しくできるが、副作用としてチップ毎に1箇所の
無効領域が現われる。この無効領域は図6で述べたよう
に縦方向の周辺回路を置いた場所に生じる。この無効領
域をチップ切断用スクライブ領域に用いることができる
ので新たなスクライブ領域を設ける必要はない。FIG. 8 shows a state in which, for example, a 256 Mb DRAM chip is repeatedly printed on a wafer by using the DRAM embodiment of FIG. 6 described above. One chip is divided into two sub-chips. L is a common mask group for the diffusion layer and the partial wiring layer, and about 28 of the 30 masks can be shared. MA is a wiring layer mask for the right sub-chip, and M
B is a wiring layer mask for the left sub chip, which has a slightly different pattern. The masks that need to be separated from MA and MB may be a part of the wiring mask, that is, about 2 of the 30 masks. A single chip, 256Mb DRAM, whose functions are completed, is created by connecting two sub chips. Therefore, the number of masks required can be almost equal to that of a 128 Mb DRAM having a half chip size, but as a side effect, one invalid region appears for each chip. This invalid area occurs at the place where the vertical peripheral circuit is placed as described in FIG. Since this invalid area can be used as a chip cutting scribe area, it is not necessary to provide a new scribe area.
【0012】図9は1ウェーハー上に集積度の異なる2
種類のチップ、例えば256MbDRAMと128Mb
DRAMを焼き付けた状態である。128Mbチップを
サブチップとして、256Mbはこれをつらねて造る。
Lは2つのサブチップで共通の拡散層用および1部配線
層用のマスク群であり、MA、MBは2つのサブチップ
でパタンが異なるマスクである。図8のように2つのマ
スクMA、MBを連続的につなげれば256MbDRA
Mとなる。1方のマスクMAのみを用いた部分は128
MbDRAMとなる。こうすると丸い形のウェーハーの
周辺部で必然的に生じる端欠けの影響を受けにくい。す
なわち、全部256Mbを狙った図8より、周辺部は初
めから128Mbを狙うことにより完全動作するチップ
の取得数を増すことができる。FIG. 9 shows two wafers having different degrees of integration on one wafer.
Types of chips, eg 256Mb DRAM and 128Mb
The state where the DRAM is burned in. The 128 Mb chip is used as a sub chip, and the 256 Mb is manufactured by mounting it.
L is a mask group for the diffusion layer and the partial wiring layer common to the two sub chips, and MA and MB are masks having different patterns for the two sub chips. If two masks MA and MB are continuously connected as shown in FIG. 8, 256 MbDRA
It becomes M. 128 using only one mask MA
It becomes MbDRAM. This makes it less susceptible to edge chipping, which inevitably occurs at the periphery of round wafers. That is, from FIG. 8 which aims at 256 Mb in total, it is possible to increase the number of chips that can fully operate by aiming at 128 Mb in the peripheral part from the beginning.
【0013】以上の実施例はいずれも1チップの境界に
無効領域が生じた。図6では縦方向のYデコーダと周辺
回路2を合わせた面積の無効領域が生じた。次にこの無
効領域の面積が小さいDRAMのチップ構成の例を図1
0に示す。この例はアドレスバッファ(AB)をサブチ
ップA、Bの中央部で、かつYデコーダ(YDEC)の
間に置いたものである。30がサブチップA、Bの分割
位置である。周知のようにアドレスバッファはチップ中
に多数存在するがX系、Y系同数でかつ同一の回路なの
で半分ずつを両サブチップに埋め込むことができる。そ
の他の回路例えばクロックドライバなどチップ中に1回
路だけ必要な回路は、回路を2分割し回路定数を半分に
して両サブチップに分散して配置することもできる。こ
のようにして無効領域を減らせられる。Yデコーダの個
数は図6より増えるが、Yデコーダ出力YSの負荷容量
は図6の約1/2なので、YデコーダのMOS寸法は小
さくてすむのでチップ全体のYデコーダの所要面積は図
6とほとんど変わらない。図10の無効領域はサブチッ
プ端部調整用のパタン領域だけで済む。In each of the above embodiments, an invalid area is formed at the boundary of one chip. In FIG. 6, an invalid region having a total area of the vertical Y decoder and the peripheral circuit 2 is generated. Next, FIG. 1 shows an example of a DRAM chip configuration in which the area of the invalid region is small.
It shows in 0. In this example, the address buffer (AB) is placed at the center of the sub chips A and B and between the Y decoders (YDEC). Reference numeral 30 is a division position of the sub chips A and B. As is well known, a large number of address buffers exist in a chip, but since the X-system and Y-system have the same number and the same circuit, half each can be embedded in both sub-chips. Other circuits, for example, a circuit such as a clock driver, which requires only one circuit in the chip, may be divided into two and the circuit constant may be halved to be distributed to both sub chips. In this way, the invalid area can be reduced. Although the number of Y decoders is larger than that in FIG. 6, the load capacity of the Y decoder output YS is about ½ of that in FIG. 6, so that the MOS size of the Y decoder can be small and the required area of the Y decoder for the entire chip is as shown in FIG. Almost unchanged The invalid area in FIG. 10 is only the pattern area for adjusting the sub-chip end portion.
【0014】以上の実施例はDRAMを例に説明してき
たがスタティックメモリ(SRAM)やゲートアレーに
も適用できる。数万ゲートのゲートアレーチップに対し
ても本発明を適用し複数のサブチップに分割し、拡散層
などの大多数のマスクはサブチップ間で共用し、配線層
マスクのみ各サブチップ間で異なるマスクとすればよ
い。図11はチップ中央部に十字型の配線チャネル部を
持つ大規模ゲートアレー10(寸法w1xh1)に対し
て、図5で述べた4分割基本実施例を具体的に適用した
ものである。図11の寸法表示は図5と共通の記号を用
いている。論理ゲート群とチャネル領域を含んだ、寸法
w3xh3のサブチップDを基本単位とするマスクを造
り、これを4回繰り返して1チップ分を露光する。大部
分の拡散層マスクは共通化できる。Although the above embodiments have been described by taking the DRAM as an example, the present invention can be applied to a static memory (SRAM) or a gate array. The present invention is also applied to a gate array chip having tens of thousands of gates, divided into a plurality of sub chips, a large number of masks such as a diffusion layer are shared between the sub chips, and only the wiring layer mask is different between the sub chips. Good. FIG. 11 specifically applies the 4-division basic embodiment described in FIG. 5 to a large-scale gate array 10 (dimension w1xh1) having a cross-shaped wiring channel portion in the central portion of the chip. The dimensions shown in FIG. 11 use the same symbols as in FIG. A mask including a logic gate group and a channel region and having a sub-chip D of dimension w3xh3 as a basic unit is formed, and this is repeated four times to expose one chip. Most of the diffusion layer masks can be shared.
【0015】なお、以上の記述では配線系の1部マスク
について2種類設けると述べた。このマスクとは2層ア
ルミ方式では第1層アルミか第2層アルミあるいは両方
が適当である。それらの2層アルミ間接続用スルーホー
ルのマスクも2種類必要な場合がある。複数のサブチッ
プをつなげるために別の工程の配線例えば第3層アルミ
を新設する必要は特に無い。両サブチップマスクで第1
層アルミか第2層アルミ接続部が互いに重複するような
パタンとすれば互いに接続できる。そして両マスクで合
わせて1チップの機能をもたらすことができる。In the above description, it is stated that two kinds of partial masks for the wiring system are provided. In the two-layer aluminum system, this mask is preferably the first layer aluminum, the second layer aluminum, or both. Two types of through-hole masks for connecting the two-layer aluminum may be required. It is not particularly necessary to newly provide wiring in another process, for example, a third layer aluminum in order to connect a plurality of sub chips. First with both sub-chip masks
If the patterns are such that the layer aluminum or the second layer aluminum connecting portions overlap each other, they can be connected to each other. Then, both masks can bring together the function of one chip.
【0016】[0016]
【発明の効果】以上、述べたように本発明を用いれば大
チップ寸法の大規模集積回路を従来と同じ露光装置で、
小チップ寸法の集積回路とほとんど同じマスク数で造る
ことができるので、大規模集積回路を低価格で高精度に
製造することができる。本発明は特にメモリやゲートア
レーのような規則性の高いパタンを有する集積回路に適
用すると有効である。As described above, according to the present invention, a large-scale integrated circuit having a large chip size can be formed in the same exposure apparatus as the conventional one.
Since it can be manufactured with almost the same number of masks as an integrated circuit having a small chip size, a large-scale integrated circuit can be manufactured at low cost with high accuracy. The present invention is particularly effective when applied to an integrated circuit having a highly regular pattern such as a memory or a gate array.
【図1】2分割基本実施例FIG. 1 Two-division basic embodiment
【図2】大寸法チップ平面図[Figure 2] Large-sized chip plan view
【図3】従来マスク分割FIG. 3 Conventional mask division
【図4】第2の2分割基本実施例FIG. 4 is a second two-division basic example.
【図5】4分割基本実施例FIG. 5: Basic example of 4-division
【図6】DRAMマスク分割実施例FIG. 6 is an example of dividing a DRAM mask.
【図7】DRAM要部回路図FIG. 7 is a circuit diagram of a main part of DRAM.
【図8】256Mbチップのウェーハー焼き付け状態図FIG. 8: Wafer baking state diagram of 256 Mb chip
【図9】256Mb/128Mb両チップのウェーハー
焼き付け状態図FIG. 9: Wafer baking state diagram of 256 Mb / 128 Mb chips
【図10】マスク分割時の無効領域が少ないDRAMチ
ップ構成FIG. 10 is a DRAM chip configuration with a small invalid area when dividing a mask.
【図11】ゲートアレーでのマスク分割実施例FIG. 11 is an example of mask division in a gate array.
10…大寸法チップ、11、12…隣接する大寸法チッ
プ、A、B、C、D…1マスクで描画される分割された
サブチップ、20、30…サブチップへの分割位置、w
1〜w4…チップ又はサブチップの横寸法、h1〜h3
…チップ又はサブチップの縦寸法、MSA…メモリセ
ル、センスアンプ、プリチャージ回路、読出し/書込み
回路から成るブロック、AB…アドレスバッファ、XD
EC&WD…Xデコーダとワードドライバ、YDEC…
Yデコーダ。10 ... Large-sized chip, 11, 12 ... Adjacent large-sized chips, A, B, C, D ... Divided sub-chips drawn with one mask, 20, 30 ... Dividing position into sub-chips, w
1 to w4 ... lateral size of chip or sub chip, h1 to h3
... Vertical dimension of chip or sub-chip, MSA ... Block consisting of memory cell, sense amplifier, precharge circuit, read / write circuit, AB ... Address buffer, XD
EC & WD ... X decoder and word driver, YDEC ...
Y decoder.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 長谷川 昇雄 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久▲礼▼ 得男 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 相良 和彦 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宿利 章二 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西田 高 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Yoshiki Kawajiri, Yoshiki Kawajiri, 1-280, Higashi Koikekubo, Kokubunji, Tokyo, Central Research Laboratory, Hitachi, Ltd. (72) Takeda Akiba, 3681, Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (72) Inventor Norio Hasegawa 1-280, Higashi Koigokubo, Kokubunji City, Tokyo Central Research Laboratory, Hitachi, Ltd. (72) Inventor Hisashi ▲ Rei ▼ Tokuo, 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi Central Inside the laboratory (72) Inventor Kazuhiko Sagara 1-280, Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Shoji Sukuri 1-280, Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Takashi Nishida, Kokubunji, Tokyo Koigakubo 1-chome 280 address Hitachi, Ltd. center within the Institute
Claims (4)
模集積回路の製造時のパタン露光を該1チップより小さ
いサブチップ用マスクの繰返し使用で行うため、該サブ
チップ用マスクで露光する領域の1部は該1チップには
不要な回路領域を含むことにより、全てのサブチップ用
マスクは等しい寸法の回路領域を露光するマスクとし、
かつ大多数の製造工程のマスクは該サブチップ間で共通
のサブチップ用マスクを用い、少数の製造工程のマスク
のみ該サブチップ間でパタンが異なるサブチップ用マス
クを用い、該サブチップ用マスクによる露光を合わせて
1チップが製造されることを特徴とする大規模集積回
路。1. A pattern exposure for manufacturing a large-scale integrated circuit having a predetermined function and a large chip size is performed by repeatedly using a sub-chip mask smaller than the one chip, so that the area exposed by the sub-chip mask is exposed. Since one part includes a circuit area unnecessary for the one chip, all sub-chip masks are masks for exposing circuit areas of the same size,
And the mask for the majority of the manufacturing process uses a mask for the sub-chip common between the sub-chips, and only the mask for the small number of manufacturing processes uses the mask for the sub-chip with different patterns between the sub-chips, and the exposure by the mask for the sub-chip is adjusted. A large scale integrated circuit characterized in that one chip is manufactured.
含み、該複数のサブチップ間で相互に隣接する回路は、
メモリの周辺回路のうちメモリセルと繰返しピッチが無
関係の間接周辺回路であることを特徴とする大規模集積
回路。2. The large scale integrated circuit according to claim 1, comprising a memory, and the circuits adjacent to each other among the plurality of sub chips are:
A large-scale integrated circuit characterized by being an indirect peripheral circuit in which the repeating pitch is unrelated to the memory cells among the memory peripheral circuits.
含み、該1チップを形成するための複数の該サブチップ
はビット数の等しい分割されたメモリセルアレーを含む
ことを特徴とする大規模集積回路。3. A large scale integrated circuit according to claim 1, wherein the plurality of sub chips for forming the one chip includes a divided memory cell array having an equal number of bits. Scale integrated circuit.
は、該1チップには不要な回路領域上でウェーハーから
1チップ毎に切断されることを特徴とする大規模集積回
路。4. A large-scale integrated circuit according to claim 1, wherein one chip of the large-scale integrated circuit is cut from the wafer chip by chip on a circuit area unnecessary for the one-chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20780791A JPH0547622A (en) | 1991-08-20 | 1991-08-20 | Large scale integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20780791A JPH0547622A (en) | 1991-08-20 | 1991-08-20 | Large scale integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0547622A true JPH0547622A (en) | 1993-02-26 |
Family
ID=16545827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20780791A Pending JPH0547622A (en) | 1991-08-20 | 1991-08-20 | Large scale integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0547622A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009260373A (en) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | Semiconductor device, its method for manufacturing, and semiconductor substrate |
US9739964B2 (en) | 2015-07-22 | 2017-08-22 | Renesas Electronics Corporation | Semiconductor device having quadrangular interposer with plural functional blocks having arranged regions |
-
1991
- 1991-08-20 JP JP20780791A patent/JPH0547622A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009260373A (en) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | Semiconductor device, its method for manufacturing, and semiconductor substrate |
US9739964B2 (en) | 2015-07-22 | 2017-08-22 | Renesas Electronics Corporation | Semiconductor device having quadrangular interposer with plural functional blocks having arranged regions |
US10025048B2 (en) | 2015-07-22 | 2018-07-17 | Renesas Electronics Corporation | Semiconductor device having quadrangular interposer with functional blocks having arranged regions and waveguides |
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