JPH0546550A - Access cycle controller - Google Patents
Access cycle controllerInfo
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- JPH0546550A JPH0546550A JP20068891A JP20068891A JPH0546550A JP H0546550 A JPH0546550 A JP H0546550A JP 20068891 A JP20068891 A JP 20068891A JP 20068891 A JP20068891 A JP 20068891A JP H0546550 A JPH0546550 A JP H0546550A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はアクセスサイクル制御装
置に係り、特に非同期式システムバスに接続された、ア
クセス速度が異なる被制御対象装置のうち、任意の被制
御対象装置をアクセスするためのアクセスサイクル制御
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an access cycle control device, and more particularly to an access for accessing an arbitrary controlled device among controlled devices connected to an asynchronous system bus and having different access speeds. The present invention relates to a cycle control device.
【0002】VMEバスやマルチバスなどの非同期式に
データ転送をするバスに、メモリや入出力装置(I/O
装置)などの互いにアクセス速度の異なる被制御対象装
置が接続された信号処理ボードなどのシステムにおい
て、マイクロプロセッサユニット(MPU)が任意の一
の被制御対象装置をアクセスする場合、各被制御対象装
置のアクセス速度に合った無駄の無いアクセス時間にす
る必要がある一方、ハードウェアを最小にし、処理手順
を簡潔にするアクセスサイクル制御方式が必要とされ
る。A memory or an input / output device (I / O) is connected to a bus for asynchronously transferring data such as a VME bus or a multi-bus.
In a system such as a signal processing board to which controlled devices having different access speeds are connected, when a microprocessor unit (MPU) accesses any one controlled device, each controlled device The access cycle control method is required to minimize the hardware and simplify the processing procedure while it is necessary to make the access time lean to match the access speed of the above.
【0003】[0003]
【従来の技術】図4は従来のアクセスサイクル制御装置
の一例の構成図を示す。同図中、MPU1はタイマウェ
イトコントロール機能のあるMPUで、データバス2を
介してメモリ3,I/O装置41 〜4n などの互いにア
クセス速度の異なる装置に接続される一方、バス5を介
してアドレスデコーダ6に接続されている。2. Description of the Related Art FIG. 4 is a block diagram showing an example of a conventional access cycle control device. In FIG, MPU 1 is an MPU with timer Wait control function, while being connected to the different devices from each other access speed, such as memory 3, I / O device 4 1 to 4 n via the data bus 2, the bus 5 It is connected to the address decoder 6 via.
【0004】アドレスデコーダ6はメモリ3,I/O装
置41 〜4n に接続される一方、タイマ7,81 〜8n
に夫々接続されている。タイマ7はメモリ3のアクセス
速度に対応したサイクルタイム後にタイマウェイトコン
トロール信号を発生する。タイマ81 〜8n はI/O装
置41 〜4n の各アクセス速度に対応したサイクルタイ
ム後にタイマウェイトコントロール信号を発生する。[0004] While the address decoder 6 is connected to the memory 3, I / O device 4 1 to 4 n, timer 7, 8 1 to 8 n
Connected to each. The timer 7 generates a timer wait control signal after a cycle time corresponding to the access speed of the memory 3. The timers 8 1 to 8 n generate timer wait control signals after a cycle time corresponding to each access speed of the I / O devices 4 1 to 4 n .
【0005】かかる構成の従来装置において、MPU1
はバス5を介してアクセスしようとする装置を特定する
アドレス信号とストローブ信号をアドレスデコーダ6へ
出力する。アドレスデコーダ6は入力アドレス信号に基
づいてメモリ3及びI/O装置41 〜4n の被アクセス
対象装置のうち指定された装置を選択すると同時に、選
択した装置に対応して設けられたタイマを起動する。In the conventional device having such a configuration, the MPU1
Outputs an address signal and a strobe signal for specifying a device to be accessed via bus 5 to address decoder 6. At the same time the address decoder 6 selects the specified device among the access target device memory 3 and I / O device 4 1 to 4 n based on an input address signal, a timer provided corresponding to the selected device to start.
【0006】例えば、メモリ3がアドレスデコーダ6に
より選択されたものとするとタイマ7がメモリ3の選択
時に起動される。メモリ3はこの選択によりデータバス
2を介してMPU1からのデータを書き込み、又はデー
タを読み出してMPU1へ出力する。For example, assuming that the memory 3 is selected by the address decoder 6, the timer 7 is started when the memory 3 is selected. According to this selection, the memory 3 writes the data from the MPU 1 via the data bus 2 or reads the data and outputs the data to the MPU 1.
【0007】そして、タイマ7が起動後、メモリ3のア
クセス速度に対応した所定のサイクルタイム経過した時
点でMPU1へタイマウェイトコントロール信号を出力
する。これにより、MPU1はアクセスシーケンスを終
了する。After the timer 7 is activated, a timer wait control signal is output to the MPU 1 when a predetermined cycle time corresponding to the access speed of the memory 3 has elapsed. As a result, the MPU 1 ends the access sequence.
【0008】[0008]
【発明が解決しようとする課題】しかるに、上記の従来
のアクセスサイクル制御装置では、メモリ3,I/O装
置41 〜4n の夫々に対応してタイマ7,81 〜8n を
設け、各対象に応じたアクセスサイクル制御を行なって
いるために時間的には一番効率的であるが、ハードウェ
アが著しく増大し、コスト的にもスペース的にも不利で
ある。However, in the above-mentioned conventional access cycle control device, the timers 7 and 8 1 to 8 n are provided corresponding to the memories 3 and the I / O devices 4 1 to 4 n , respectively. Although it is most efficient in terms of time because access cycle control is performed according to each object, it is disadvantageous in terms of cost and space because the hardware increases significantly.
【0009】また、MPU1側で個々の対象に応じたサ
イクル数の制御を行なうことも考えられるが、サイクル
数の切り換えコマンドが必要など、煩雑な処理を伴う。It is also conceivable to control the number of cycles on the MPU 1 side according to each object, but this involves complicated processing such as the need for a command for switching the number of cycles.
【0010】本発明は以上の点に鑑みなされたもので、
被制御対象をアクセスサイクル別にグループ分けし、各
グループ別にアクセスサイクル制御を行なうことによ
り、上記の課題を解決したアクセスサイクル制御装置を
提供することを目的とする。The present invention has been made in view of the above points,
An object of the present invention is to provide an access cycle control device that solves the above-mentioned problems by dividing controlled objects into groups according to access cycles and performing access cycle control for each group.
【0011】[0011]
【課題を解決するための手段】図1は請求項1記載の発
明の原理構成図を示す。同図に示すように、本発明は中
央処理装置11の非同期式の外部バス12上に、アクセ
ス速度が互いに異なる複数の被制御対象を接続し、中央
処理装置11から任意の被制御対象をアクセスするアク
セスサイクル制御装置において、複数の被制御対象をア
クセスサイクルが同じもの同士にグループ131 〜13
n にグループ分けする。FIG. 1 is a block diagram showing the principle of the invention according to claim 1. As shown in the figure, according to the present invention, a plurality of controlled objects having different access speeds are connected to the asynchronous external bus 12 of the central processing unit 11 to access any controlled object from the central processing unit 11. group 13 in the access cycle controller, a plurality of the controlled object between the access cycles are the same shall be 1-13
Group into n .
【0012】中央処理装置11の出力信号に基づいて複
数の被制御対象の中から任意の被制御対象をアドレスデ
コーダ14により選択する。このアドレスデコード動作
と並行してアクセスサイクル数の判別がアクセスモード
デコーダ15により判別される。 アクセスモードデコ
ーダ15により判別されたアクセスサイクル数が、タイ
マ16で監視され、判別されたアクセスサイクル数にな
った時点で、タイマ16は中央処理装置11にタイマウ
ェイトコントロール信号を出力してアクセスシーケンス
を終了させる。An address decoder 14 selects an arbitrary controlled object from a plurality of controlled objects based on an output signal of the central processing unit 11. In parallel with this address decoding operation, the access mode decoder 15 determines the number of access cycles. When the number of access cycles determined by the access mode decoder 15 is monitored by the timer 16 and reaches the determined number of access cycles, the timer 16 outputs a timer wait control signal to the central processing unit 11 to set the access sequence. To finish.
【0013】また、請求項2記載の発明では、前記複数
のグループ(12)以外に、アクセスサイクル無限大の
アドレス範囲を設定したものである。更に、請求項3記
載の発明では、タイマ16はアクセスサイクル無限大選
択時は、アクセスモードデコーダ15の出力に基づいて
設定時間後にタイムアウトエラー信号を発生する。According to the second aspect of the invention, an address range of infinite access cycle is set in addition to the plurality of groups (12). Further, in the invention described in claim 3, when the access cycle infinity is selected, the timer 16 generates a timeout error signal after a set time based on the output of the access mode decoder 15.
【0014】[0014]
【作用】図1に示した発明では、通常のアドレスデコー
ダ14がアクセス対象(被制御対象)を判別している間
に、アクセスモードデコーダ15が各アドレスに応じた
サイクル数を判別し、タイマ16に通知する。これによ
り、タイマ16は判別アクセスサイクル数になった時点
で、中央処理装置11にタイマウェイトコントロール信
号を供給し、アクセスシーケンスを終了させる。In the invention shown in FIG. 1, the access mode decoder 15 determines the number of cycles corresponding to each address while the normal address decoder 14 determines the access target (controlled object), and the timer 16 To notify. As a result, the timer 16 supplies the timer wait control signal to the central processing unit 11 when the determined access cycle number is reached, and terminates the access sequence.
【0015】従って、本発明では各アドレス毎にアクセ
スサイクル数を決めるのではなく、アドレスレンジ毎に
アクセス速度の近い被制御対象を一つのグループにまと
めてアクセスサイクル数をアクセスモードデコーダ15
で判別しているため、アドレスデコーダ14および各被
制御対象ごとのタイマ制御回路7,81 ,…8n の負担
を軽くできると共に、タイマ16を共用できる。Therefore, in the present invention, the access cycle number is not determined for each address, but the controlled objects having similar access speeds are grouped into one group for each address range and the access cycle number is determined.
Therefore, the load on the address decoder 14 and the timer control circuits 7, 8 1 , ... 8 n for each controlled object can be reduced, and the timer 16 can be shared.
【0016】また、請求項2記載の発明では、アクセス
サイクル無限大のアドレス範囲を設定したので、被制御
対象の出力により、タイマウェイトコントロール信号を
出力させることができる。Further, in the second aspect of the invention, since the address range of infinite access cycle is set, the timer wait control signal can be output by the output of the controlled object.
【0017】更に、請求項3記載の発明では、アクセス
サイクル無限大とした場合、前記設定時間後にタイムア
ウトエラー信号が出力されるので、ハングアップを防止
することができる。Further, according to the third aspect of the present invention, when the access cycle is infinite, a time-out error signal is output after the set time, so that the hang-up can be prevented.
【0018】[0018]
【実施例】図2は本発明の一実施例の構成図を示す。同
図中、図1と同一構成部分には同一符号を付してある。
また、図2では図示の便宜上、図1に示した中央処理装
置(以下、MPUと記す)11の図示は省略してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows a block diagram of an embodiment of the present invention. In the figure, the same components as those in FIG. 1 are designated by the same reference numerals.
2, the central processing unit (hereinafter referred to as MPU) 11 shown in FIG. 1 is omitted for convenience of illustration.
【0019】図2において、メモリ21はアクセスサイ
クル数“3”のグループ131 に属するように設定さ
れ、I/O装置22及び23は夫々アクセスサイクル数
“5”のグループ132 に属するように設定されてい
る。これはメモリ21とI/O装置22及び23とは互
いにアクセス速度が異なり、メモリ21はI/O装置2
2,23に比し、アクセス速度が速く、またI/O装置
22及び23は夫々同程度のアクセス速度であることに
よる。メモリ21,I/O装置22及び23からなる被
制御対象はデータバス24を介して図示しないMPUに
接続されている。In FIG. 2, the memory 21 is set so as to belong to the group 13 1 having the access cycle number "3", and the I / O devices 22 and 23 belong to the group 13 2 having the access cycle number "5", respectively. It is set. This is because the memory 21 and the I / O devices 22 and 23 have different access speeds, and the memory 21 is
This is because the access speed is higher than those of Nos. 2 and 23, and the I / O devices 22 and 23 have the same access speed. The controlled object including the memory 21, the I / O devices 22 and 23 is connected to the MPU (not shown) via the data bus 24.
【0020】アドレスデコーダ14a及びデコーダ14
bは前記アドレスデコーダ14を構成している。アドレ
スデコーダ14aは、コントロールバス25を介してス
トローブ信号STBとアドレス信号の上位8ビットA1
5〜8が入力され、I/Oセレクト信号IOS*とメモ
リセレクト信号MES*とを出力する。Address decoder 14a and decoder 14
b constitutes the address decoder 14. The address decoder 14a receives the strobe signal STB and the upper 8 bits A1 of the address signal via the control bus 25.
5 to 8 are input and the I / O select signal IOS * and the memory select signal MES * are output.
【0021】デコーダ14bはI/Oセレクト信号IO
S*と16ビットのアドレス信号とが入力され、I/O
装置22又は23を選択するセレクト信号IO1 又はI
O2 を出力する。アクセスモードデコーダ15はコント
ロールバス25からのストローブ信号STBと、アドレ
スバス26からのアドレス信号の上位8ビットA15〜
8とが夫々入力され、5サイクルモード制御信号CYC
5,3サイクルモード制御信号CYC3及びアクセスサ
イクル無限大モード制御信号CYC∞のいずれか一つを
出力する。The decoder 14b has an I / O select signal IO.
S * and 16-bit address signal are input, and I / O
Select signal IO 1 or I for selecting device 22 or 23
Outputs O 2 . The access mode decoder 15 receives the strobe signal STB from the control bus 25 and the upper 8 bits A15 to A15 of the address signal from the address bus 26.
8 and 8 are input respectively, and 5 cycle mode control signal CYC
Either one of the 5,3 cycle mode control signal CYC3 and the access cycle infinity mode control signal CYC∞ is output.
【0022】タイマ16はクロック(CK)を計数する
4ビットカウンタ28とバス制御部27とからなり、4
ビットカウンタ28の出力計数値と、アクセスモードデ
コーダ15からの制御信号とに基づいてバス制御部27
からタイマウェイトコントロール信号RDY*を出力す
る。The timer 16 comprises a 4-bit counter 28 for counting a clock (CK) and a bus control unit 27.
Based on the output count value of the bit counter 28 and the control signal from the access mode decoder 15, the bus control unit 27
Outputs the timer wait control signal RDY *.
【0023】ここで、メモリ21,I/O装置22及び
23は図3に示すアドレスマップによりアドレスが設定
されている。すなわち、I/O装置22及び23は図3
にIで示すアドレス領域の「0000」から「00F
F」のいずれかにアドレス設定されている。 また、メ
モリ21は図3にIIで示すアドレス領域の「0100」
〜「FEFF」にアドレス設定されている。更に、図3
にIII で示すアドレス領域は被制御対象には割当てられ
ていず、アクセスサイクル無限大モード制御用のアドレ
ス領域とされている。The addresses of the memory 21 and the I / O devices 22 and 23 are set according to the address map shown in FIG. That is, the I / O devices 22 and 23 are shown in FIG.
In the address area indicated by I from "0000" to "00F
The address is set to any one of "F". Further, the memory 21 is "0100" in the address area indicated by II in FIG.
~ Address is set to "FEFF". Furthermore, FIG.
The address area indicated by III is not assigned to the controlled object, and is used as the address area for access cycle infinity mode control.
【0024】次に、本実施例の動作について説明する。
メモリ21をアクセスするものとすると、MPUはコン
トロールバス25を介してストローブ信号STBとリー
ド/ライト信号r/w*を夫々出力すると共に、アドレ
スバス26に「0100」〜「FEFF」の範囲内のア
ドレス信号を出力する。Next, the operation of this embodiment will be described.
Assuming that the memory 21 is accessed, the MPU outputs the strobe signal STB and the read / write signal r / w * via the control bus 25, respectively, and outputs the strobe signal STB and the read / write signal r / w * to the address bus 26 within the range of "0100" to "FEFF". Output address signal.
【0025】すると、アドレスデコーダ14aはアドレ
ス信号の上位8ビットA15〜8とストローブ信号ST
Bとに基づいて、上位8ビットA15〜8が「00」か
ら「FF」の範囲でもないことを判別してメモリセレク
ト信号MES*をローレベル(アクティブ)とする。Then, the address decoder 14a determines the upper 8 bits A15-8 of the address signal and the strobe signal ST.
Based on B, it is determined that the upper 8 bits A15-8 are not in the range of "00" to "FF", and the memory select signal MES * is set to low level (active).
【0026】そのメモリセレクト信号MES*はメモリ
21のチップセレクト端子CSに印加されてメモリ21
をリード/ライト可能状態とする。これにより、メモリ
21はリード/ライト信号r/w*に従って、データバ
ス24へ16ビットデータD15〜0を読み出すか、又
はデータD15〜0を書き込む。The memory select signal MES * is applied to the chip select terminal CS of the memory 21 and is applied to the memory 21.
Are made ready for reading / writing. As a result, the memory 21 reads the 16-bit data D15-0 or writes the data D15-0 to the data bus 24 according to the read / write signal r / w *.
【0027】一方、アクセスモードデコーダ15は上記
のアドレス信号の上位8ビットA15〜8とストローブ
信号STBとに基づいて、上位8ビットA15〜8が
「00」から「FF」の範囲でもないことを判別して3
サイクルモード制御信号CYC3を発生する。On the other hand, the access mode decoder 15 determines that the upper 8 bits A15-8 are not in the range of "00" to "FF" based on the upper 8 bits A15-8 of the address signal and the strobe signal STB. Discriminate 3
The cycle mode control signal CYC3 is generated.
【0028】上記の3サイクルモード制御信号CYC3
はバス制御部27に入力される。これにより、バス制御
部27は4ビットカウンタ28の計数値が“3”になっ
た時点でローレベルのタイマウェイトコントロール信号
RDY*を発生し、コントロールバス25を介してMP
U(図示せず)へ供給する。これにより、アクセスシー
ケンスが終了する。The above-mentioned 3-cycle mode control signal CYC3
Is input to the bus control unit 27. As a result, the bus control unit 27 generates a low-level timer wait control signal RDY * when the count value of the 4-bit counter 28 reaches "3", and the MP waits via the control bus 25.
Supply to U (not shown). This completes the access sequence.
【0029】次にI/O装置22をアクセスする場合に
ついて説明する。I/O装置22はアドレス「000
0」に割り当てられているものとする。この場合はMP
U(図示せず)はコントロールバス25を介してストロ
ーブ信号STBを出力すると共に、アドレスバス26に
「0000」のアドレス信号を出力する。Next, the case of accessing the I / O device 22 will be described. The I / O device 22 has the address "000
It is assumed to be assigned to "0". In this case MP
U (not shown) outputs the strobe signal STB via the control bus 25 and outputs the address signal “0000” to the address bus 26.
【0030】これにより、アドレスデコーダ14aはア
ドレス信号の上位8ビットA15〜8とストローブ信号
に基づいて、I/Oセレクト信号IOS*をローレベル
(アクティブ)とする。これにより、デコーダ14bは
アドレス信号の下位8ビットが「00」であることから
セレクト信号IO1を発生してI/O装置22を選択す
る。As a result, the address decoder 14a sets the I / O select signal IOS * to low level (active) based on the upper 8 bits A15-8 of the address signal and the strobe signal. As a result, the decoder 14b generates the select signal IO1 and selects the I / O device 22 because the lower 8 bits of the address signal are "00".
【0031】なお、I/O装置22及び23がディジタ
ル入力専用I/O装置又はディジタル出力専用I/O装
置の場合、リード/ライト信号r/wでI/O装置が選
択されるので、デコーダ14bにはリード/ライト信号
r/wも入力されるよう構成されている。When the I / O devices 22 and 23 are digital input dedicated I / O devices or digital output dedicated I / O devices, the I / O device is selected by the read / write signal r / w. The read / write signal r / w is also input to 14b.
【0032】一方、アクセスモードデコーダ15は入力
アドレス信号の上位8ビットA15〜8が「00」であ
ることから図3からわかるように5サイクルモードと判
別し、5サイクルモード制御信号CYC5をローレベル
(アクティブ)としてバス制御部27へ通知する。On the other hand, since the upper 8 bits A15-8 of the input address signal are "00", the access mode decoder 15 determines the 5-cycle mode as shown in FIG. 3, and sets the 5-cycle mode control signal CYC5 to the low level. The bus control unit 27 is notified as (active).
【0033】すると、バス制御部27はこの制御信号C
YC5入力後、4ビットのカウンタ28の出力計数値が
“5”となった時点でタイマウェイトコントロール信号
RDY*を発生し(ローレベルとし)、それをコントロ
ールバス25を介してMPU(図示せず)へ入力する。
これにより、I/O装置22へのアクセスシーケンスが
終了する。Then, the bus control unit 27 sends the control signal C
After inputting YC5, when the output count value of the 4-bit counter 28 becomes "5", the timer wait control signal RDY * is generated (set to low level) and is sent to the MPU (not shown) via the control bus 25. ).
This completes the access sequence to the I / O device 22.
【0034】このように、本実施例によれば、アクセス
モードデコーダ15によりI/O装置22及び23のグ
ループ132 の5サイクルモード制御か、メモリ21の
3サイクルモード制御かを判別しているため、アドレス
毎にアクセスサイクル数を決める従来に比し、アドレス
デコーダ14a,14bの負担を軽くでき、よって効率
的なアクセスができ、しかもタイマ16を共用できるた
め従来に比しハードウェア規模を低減できる。As described above, according to the present embodiment, the access mode decoder 15 determines whether the 5-cycle mode control of the group 13 2 of the I / O devices 22 and 23 or the 3-cycle mode control of the memory 21 is performed. Therefore, the load on the address decoders 14a and 14b can be lightened, and efficient access can be performed, and the timer 16 can be shared, so that the hardware scale can be reduced as compared with the conventional method in which the number of access cycles is determined for each address. it can.
【0035】ところで、本実施例はアクセスサイクル無
限大モードも実現できるものであり、次にアクセスサイ
クル無限大モード選択時の動作について説明する。A/
D変換のA/D変換終了信号など、被制御対象がMPU
を制御したい場合に、このアクセスサイクル無限大モー
ドが選択される。この場合は、MPU(図示せず)はス
トローブ信号と共に「FF00」〜「FFFF」のアド
レス領域III 内のアドレス値のアドレス信号を出力す
る。By the way, this embodiment can also realize the infinite access cycle mode. Next, the operation when the infinite access cycle mode is selected will be described. A /
The controlled object, such as the D / A conversion end signal, is the MPU.
This access cycle infinity mode is selected when it is desired to control In this case, the MPU (not shown) outputs the address signal of the address value in the address area III of "FF00" to "FFFF" together with the strobe signal.
【0036】これにより、アドレスデコーダ14aは入
力上位8ビットのアドレスが「FF」であるため、I/
Oセレクト信号IOS*及びメモリセレクト信号MES
*のいずれも出力せず、かわりにローカル制御I/Oセ
レクト信号LIO*を選択する。一方、アクセスモード
デコーダ15は入力される上位8ビットのアドレスが
「FF」であるため、アクセスサイクル無限大モードと
判別し、アクセスサイクル無限大モード制御信号CYC
∞を発生する。As a result, the address decoder 14a receives the I / O because the input upper 8 bits of the address is "FF".
O select signal IOS * and memory select signal MES
Neither * is output, and the local control I / O select signal LIO * is selected instead. On the other hand, since the input upper 8 bits of the address is "FF", the access mode decoder 15 determines that the access cycle is infinity mode, and the access cycle infinity mode control signal CYC.
Generate ∞.
【0037】バス制御部27はこの制御信号CYC∞が
入力されると、4ビットカウンタ28の出力計数値に関
係なく、タイマウェイトコントロール信号RDY*の送
出を停止する。When the control signal CYC∞ is input, the bus controller 27 stops sending the timer wait control signal RDY * regardless of the output count value of the 4-bit counter 28.
【0038】この状態において、ローカル制御I/O装
置29の専用バス制御部29’から、タイマウェイトコ
ントロール信号がMPUへ送出されると、アクセスシー
ケンスが終了される。In this state, when the dedicated bus controller 29 'of the local control I / O device 29 sends a timer wait control signal to the MPU, the access sequence is terminated.
【0039】なお、上記のアクセスサイクル無限大モー
ドの場合、I/O装置29に何らかの異常があると、タ
イマウェイトコントロール信号がMPUへいつまでたっ
ても送出されなくなり、よってアクセスシーケンスがい
つまでたっても終了しなくなりハングアップとなる。In the access cycle infinity mode, if the I / O device 29 has some abnormality, the timer wait control signal is no longer sent to the MPU, so that the access sequence ends. It will disappear and hang up.
【0040】そこで、上記の場合を考慮して、4ビット
カウンタ28の代わりに8ビットカウンタを設け、バス
制御部27はアクセスサイクル無限大モード制御信号C
YC∞入力時は、8ビットカウンタの計数値が最大値に
達したときに、強制的にタイマウェイトコントロール信
号を発生し、タイムアウトエラー通知をMPUに対して
行なう。これにより、ハングアップを防止することがで
きる。Therefore, in consideration of the above case, an 8-bit counter is provided instead of the 4-bit counter 28, and the bus control unit 27 makes the access cycle infinity mode control signal C.
When YC∞ is input, when the count value of the 8-bit counter reaches the maximum value, a timer wait control signal is forcibly generated and a time-out error is notified to the MPU. This can prevent hang-up.
【0041】[0041]
【発明の効果】上述の如く、請求項1記載の発明によれ
ば、アドレスデコーダの負担を従来に比し軽くできるた
め、効率の良いアクセスを実現でき、またタイマを共用
できるため、被制御対象毎にタイマを有する従来装置に
比しハードウェアを大幅に簡略化することができる。As described above, according to the first aspect of the present invention, the load on the address decoder can be lightened as compared with the prior art, so that efficient access can be realized and the timer can be shared, so that the controlled object can be controlled. The hardware can be greatly simplified as compared with a conventional device having a timer for each.
【0042】また、請求項2記載の発明によれば、被制
御対象によりアクセスシーケンスを終了させることがで
き、更に請求項3記載の発明によれば、設定時間アクセ
スサイクル無限大モードが継続したときは、強制的にタ
イムアウトエラー通知をMPUに対して行なうようにし
たため、ハングアップを防止することができる等の特長
を有するものである。According to the invention described in claim 2, the access sequence can be terminated by the controlled object, and according to the invention described in claim 3, when the set time access cycle infinity mode continues. Has a feature that it is possible to prevent a hang-up because the timeout error notification is forcibly sent to the MPU.
【図1】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図2】本発明の一実施例の構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図3】アドレスマップの一例を示す図である。FIG. 3 is a diagram showing an example of an address map.
【図4】従来の一例の構成図である。FIG. 4 is a configuration diagram of a conventional example.
【符号の説明】 11 中央処理装置 12 バス 131 〜13n 被制御対象のグループ 14,14a アドレスデコーダ 14b デコーダ 15 アクセスモードデコーダ 16 タイマ 21 メモリ 22,23 I/O装置 27 バス制御部 28 4ビットカウンタ 29 ローカル制御I/O装置(アクセスタイマ無限大
制御のI/Oで、個々のI/O側でアクセスサイクルお
よびノイズの制御する) 29’ ローカル制御I/O装置の専用バス制御回路[Explanation of Codes] 11 Central Processing Unit 12 Bus 13 1 to 13 n Controlled Group 14, 14a Address Decoder 14b Decoder 15 Access Mode Decoder 16 Timer 21 Memory 22, 23 I / O Device 27 Bus Control Unit 284 4-bit Counter 29 Local control I / O device (I / O of access timer infinity control, controlling access cycle and noise on each I / O side) 29 'Dedicated bus control circuit of local control I / O device
Claims (3)
バス(12)上に、アクセス速度が互いに異なる複数の
被制御対象を接続し、前記中央処理装置(11)から任
意の被制御対象をアクセスするアクセスサイクル制御装
置において、 前記複数の被制御対象を、アクセスサイクルが同じもの
同士にグループ分けされた複数のグループ(131 〜1
3n )と、 前記中央処理装置(11)の出力信号に基づいて前記複
数の被制御対象の中から任意の被制御対象を選択するア
ドレスデコーダ(14)と、 前記中央処理装置(11)の出力信号に基づいて前記ア
ドレスデコーダ(14)のデコード動作と並行してアク
セスサイクル数の判別を行なうアクセスモードデコーダ
(15)と、 該アクセスモードデコーダ(15)により判別されたア
クセスサイクル数を監視し、該判別アクセスサイクル数
になった時点で前記中央処理装置(11)にタイマウェ
イトコントロール信号を出力してアクセスシーケンスを
終了させるタイマ(16)とを有することを特徴とする
アクセスサイクル制御装置。1. A plurality of controlled objects having different access speeds are connected to an asynchronous external bus (12) of the central processing unit (11), and the controlled object is arbitrarily controlled by the central processing unit (11). in the access cycle controller for accessing a plurality of the controlled object, a plurality of groups access cycle is grouped together identical (13 1 to 1
3 n ), an address decoder (14) for selecting any controlled object from the plurality of controlled objects based on the output signal of the central processing unit (11), and the central processing unit (11). An access mode decoder (15) that determines the number of access cycles in parallel with the decoding operation of the address decoder (14) based on the output signal, and monitors the number of access cycles determined by the access mode decoder (15). An access cycle control device, comprising: a timer (16) for outputting a timer wait control signal to the central processing unit (11) to terminate the access sequence when the determined access cycle number is reached.
以外にアクセスサイクル無限大で制御されるアドレス範
囲を設定したことを特徴とする請求項1記載のアクセス
サイクル制御装置。2. The plurality of groups (13 1 to 13 n )
The access cycle control device according to claim 1, wherein an address range controlled by infinite access cycles is set in addition to the above.
イクル無限大選択時は、前記アクセスモードデコーダ
(15)の出力に基づいて、設定時間経過後にタイムア
ウトエラー信号を出力することを特徴とする請求項2記
載のアクセスサイクル制御装置。3. The timer (16) outputs a time-out error signal after a lapse of a set time based on the output of the access mode decoder (15) when the access cycle infinity is selected. Item 2. The access cycle control device according to item 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068891A JPH0546550A (en) | 1991-08-09 | 1991-08-09 | Access cycle controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068891A JPH0546550A (en) | 1991-08-09 | 1991-08-09 | Access cycle controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0546550A true JPH0546550A (en) | 1993-02-26 |
Family
ID=16428598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20068891A Withdrawn JPH0546550A (en) | 1991-08-09 | 1991-08-09 | Access cycle controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0546550A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830551A (en) * | 1994-07-15 | 1996-02-02 | Nec Corp | Wait control system |
WO2000064161A1 (en) * | 1999-04-16 | 2000-10-26 | Sony Corporation | Method and device for data transmission |
-
1991
- 1991-08-09 JP JP20068891A patent/JPH0546550A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830551A (en) * | 1994-07-15 | 1996-02-02 | Nec Corp | Wait control system |
WO2000064161A1 (en) * | 1999-04-16 | 2000-10-26 | Sony Corporation | Method and device for data transmission |
US7012964B1 (en) | 1999-04-16 | 2006-03-14 | Sony Corporation | Method and device for data transmission |
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Legal Events
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---|---|---|---|
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