JPH0542178B2

JPH0542178B2 -

Info

Publication number: JPH0542178B2
Application number: JP57104837A
Authority: JP
Inventors: Tsuneo Furuya; Yoshio Yamanishi
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-06-18
Filing date: 1982-06-18
Publication date: 1993-06-25
Also published as: JPS58221510A

Description

【発明の詳細な説明】この発明は、例えばデイジタルオーデイオデイ
スク（DAD）システムの再生信号の処理に適用
されるデイジタルオーデイオ信号処理装置に関す
る。

DADシステムの場合には、従来のアナログデ
イスクに比べて再生信号のダイナミツクレンジが
広い。第１図において破線で示すように、アナロ
グデイスクの再生信号は、最大のダイナミツクレ
ンジが70dB程度であり、その周波数帯域が1kHz
を中心とする中域に限られているのに対し、
DADの再生信号は、第１図において１点鎖線で
示すように、オーデイオ信号の周波数帯域の全域
に亘つて略々90dB程度のダイナミツクレンジを
有している。

このように全域に亘つて広いダイナミツクレン
ジを有する再生信号を従来と同様にパワーアンプ
で増幅してスピーカに供給すると、スピーカが破
壊されるおそれがあつた。パワーアンプでは、従
来以上のピークレベルを有する信号が入力される
ため、従来と同じ感覚でボリユーム位置をセツト
すると、信号波形のクリツプが連続的に生じ、こ
のために高域成分のエネルギーが一層大きくな
り、スピーカ特にツイータが破損するおそれがあ
つた。

この発明は、上述の問題点を解決し、再生信号
の波形ひずみと、それに伴うスピーカの破壊を防
止するようにしたものである。

以下、この発明の一実施例について説明する
と、第２図は、その全体の構成を示す。

第２図において、１はDADから光学的に再生
された再生信号が供給される入力端子である。

DADシステムにおいては、８ビツトを14ビツト
に変換するEFM変調方式が採用されており、再
生信号から抽出されたクロツクと分離された同期
信号とを用いて復調回路２によりEFM復調がな
される。復調回路２からの再生信号は、再生デコ
ーダ３に供給される。

再生デコーダ３は、エラー訂正、補間などを行
なうためのものであり、その出力には、１サンプ
ルが16ビツトでエラーが訂正されたデイジタルオ
ーデイオ信号が現れる。エラー訂正符号として
は、２重のインターリーブ（クロスインターリー
ブと称される）とリードソロモン符号とを併用し
たものが用いられる。エラー訂正できないデータ
は、その前後の正しいサンプルデータの平均値で
置き代えられるなどの補間がなされる。

この再生デコーダ３から現れるデイジタルオー
デイオ信号が遅延回路４及びピーク検出回路６に
供給される。このピーク検出回路６は、デイジタ
ルオーデイオ信号のピーク値が所定レベルを越
え、波形がクリツプするおそれを検出するもので
ある。また、遅延回路４の出力は、デイジタル利
得制御回路５に供給される。このデイジタル利得
制御回路５は、ピーク検出回路６によつて利得が
制御されるもので、デイジタルオーデイオ信号の
ピーク値が所定値を越える場合に、利得が小とな
される。遅延回路４は、ピーク検出を先行して行
なうために設けられている。

このデイジタル利得制御回路５の出力がＤ／Ａ
コンバータ７に供給されることでアナログ化さ
れ、オーデイオアンプ８を介して出力端子９に取
り出される。この出力端子９には、ユーザーのプ
リアンプ及びパワーアンプを介してスピーカが接
続されている。

第３図は、遅延回路４及びデイジタル利得制御
回路５の具体的構成の一例を示している。遅延回
路４は、ｎ段にシフトレジスタR₁〜Rnが接続さ
れた構成とされ、シフトレジスタR₁〜Rnの夫々
にデータのサンプリング周波数例えば44.1kHzの
シフトクロツクを供給することで、16ビツトのオ
ーデイオデータが並列に入力され、並列に出力さ
れる。このシフトレジスタの段数ｎによつて遅延
量が定まり、例えば（ｎ＝100）とされている。
この遅延回路４の出力に論理回路１０が接続され
る。

この論理回路１０は、遅延回路４の出力をその
まま出力する状態とこれを１ビツト下位側にシフ
トさせて最上位ビツトを０として出力する状態と
が切り替えられる構成のものである。そして端子
１１から論理回路１０に対してピーク検出回路６
の検出出力が供給され、デイジタルオーデイオ信
号のピーク値が所定値を越えた場合に、遅延回路
４の出力を１ビツト下位側にシフトさせて最上位
ビツトを０として出力する。この場合には、デイ
ジタルオーデイオ信号のレベルが１／２とされる。

一般的にｍビツトシフトさせることによつてレベ
ルが１／2mとされる。

また、論理回路１０を設けずに、遅延回路４の
最終段のシフトレジスタRnを制御し、このシフ
トレジスタRnをｍビツト下位側にシフトさせる
ことでレベルを１／2mとしても良い。

第４図は、デイジタル利得制御回路５として
ROM１２を用いた他の構成を示す。このROM
１２には、16ビツトのオーデイオデータを減衰さ
せるための複数種類のデータ変換テーブルが拡納
されており、遅延回路４を介されたオーデイオデ
ータがアドレスとして供給されると共に、データ
変換テーブルを選択するためのアドレスが論理回
路１３から供給される。

この論理回路１３に対しては、ピーク検出回路
６からの検出信号と共に、端子１４及び１５から
パワーアンプの最大出力数を示す検出信号とその
ボリユーム位置を示す検出信号とがパワーアンプ
から供給される。つまり、再生信号の波形クリツ
プは、使用するパワーアンプの最大出力数とその
ボリユーム位置とによつて変化するので、これに
応じて利得の減衰量を変化させるようにしてい
る。最大出力数を示す検出信号は、パワーアンプ
に付属している最大出力数と対応するレベルの信
号を発生する回路から供給され、ボリユーム位置
を示す検出信号は、ボリユームと連動するポテン
シヨメータから供給される。論理回路１３では、
パワーアンプの最大出力数とそのボリユーム位置
とによつて使用するデータ変換テーブルを決定
し、ピーク検出回路６によつてオーデイオデータ
が所定レベルを越えたときに、このデータ変換テ
ーブルによつて所定の割合でレベルが減衰された
出力データが現れるようにされる。

オーデイオデータが所定レベルを越えない場合
には、オーデイオデータがそのままのレベルで
ROM１２から出力される。このように、利得が
１の場合のデータ変換テーブルもROM１２に拡
納するのは、無駄なので、実際には、入力オーデ
イオデータとROM１２から読出されるオーデイ
オデータとを選択するマルチプレクサ１６が設け
られ、このマルチプレクサ１６がピーク検出回路
６の出力によつて制御される。

また、デイジタル利得制御回路５を設ける代わ
りに、オーデイオアンプ８を可変利得アンプの構
成とし、この利得をピーク検出回路６の出力によ
つて制御するようにしても良い。可変利得アンプ
は、帰還抵抗の値を電子スイツチによつて切替え
る構成又は機械的に帰還抵抗（ボリユーム）を可
変する構成とされている。

上述のこの発明の一実施例の動作について第５
図を参照して説明する。第５図では、理解の容易
のために、デイジタルオーデイオ信号を全てアナ
ログ信号波形として表わしている。

第５図Ａは、再生デコーダ３から表れる再生オ
ーデイオデータを示しており、同図においてＡで
示すレベルを越える斜線図示の部分がクリツプさ
れる可能性が高い。また、この再生オーデイオデ
ータが遅延回路４により遅延された波形を第５図
Ｂに示す。

ピーク検出回路６は、再生オーデイオデータ
（第５図Ａ）のピーク値を見ており、これがＡの
レベルを越えることを検出してデイジタル利得制
御回路５の利得が小とされるので、この出力に
は、第５図Ｃに示すように、レベルが小とされた
オーデイオデータが現れる。したがつて、再生オ
ーデイオ信号の波形がクリツプされることを防止
することができる。

上述の説明から理解されるように、この発明に
依れば、デイジタル信号伝送路を介されたオーデ
イオ信号の波形がクリツプされることを確実に防
止することができ、スピーカ（特にツイータ）が
破壊されることを防止することができる。また、
デイジタル利得制御回路或いはDADのようなデ
イジタル再生信号システムに含まれる可変利得ア
ンプを用いることにより、パワーアンプとして従
来のものをそのまま使用することができる。この
デイジタル利得制御により波形操作を行なう構成
は、アナログの利得制御と比べて正確な波形操作
を行なうことができる。

なお、再生デコーダ３に設けられている補間回
路により生じる遅延を利用してピーク検出を先行
して行なうようにしても良い。この場合は、補間
されてないオーデイオデータからピーク検出を行
なうので、各サンプルデータに付随しているエラ
ーの有無と対応するポインタを見て正しいサンプ
ルデータのみをピーク検出の対象とする必要があ
る。また、DADシステムに限らずPCMテープレ
コーダなどのデイジタルオーデイオシステムに対
してこの発明を適用することができるのは勿論で
ある。

【図面の簡単な説明】

第１図はDADの再生信号と従来のアナログデ
イスクの再生信号とのダイナミツクレンジの比較
の説明に用いる略線図、第２図はこの発明の１実
施例の構成を示すブロツク図、第３図及び第４図
は夫々デイジタル利得制御回路の具体的構成の一
例及び他の例の構成を示すブロツク図、第５図は
この発明の一実施例の動作説明に用いる波形図で
ある。１……再生信号の入力端子、３……再生デコー
ダ、５……デイジタル利得制御回路、６……ピー
ク検出回路、９……出力端子。

Claims

【特許請求の範囲】１エラー訂正処理された入力デイジタルオーデ
イオ信号のピーク値を検出するピーク検出回路
と、遅延された上記入力デイジタルオーデイオ信号
又はそのアナログ変換されたオーデイオ信号が供
給される利得制御回路とを備え、上記ピーク検出回路により検出されたピーク値
が所定値を越えた場合に、上記入力デイジタルオ
ーデイオ信号又はそのアナログ変換されたオーデ
イオ信号レベルを減衰するように上記利得制御回
路の利得を制御することを特徴とするデイジタル
オーデイオ信号処理装置。２上記利得制御回路としてデイジタル利得制御
回路を用い、上記デイジタル利得制御回路の出力をアナログ
変換した後増幅器を介してスピーカに供給すると
共に、上記ピーク検出回路の出力、上記増幅器の最大
出力数に対応するレベル信号及び上記増幅器のボ
リユーム位置を示す検出信号により上記デイジタ
ル利得制御回路の利得を制御することを特徴とす
る特許請求の範囲第１項記載のデイジタルオーデ
イオ信号処理装置。