JPH0537501A - Reception signal synchronization circuit - Google Patents
Reception signal synchronization circuitInfo
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- JPH0537501A JPH0537501A JP3188727A JP18872791A JPH0537501A JP H0537501 A JPH0537501 A JP H0537501A JP 3188727 A JP3188727 A JP 3188727A JP 18872791 A JP18872791 A JP 18872791A JP H0537501 A JPH0537501 A JP H0537501A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、親局と該親局にバス接
続される複数の子局との間において所定の周期内でバー
スト的に情報をやりとりするバースト・バイ・バースト
(burst-by-burst)データ転送システムの親局において、
各子局からの信号の同期をとるための受信信号同期回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to burst-by-burst for exchanging information in a burst manner within a predetermined period between a master station and a plurality of slave stations bus-connected to the master station.
(burst-by-burst) In the master station of the data transfer system,
The present invention relates to a reception signal synchronization circuit for synchronizing signals from each slave station.
【０００２】上記のようなバースト・バイ・バーストの
データ転送システムにおいては、複数の子局において伝
送が要求される情報量の変化等に対応して、各子局が親
局へデータ転送を行う位相が変更され得るが、近年、２
４時間、連続的にデータ転送を行うような要求もあるた
め、上記の位相の変更に際しても、無瞬断であることが
要望されている。In the burst-by-burst data transfer system as described above, each slave station transfers data to the master station in response to changes in the amount of information required to be transmitted by a plurality of slave stations. The phase can be changed, but in recent years 2
Since there is also a demand for continuous data transfer for 4 hours, there is a demand for non-instantaneous interruption even when changing the phase.
【０００３】[0003]
【従来の技術】図４は、本発明が適用されるバースト・
バイ・バーストのデータ転送システムの１例として、デ
ィジタル交換機と、該ディジタル交換機と接続する１本
の伝送路にバス接続される複数の加入者端末からなる構
成を示すものである。交換機のＯＳＵと複数の加入者端
末のＤＳＵとの間が、図４に示されているように接続さ
れる。2. Description of the Related Art FIG.
As an example of a bi-burst data transfer system, a configuration including a digital exchange and a plurality of subscriber terminals bus-connected to one transmission line connected to the digital exchange is shown. The OSU of the exchange and the DSUs of a plurality of subscriber terminals are connected as shown in FIG.
【０００４】図５は、図４のような構成において、交換
機のＯＳＵと複数の加入者端末のＤＳＵとの間で行われ
る半２重通信のタイミングを示すものである。図５の例
では、交換機のＯＳＵと複数の加入者端末のＤＳＵとの
間の半２重通信は、２．５msecの周期で行われる。この
周期の前半では、交換機のＯＳＵから複数の加入者端末
のＤＳＵに対してデータが転送され、後半では、複数の
加入者端末のＤＳＵが、それぞれ、自端末に割り当てら
れたタイミングで、交換機のＯＳＵに対して、データを
転送する。上記の交換機のＯＳＵから複数の加入者端末
のＤＳＵに対して転送されるデータの中には、これらの
各端末に割り当てるデータ転送のタイミングの情報が含
まれる。この割り当ては、各端末において転送が要求さ
れるデータの量に応じて行われる。また、図５に示され
ているように、上記の各データは、その中に、各発信元
に固有の同期パターンが含まれている。各加入者端末の
ＤＳＵは、交換機のＯＳＵの同期パターンを検出するこ
とにより、交換機のＯＳＵから転送されたデータを受信
でき、また、交換機のＯＳＵは、各加入者端末の同期パ
ターンを検出することにより、各加入者端末からのデー
タを受信することができる。FIG. 5 shows the timing of half-duplex communication performed between the OSU of the exchange and the DSUs of a plurality of subscriber terminals in the configuration shown in FIG. In the example of FIG. 5, half-duplex communication between the OSU of the exchange and the DSUs of a plurality of subscriber terminals is performed at a cycle of 2.5 msec. In the first half of this cycle, data is transferred from the OSU of the exchange to the DSUs of the plurality of subscriber terminals, and in the second half of the cycle, the DSUs of the plurality of subscriber terminals are respectively assigned to the own terminal. Data is transferred to the OSU. The data transferred from the OSU of the exchange to the DSUs of a plurality of subscriber terminals includes information on the timing of data transfer assigned to each of these terminals. This allocation is performed according to the amount of data required to be transferred at each terminal. Further, as shown in FIG. 5, each of the above-mentioned data includes a synchronization pattern unique to each source. The DSU of each subscriber terminal can receive the data transferred from the OSU of the exchange by detecting the synchronization pattern of the OSU of the exchange, and the OSU of the exchange can detect the synchronization pattern of each subscriber terminal. Thus, it is possible to receive data from each subscriber terminal.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記の各端
末において転送が要求されるデータの量が変化すると、
親局（交換機のＯＳＵ）は、各端末に割り当てるデータ
転送のタイミングを変更する必要が生ずる。変更された
タイミング割り当ての情報は、図５の交換機のＯＳＵか
ら複数の加入者端末のＤＳＵへのデータの中に含まれ、
各加入者端末は、この情報に対応して、直ちに、その周
期内において、交換機のＯＳＵに対してデータを転送す
るタイミングを変更する。By the way, when the amount of data required to be transferred in each of the above terminals changes,
The master station (OSU of the exchange) needs to change the timing of data transfer assigned to each terminal. The changed timing allocation information is included in the data from the exchange OSU to the plurality of subscriber terminal DSUs of FIG.
In response to this information, each subscriber terminal immediately changes the timing of data transfer to the OSU of the exchange within the cycle.
【０００６】しかしながら、従来、交換機のＯＳＵのデ
ータ受信側においては、上記の各加入者端末からのデー
タ転送の位相（タイミング）の変更に対して、再び、同
期検出を行う。その為、一旦、同期外れが起こり、加入
者端末から交換機に連続的に転送されるべきデータが瞬
断することになる。さらに、データの中には、各加入者
端末固有の同期パターンに一致するパターンが含まれる
ことも考えられるので、擬似同期に入る恐れもある。However, conventionally, on the data receiving side of the OSU of the exchange, the synchronization detection is performed again with respect to the change of the phase (timing) of the data transfer from each subscriber terminal. Therefore, once the synchronization is lost, the data to be continuously transferred from the subscriber terminal to the exchange is momentarily cut off. Furthermore, since the data may include a pattern that matches the synchronization pattern unique to each subscriber terminal, pseudo synchronization may occur.
【０００７】そこで、本発明は、親局のデータ受信側に
設けられ、同期外れや擬似同期に入ることなく、無瞬断
で、子局から親局へ転送されるデータの位相の変更に対
応できる受信信号同期回路を提供することを目的とす
る。Therefore, the present invention is provided on the data receiving side of the master station and corresponds to the change of the phase of the data transferred from the slave station to the master station without any out-of-sync or pseudo-synchronization. It is an object of the present invention to provide a reception signal synchronizing circuit that can be performed.
【０００８】[0008]
【課題を解決するための手段】図１は、親局と該親局に
バス接続される複数の子局との間において所定の周期内
でバースト的に情報をやりとりするバースト・バイ・バ
ースト(burst-by-burst)データ転送システムの親局にお
いて、本発明に従い、各子局からの信号の同期をとるた
めの受信信号同期回路の基本構成を示す図である。図１
において、１は送受信手段、２は送信情報発生手段、３
は端末発情報受信手段、４は位相情報発生手段、５は同
期検出手段、６は差分検出手段、７は位相シフト調整手
段、そして、８は伝送路である。FIG. 1 shows a burst-by-burst (burst-by-burst (burst-by-burst) method for exchanging information in a burst within a predetermined period between a master station and a plurality of slave stations connected to the master station by a bus. FIG. 6 is a diagram showing a basic configuration of a reception signal synchronization circuit for synchronizing signals from respective slave stations according to the present invention in a master station of a burst-by-burst data transfer system. Figure 1
In the figure, 1 is a transmission / reception means, 2 is a transmission information generation means, 3
Is a terminal-originated information receiving means, 4 is a phase information generating means, 5 is a synchronization detecting means, 6 is a difference detecting means, 7 is a phase shift adjusting means, and 8 is a transmission line.
【０００９】伝送路８は、複数の子局と当該親局とを接
続する。送受信手段１は、当該親局から複数の子局へ転
送すべきデータを含む送信ビット列を、該複数の子局へ
送信し、該複数の子局から転送されてきた信号を受信し
て受信ビット列として出力する。送信情報発生手段２
は、親局から複数の子局へ転送するデータを含むビット
列を発生する。The transmission line 8 connects a plurality of child stations and the parent station. The transmitting / receiving means 1 transmits a transmission bit string including data to be transferred from the parent station to a plurality of child stations to the plurality of child stations, receives a signal transferred from the plurality of child stations, and receives the received bit string. Output as. Transmission information generation means 2
Generates a bit string containing data to be transferred from the master station to a plurality of slave stations.
【００１０】端末発情報受信手段３は、複数の子局から
受信した受信ビット列を受ける。前記送信情報発生手段
２は、前記複数の子局が当該親局に対してデータを転送
するタイミングについての情報を発生し、前記送信ビッ
ト列に含ませる位相情報発生手段４を含む。前記端末発
情報受信手段３は、各子局毎に設けられ、前記複数の子
局から受信した受信ビット列において、各子局固有の同
期パターンを前記所定の周期毎に検出することにより、
各子局から受信した受信ビット列の同期をとる同期検出
手段５を含む。The terminal-originated information receiving means 3 receives a received bit string received from a plurality of slave stations. The transmission information generating means 2 includes phase information generating means 4 for generating information about the timing at which the plurality of slave stations transfer data to the master station and including the information in the transmission bit string. The terminal-originated information receiving means 3 is provided for each slave station, and in the received bit string received from the plurality of slave stations, detects a synchronization pattern peculiar to each slave station at each of the predetermined cycles,
A synchronization detecting means 5 for synchronizing the received bit string received from each slave station is included.
【００１１】差分検出手段６は、各子局毎に設けられ、
前記位相情報発生手段４が発生したタイミングについて
の情報の、各子局毎の変化量を検出する。前記同期検出
手段５は、各子局毎に設けられ、前記変化量の情報に基
づいて、該同期検出手段５が各子局から受信した受信ビ
ット列において前記所定の周期毎に検出するはずの同期
パターンを次に検出するタイミングを予測する位相シフ
ト調整手段７を含む。The difference detecting means 6 is provided for each slave station,
The amount of change of the information about the timing generated by the phase information generating means 4 is detected for each slave station. The synchronization detecting means 5 is provided for each slave station, and based on the information on the amount of change, the synchronization detecting means 5 should detect synchronization in the received bit string received from each slave station at every predetermined cycle. It includes a phase shift adjusting means 7 for predicting the timing of the next detection of the pattern.
【００１２】[0012]
【作用】本発明の受信信号同期回路によれば、差分検出
手段６によって、前記位相情報発生手段４が発生したタ
イミングについての情報の、各子局毎の変化量が検出さ
れ、前記同期検出手段５においては、位相シフト調整手
段７によって、これらの変化量の情報に基づいて、該同
期検出手段５が各子局から受信した受信ビット列におい
て前記所定の周期毎に検出するはずの同期パターンを次
に検出するタイミングを予測するを含む。したがって、
各子局から受信した受信ビット列の位相が変更されて
も、同期検出手段５は、同期外れを起こすことなく、無
瞬断で、各子局から受信した受信ビット列の同期をとる
ことができる。According to the received signal synchronizing circuit of the present invention, the difference detecting means 6 detects the amount of change of the information about the timing generated by the phase information generating means 4 for each slave station, and the synchronization detecting means. 5, the phase shift adjusting means 7 determines the synchronization pattern which the synchronization detecting means 5 should detect in the reception bit string received from each slave station at each of the predetermined cycles, based on the information on the change amounts. Includes predicting the timing of detection. Therefore,
Even if the phase of the received bit string received from each slave station is changed, the synchronization detecting means 5 can synchronize the received bit string received from each slave station without any out-of-sync, without interruption.
【００１３】[0013]
【実施例】図２は、本発明の受信信号同期回路の実施例
の構成を示す図である。図２において、１０は送受信
部、１１は送信情報発生部、１２は受信情報処理回路、
１３ｉ（ｉ＝１〜ｎ）は、各子局ｉに対応して設けられ
た位相差分検出回路、そして、１４ｉ（ｉ＝１〜ｎ）
は、各子局ｉに対応して設けられた同期回路である。FIG. 2 is a diagram showing a configuration of an embodiment of a received signal synchronizing circuit of the present invention. In FIG. 2, 10 is a transmission / reception unit, 11 is a transmission information generation unit, 12 is a reception information processing circuit,
13i (i = 1 to n) is a phase difference detection circuit provided corresponding to each slave station i, and 14i (i = 1 to n).
Is a synchronization circuit provided for each slave station i.
【００１４】送受信部１０は、当該親局から複数の子局
へ転送すべきデータを含む送信ビット列を、該複数の子
局へ送信し、該複数の子局から転送されてきた信号を受
信して受信ビット列として出力する。送信情報発生部１
１は、例えば、ＣＰＵ等を備えて、親局から複数の子局
へ転送するデータを含む送信ビット列を発生する。該送
信情報発生部１１においては、前記複数の子局が当該親
局に対してデータを転送するタイミングについての情報
を発生し、前記送信ビット列に含ませる機能を有する。
受信情報処理回路１２は、複数の子局から受信した受信
ビット列を受ける。該受信情報処理回路１２が含む同期
検出回路１４ｉ（ｉ＝１〜ｎ）の各々は、複数の子局か
ら受信した受信ビット列において、各子局固有の同期パ
ターンを前記所定の周期毎に検出することにより、各子
局から受信した受信ビット列の同期をとる。The transmission / reception unit 10 transmits a transmission bit string including data to be transferred from the parent station to a plurality of child stations to the plurality of child stations, and receives a signal transferred from the plurality of child stations. And outputs as a received bit string. Transmission information generator 1
1 includes, for example, a CPU, and generates a transmission bit string including data to be transferred from a master station to a plurality of slave stations. The transmission information generation unit 11 has a function of generating information about the timing at which the plurality of slave stations transfer data to the master station and including the information in the transmission bit string.
The reception information processing circuit 12 receives a reception bit string received from a plurality of child stations. Each of the synchronization detection circuits 14i (i = 1 to n) included in the reception information processing circuit 12 detects a synchronization pattern peculiar to each slave station in the reception bit string received from a plurality of slave stations at each of the predetermined cycles. As a result, the received bit string received from each slave station is synchronized.
【００１５】位相差分検出回路１３ｉ（ｉ＝１〜ｎ）の
各々は、前記位相情報発生手段４が発生したタイミング
についての情報の、各子局毎の変化量を検出する。位相
差分検出回路１３ｉ（ｉ＝１〜ｎ）の各々は、現サイク
ル（例えば、図５の２．５msecの周期）において、上記
の送信情報発生部１１が、当該子局に対して割り当てた
位相情報を記憶する位相現サイクル位相レジスタ２２、
直前のサイクルにおいて、上記の送信情報発生部１１
が、対応する子局に対して割り当てた位相情報を記憶す
る直前サイクル位相レジスタ２１、および、両レジスタ
に記憶する位相の差分を求める位相差分演算回路２０を
有する。Each of the phase difference detection circuits 13i (i = 1 to n) detects the amount of change of the information about the timing generated by the phase information generating means 4 for each slave station. Each of the phase difference detection circuits 13i (i = 1 to n) has a phase assigned by the transmission information generation unit 11 to the slave station in the current cycle (for example, a cycle of 2.5 msec in FIG. 5). A phase current cycle phase register 22 for storing information,
In the immediately preceding cycle, the above-mentioned transmission information generation unit 11
Has a previous cycle phase register 21 that stores the phase information assigned to the corresponding slave station, and a phase difference calculation circuit 20 that obtains the difference between the phases stored in both registers.
【００１６】上記の同期検出回路１４ｉ（ｉ＝１〜ｎ）
の各々は、前記変化量の情報に基づいて、該同期検出手
段５が各子局から受信した受信ビット列において前記所
定の周期毎に検出するはずの同期パターンを次に検出す
るタイミングを予測する。同期検出回路１４ｉ（ｉ＝１
〜ｎ）の各々は、イネーブル信号を受信している間にお
いて、対応する子局に固有の同期パターンを受信ビット
列から検出する同期パターン検出回路２３、該同期パタ
ーン検出回路２３における該パターンの検出に応じてリ
セットされ、該受信ビット列の受信タイミング（クロッ
ク）をカウントするカウンタ２４、および、上記の位相
の差分の値、および、該カウンタ２４のカウント出力を
入力して、その入力に応じて、前記同期パターン検出回
路２３に対してイネーブル信号を発生するデコーダ２５
を有する。The above synchronization detection circuit 14i (i = 1 to n)
On the basis of the information on the amount of change, the synchronization detecting means 5 predicts the timing of the next detection of the synchronization pattern which is supposed to be detected at the predetermined cycle in the received bit string received from each slave station. Sync detection circuit 14i (i = 1
Each of (n) to (n) detects a synchronization pattern detection circuit 23 that detects a synchronization pattern unique to the corresponding slave station from the received bit string while the enable signal is being received, and the synchronization pattern detection circuit 23 detects the pattern. A counter 24 that is reset in response to the received bit string and counts the reception timing (clock) of the received bit string, the value of the phase difference, and the count output of the counter 24 are input, and the counter is input in accordance with the input. Decoder 25 that generates an enable signal for the synchronization pattern detection circuit 23
Have.
【００１７】デコーダ２５は、上記の位相の差分の値が
０であるとき、すなわち、直前のサイクルと現サイクル
とで、対応する子局に割り当てられたデータ転送タイミ
ングに変更がないときは、カウント２４の出力が、この
１サイクルに対応するカウントになると上記のイネーブ
ル信号を出力する。すなわち、このイネーブル信号は、
各サイクルにおいて対応する子局からの同期パターンを
受信することが予測されるタイミングで有効となる。上
記の位相の差分の値が０でないとき、すなわち、直前の
サイクルと現サイクルとで、対応する子局に割り当てら
れたデータ転送タイミングに変更があるときは、デコー
ダ２５は、カウント２４の出力に該差分を加えた値が、
上記の１サイクルに対応するタイミングで上記のイネー
ブル信号を出力する。こうして、上記の対応する子局か
らの同期パターンを受信することが予測されるタイミン
グが、上記の位相差分検出回路１３ｉで検出された位相
の変更に応じて調整されるので、同期外れを起こさず、
無瞬断で、この子局から転送されたデータを正常に受信
することができる。また、同期外れを起こさないことに
より、対応する同期パターン以外のデータ部分等から同
じパターンを検出して擬似同期に入ることもない。The decoder 25 counts when the value of the phase difference is 0, that is, when there is no change in the data transfer timing assigned to the corresponding slave station in the immediately preceding cycle and the current cycle. When the output of 24 reaches the count corresponding to this one cycle, the enable signal is output. That is, this enable signal is
It becomes valid at the timing when it is predicted that the synchronization pattern from the corresponding slave station is received in each cycle. When the value of the phase difference is not 0, that is, when there is a change in the data transfer timing assigned to the corresponding slave station in the immediately preceding cycle and the current cycle, the decoder 25 outputs the count 24. The value obtained by adding the difference is
The enable signal is output at the timing corresponding to the one cycle. In this way, the timing at which it is predicted to receive the synchronization pattern from the corresponding slave station is adjusted according to the change in the phase detected by the phase difference detection circuit 13i, so that the synchronization is not lost. ,
The data transferred from this slave station can be normally received without interruption. Further, by not causing the synchronization loss, the same pattern is not detected from the data portion other than the corresponding synchronization pattern and the pseudo synchronization is not started.
【００１８】尚、もし、仮に、同期外れが起こると、す
なわち、同期パターン検出回路２３が、上記のイネーブ
ル信号が有効となるタイミングで対応する同期パターン
を検出できなかったときは、カウンタ２４にリセット信
号が供給されないため、カウンタ２４のカウントが増大
し、デコーダ２５は、これを検出して同期外れアラーム
信号を出力する。Note that if the synchronization is lost, that is, if the synchronization pattern detection circuit 23 cannot detect the corresponding synchronization pattern at the timing when the enable signal becomes valid, the counter 24 is reset. Since no signal is supplied, the count of the counter 24 increases, and the decoder 25 detects this and outputs an out-of-sync alarm signal.
【００１９】図３は、ある子局に割り当てられたデータ
転送のタイミングが、各サイクルでＯＳＵからＤＳＵに
転送されるデータの終端から、それぞれ、Ａ，Ｂ，およ
び，Ｃの位相になるように、通信システムの運用の間
に、変更される様子を示す図である。同期パターン検出
の予想位置（位相）が、各サイクルでＯＳＵからＤＳＵ
に転送されるデータの終端から、それぞれ、ＡからＢに
変更される際には、変更前後の位相の差分（Ｂ−Ａ）だ
け同期パターン検出の予想位置（位相）を移動し、ま
た、同期パターン検出の予想位置（位相）が、各サイク
ルでＯＳＵからＤＳＵに転送されるデータの終端から、
それぞれ、ＢからＣに変更される際には、変更前後の位
相の差分（Ｃ−Ｂ）だけ同期パターン検出の予想位置
（位相）を移動することになる。尚、図３においては、
それぞれの子局からの伝送遅延を一定としている。これ
は、各子局における応答遅延時間を、各子局の親局から
の距離に応じて設定することにより可能である。FIG. 3 shows that the timing of data transfer assigned to a certain slave station is A, B, and C phases from the end of the data transferred from the OSU to the DSU in each cycle. FIG. 8 is a diagram showing a state of being changed during the operation of the communication system. The expected position (phase) of sync pattern detection is from OSU to DSU in each cycle.
When changing from A to B from the end of the data transferred to, the expected position (phase) of synchronization pattern detection is moved by the difference (BA) between the phases before and after the change, and the synchronization is detected. The expected position (phase) of pattern detection is from the end of data transferred from OSU to DSU in each cycle,
When each is changed from B to C, the expected position (phase) of synchronization pattern detection is moved by the difference (CB) between the phases before and after the change. In addition, in FIG.
The transmission delay from each slave station is constant. This can be done by setting the response delay time in each slave station according to the distance of each slave station from the master station.
【００２０】[0020]
【発明の効果】以上説明したように、本発明の受信信号
同期回路によれば、同期外れや擬似同期に入ることな
く、無瞬断で、子局から親局へ転送されるデータの位相
の変更に対応できる。As described above, according to the received signal synchronizing circuit of the present invention, the phase of the data transferred from the slave station to the master station can be transferred without interruption without any loss of synchronization or pseudo synchronization. Can respond to changes.
【図１】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の実施例の構成を示す図である。FIG. 2 is a diagram showing a configuration of an exemplary embodiment of the present invention.
【図３】図３は、ある子局に割り当てられたデータ転送
のタイミングが、各サイクルでＯＳＵからＤＳＵに転送
されるデータの終端から、それぞれ、Ａ，Ｂ，および，
Ｃの位相になるように、通信システムの運用の間に、変
更される様子を示す図である。FIG. 3 is a timing chart of data transfer assigned to a certain slave station from the end of data transferred from OSU to DSU in each cycle, respectively, A, B, and
It is a figure which shows a mode that it is changed so that it may become the phase of C during operation | movement of a communication system.
【図４】図４は、本発明が適用されるバースト・バイ・
バーストのデータ転送システムの１例として、ディジタ
ル交換機と、該ディジタル交換機と接続する１本の伝送
路にバス接続される複数の加入者端末からなる構成を示
す図である。FIG. 4 is a burst-by-cycle to which the present invention is applied.
FIG. 1 is a diagram showing, as an example of a burst data transfer system, a configuration including a digital exchange and a plurality of subscriber terminals bus-connected to one transmission line connected to the digital exchange.
【図５】図５は、図４のような構成において、交換機の
ＯＳＵと複数の加入者端末のＤＳＵとの間で行われる半
２重通信のタイミングを示す図である。FIG. 5 is a diagram showing a timing of half-duplex communication performed between the OSU of the exchange and the DSUs of the plurality of subscriber terminals in the configuration as shown in FIG.
１…送受信手段
２…送信情報発生手段
３…端末発情報受信手段
４…位相情報発生手段
５…同期検出手段
６…差分検出手段
７…位相シフト調整手段
８…伝送路
１０…送受信部
１１…送信情報発生部
１２…受信情報処理回路
１３ｉ（ｉ＝１〜ｎ）…各子局ｉに対応して設けられた
位相差分検出回路
１４ｉ（ｉ＝１〜ｎ）…各子局ｉに対応して設けられた
同期回路DESCRIPTION OF SYMBOLS 1 ... Transmission / reception means 2 ... Transmission information generation means 3 ... Terminal origination information reception means 4 ... Phase information generation means 5 ... Synchronization detection means 6 ... Difference detection means 7 ... Phase shift adjustment means 8 ... Transmission path 10 ... Transmission / reception section 11 ... Transmission Information generating unit 12 ... Reception information processing circuit 13i (i = 1 to n) ... Phase difference detection circuit 14i (i = 1 to n) provided corresponding to each slave station i ... Corresponding to each slave station i Synchronous circuit provided
Claims (3)
局との間において所定の周期内でバースト的に情報をや
りとりする通信システムの親局において、各子局からの
信号の同期をとるための受信信号同期回路において、 当該親局から複数の子局へ転送すべきデータを含む送信
ビット列を、該複数の子局へ送信し、該複数の子局から
転送されてきた信号を受信して受信ビット列として出力
する送受信手段（１）と、 親局から複数の子局へ転送するデータを含むビット列を
発生する送信情報発生手段（２）と、 複数の子局から受信した受信ビット列を受ける端末発情
報受信手段（３）とを有してなり、 前記送信情報発生手段（２）は、前記複数の子局が当該
親局に対してデータを転送するタイミングについての情
報を発生し、前記送信ビット列に含ませる位相情報発生
手段（４）を含み、 前記端末発情報受信手段（３）は、前記複数の子局から
受信した受信ビット列において、各子局固有の同期パタ
ーンを前記所定の周期毎に検出することにより、各子局
から受信した受信ビット列の同期をとる同期検出手段
（５）を各子局毎に有し、 前記受信信号同期回路は、前記位相情報発生手段（４）
が発生したタイミングについての情報の、各子局毎の変
化量を検出する差分検出手段（６）を、各子局毎に有
し、 前記同期検出手段（５）は、前記変化量の情報に基づい
て、該同期検出手段（５）が各子局から受信した受信ビ
ット列において前記所定の周期毎に検出するはずの同期
パターンを次に検出するタイミングを予測する位相シフ
ト調整手段（７）を各子局毎に有することを特徴とする
受信信号同期回路。1. A master station of a communication system in which information is bursty exchanged within a predetermined period between a master station and a plurality of slave stations bus-connected to the master station, A signal transmitted from the plurality of slave stations by transmitting a transmission bit string including data to be transferred from the master station to the plurality of slave stations in the reception signal synchronization circuit for synchronization. A transmitting / receiving means (1) for receiving and outputting as a received bit string, a transmission information generating means (2) for generating a bit string containing data to be transferred from the master station to a plurality of slave stations, and a reception received from a plurality of slave stations. And a transmission information generation means (2) for generating information about the timing at which the plurality of slave stations transfer data to the master station. And the transmission bit In the received bit string received from the plurality of slave stations, the synchronization information peculiar to each slave station is provided every predetermined period. Each slave station has a synchronization detecting means (5) for synchronizing the received bit string received from each slave station by detecting, and the reception signal synchronizing circuit has the phase information generating means (4).
Each of the slave stations has a difference detecting means (6) for detecting an amount of change of information on the timing of occurrence of each of the slave stations, and the synchronization detecting means (5) is provided for the information of the change amount. On the basis of the phase shift adjusting means (7), the synchronization detecting means (5) predicts the timing of the next detection of the synchronization pattern which should be detected in each of the predetermined cycles in the received bit string received from each slave station. A reception signal synchronization circuit, which is provided for each slave station.
て、前記送信情報発生手段（２）が、当該子局に対して
割り当てた位相情報を記憶する位相現サイクル位相レジ
スタ（２２）、直前のサイクルにおいて、前記送信情報
発生手段（２）が、対応する子局に対して割り当てた位
相情報を記憶する直前サイクル位相レジスタ（２１）、
および、両レジスタに記憶する位相の差分を求める位相
差分演算回路（２０）を有する請求項１記載の受信信号
同期回路。2. The difference detecting means 6 includes a phase current cycle phase register (22) immediately before the phase current cycle phase register (22) for storing the phase information assigned to the slave station by the transmission information generating means (2) in the current cycle. In the cycle, the transmission information generating means (2) stores the phase information assigned to the corresponding slave station, immediately before the cycle phase register (21),
The received signal synchronizing circuit according to claim 1, further comprising a phase difference calculating circuit (20) for obtaining a difference between phases stored in both registers.
信号を受信している間において、対応する子局に固有の
同期パターンを受信ビット列から検出する同期パターン
検出回路（２３）、該同期パターン検出回路（２３）に
おける該パターンの検出に応じてリセットされ、該受信
ビット列の受信クロックをカウントするカウンタ（２
４）、および、前記位相の差分の値、および、該カウン
タ（２４）のカウント出力を入力して、その入力に応じ
て、前記同期パターン検出回路（２３）に対してイネー
ブル信号を発生するデコーダ（２５）を有する請求項１
記載の受信信号同期回路。3. The synchronization pattern detecting circuit (23) for detecting a synchronization pattern unique to a corresponding slave station from a received bit string while the enable signal is being received, the synchronization pattern (5). A counter (2) that is reset in response to the detection of the pattern in the detection circuit (23) and counts the reception clock of the reception bit string.
4) and the value of the phase difference and the count output of the counter (24) are input, and a decoder for generating an enable signal to the synchronization pattern detection circuit (23) in accordance with the input Claim 1 having (25)
The received signal synchronization circuit described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188727A JPH0537501A (en) | 1991-07-29 | 1991-07-29 | Reception signal synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188727A JPH0537501A (en) | 1991-07-29 | 1991-07-29 | Reception signal synchronization circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537501A true JPH0537501A (en) | 1993-02-12 |
Family
ID=16228724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188727A Withdrawn JPH0537501A (en) | 1991-07-29 | 1991-07-29 | Reception signal synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537501A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002204188A (en) * | 2000-12-28 | 2002-07-19 | Sumitomo Electric Ind Ltd | Communication method for power line transfer |
-
1991
- 1991-07-29 JP JP3188727A patent/JPH0537501A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002204188A (en) * | 2000-12-28 | 2002-07-19 | Sumitomo Electric Ind Ltd | Communication method for power line transfer |
| JP4512961B2 (en) * | 2000-12-28 | 2010-07-28 | 住友電気工業株式会社 | Communication method in power line carrier |
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