JPH0536932A - Semiconductor storage device - Google Patents
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- JPH0536932A JPH0536932A JP3192850A JP19285091A JPH0536932A JP H0536932 A JPH0536932 A JP H0536932A JP 3192850 A JP3192850 A JP 3192850A JP 19285091 A JP19285091 A JP 19285091A JP H0536932 A JPH0536932 A JP H0536932A
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体集積回路の配線構造に適用して有効な技術
に関し、特に、ワード線の低抵抗化のために裏打ち用金
属配線を設けるようにした所謂「ワードシャント構造」
を採る半導体記憶装置に適用して有効な技術に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit technology and a technology effective when applied to a wiring structure of a semiconductor integrated circuit, and more particularly, to provide a metal wiring for a backing to reduce the resistance of a word line. So-called "word shunt structure"
The present invention relates to a technique effectively applied to a semiconductor memory device adopting the above.
【0002】[0002]
【従来の技術】ダイナミック型RAM(DRAM)で
は、データ線(ビット線)が第1のAl配線層にて形成
され、一方、ワード線がポリシリコンやポリシリサイド
等の比較的抵抗値の高い配線層(ワード線配線層)に形
成されている。このような構成においては、ワード線の
駆動端から終端までの駆動信号の伝播遅延が大きいた
め、これを最小限にすべく、ワードシャント構造が用い
られている。このワードシャント構造が用いられた半導
体記憶装置(DRAM)ではワード線に沿って、このワ
ード線用配線層よりも抵抗値の低い裏打ち用の配線層
(例えば第2のAl配線層)が配設され、上記ワード線
用配線層を裏打ち用配線層に導電接続(ショート)させ
て駆動信号の伝播遅延を防ぐようにしている(例えば特
公昭57−46658号によって公知)。2. Description of the Related Art In a dynamic RAM (DRAM), a data line (bit line) is formed of a first Al wiring layer, while a word line is a wiring having a relatively high resistance value such as polysilicon or polysilicide. It is formed in a layer (word line wiring layer). In such a configuration, since the propagation delay of the drive signal from the drive end to the end of the word line is large, the word shunt structure is used to minimize this. In a semiconductor memory device (DRAM) using this word shunt structure, a wiring layer for backing (for example, a second Al wiring layer) having a resistance value lower than that of the wiring layer for word lines is arranged along the word line. The word line wiring layer is conductively connected (short-circuited) to the backing wiring layer to prevent the drive signal propagation delay (for example, known from Japanese Patent Publication No. 57-46658).
【0003】このような従来のDRAMに採用されてい
たワードシャント領域における裏打ちの配線とワード線
(トランスファゲート)との接続状態を図4に示す。同
図中、WL0,WL1,WL2,WL3はワード線(トラン
スファゲート)でポリシリコン,ポリサイド等で形成さ
れ、SL0,SL1,SL2,SL3は裏打ち用配線でAl
配線層(第2のAl配線層)に形成されている(後述の
図3参照)。また、ML0,ML1,ML2,ML3は、上
記ワード線WL0〜WL3と裏打ち用配線SL0〜SL3と
を導電接続させるための中継アルミ領域(中継配線層)
である。かかるワードシャント構造では、中継アルミ領
域ML0〜ML3は、上記裏打ち用配線SL0〜SL3が形
成されたAl配線層(第2のAl配線層)とは異なるA
l配線層(第2のAl配線層)で形成され、これら中継
アルミ領域ML0〜ML3は、夫々の領域に設けられたコ
ンタクトホールCONT0〜T3を介してワード線WL0
〜WL3に、またスルーホールTH0〜TH3を介して夫
々裏打ち用配線SL0〜SL3に接続されている。このよ
うなワードシャント構造を採る半導体記憶装置(DRA
M)の一例として、例えば日立製作所のHM51410
0が知られている。FIG. 4 shows a connection state between a backing wiring and a word line (transfer gate) in a word shunt region used in such a conventional DRAM. In the figure, WL0, WL1, WL2, and WL3 are word lines (transfer gates) made of polysilicon, polycide, etc., and SL0, SL1, SL2, and SL3 are backing wirings made of Al.
It is formed on the wiring layer (second Al wiring layer) (see FIG. 3 described later). ML0, ML1, ML2, and ML3 are relay aluminum regions (relay wiring layers) for conductively connecting the word lines WL0 to WL3 and the backing wirings SL0 to SL3.
Is. In such a word shunt structure, the relay aluminum regions ML0 to ML3 are different from the Al wiring layer (second Al wiring layer) in which the backing wirings SL0 to SL3 are formed.
The relay aluminum regions ML0 to ML3 are formed of a 1-wiring layer (second Al wiring layer), and the word line WL0 is formed through the contact holes CONT0 to T3 provided in the respective regions.
To WL3, and through wirings TH0 to TH3, respectively, to backing wirings SL0 to SL3. A semiconductor memory device (DRA having such a word shunt structure)
As an example of M), for example, Hitachi's HM51410
0 is known.
【0004】[0004]
【発明が解決しようとする課題】しかし、DRAMは、
一方でその記憶容量の増大並びに高速化を図るため回路
素子の微細化とともにメモリを構成するMOSトランス
ファゲートのピッチ、即ちワード線の設置間隔を狭める
ことが望まれている。然るに、上記従来のDRAMでは
図4に示すように、裏打ち用配線SL0〜SL3とトラン
スファゲートを形成するワード線WL0〜WL3とを夫々
導電接続するための中継アルミ領域の横幅がコンタクト
ホールやスルーホールを形成する関係で上記配線SL0
〜SL3,WL0〜WL3より幅広となる。これはワード
線と裏打ち用配線とを正常に導通させるスルーホールの
幅をある程度確保しなければならないことや、トランス
ファゲートと裏打ち用配線との合わせ余裕、更にはスル
ーホール形成部のスペースに余裕を持たせなければなら
ないためである。従って、ワードシャントが形成される
領域では、ワード線同士のピッチが広がってしまい特に
中継アルミ領域付近の各素子の配線の横幅が広くなる。However, the DRAM is
On the other hand, in order to increase the storage capacity and increase the speed, it is desired to reduce the pitch of the MOS transfer gates forming the memory, that is, the installation interval of the word lines as well as the miniaturization of the circuit elements. However, in the conventional DRAM described above, as shown in FIG. 4, the lateral widths of the relay aluminum regions for conductively connecting the backing wirings SL0 to SL3 and the word lines WL0 to WL3 forming the transfer gates have contact holes and through holes, respectively. To form the wiring SL0.
Wider than SL3 and WL0 to WL3. This is because it is necessary to secure a certain width of the through hole that allows normal conduction between the word line and the backing wiring, the alignment margin between the transfer gate and the backing wiring, and further, the space for the through hole forming portion. This is because they must have it. Therefore, in the region where the word shunt is formed, the pitch between the word lines is widened, and the lateral width of the wiring of each element especially near the relay aluminum region is widened.
【0005】このため、ワード線同士の間にできるピッ
チがメモリアレイが形成された領域でもこのワードシャ
ント領域でのピッチに束縛されて制限されることとな
り、メモリアレイ領域においては、より多くのワード線
を形成することが設計上可能な場合であっても、ワード
シャント領域に形成可能なワード線の数が制約されるた
めDRAMの記憶容量増大および高速化を図ることが困
難であった。Therefore, the pitch formed between the word lines is restricted by the pitch in the word shunt area even in the area where the memory array is formed, and more words are formed in the memory array area. Even if it is possible to form lines by design, it is difficult to increase the storage capacity and speed of the DRAM because the number of word lines that can be formed in the word shunt region is limited.
【0006】本発明はかかる事情に鑑みてなされたもの
で、ワードシャント領域のワード線,裏打ち用配線の設
計ルールを緩和して、裏打ち用配線とワード線とを導通
させるスルーホールのための余裕や、ワード線あるいは
裏打ち用配線との合わせ余裕、更にはスルーホール形成
部のスペースにある程度の余裕を確保しつつ、一定幅の
ワードシャント領域に配設可能なワード線の本数を増や
し、もってDRAMの記憶容量増大および高速化を図る
ことをその目的とする。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。The present invention has been made in view of such circumstances, and relaxes the design rules of the word line and the backing wiring in the word shunt region to allow a through hole for connecting the backing wiring and the word line. In addition, the number of word lines that can be arranged in the word shunt area of a certain width is increased while securing a margin for matching with the word line or the wiring for backing and further a certain amount of space for the through hole forming portion, and thus a DRAM is provided. Its purpose is to increase the storage capacity and speed up. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0007】[0007]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置では、マト
リクス状に配置された複数個のメモリセルの選択端子を
高抵抗の導電層に形成されたワード線に結合すると共に
データ端子をビット線に結合して成るメモリセルアレイ
が複数のメモリアレイ領域に分割され、前記ワード線に
沿って低抵抗の裏打ち用配線が形成されると共に前記分
割されたメモリアレイ領域に挟まれた領域にワードシャ
ント領域が形成され、このワードシャント領域で前記ワ
ード線と裏打ち用配線とが導電接続され、更に、前記ワ
ード線若しくはワード線及び裏打ち用配線がワードシャ
ント領域内で切断され、該切断されたワード線若しくは
ワード線及び裏打ち用配線が前記ワード線よりも低抵抗
の配線層で接続するようになっている。The typical ones of the inventions disclosed in the present application will be outlined below. That is, in the semiconductor memory device of the present invention, the select terminals of a plurality of memory cells arranged in a matrix are connected to the word lines formed in the high resistance conductive layer and the data terminals are connected to the bit lines. The memory cell array is divided into a plurality of memory array regions, low-resistance backing wires are formed along the word lines, and word shunt regions are formed in regions sandwiched by the divided memory array regions. In the word shunt region, the word line and the wiring for backing are conductively connected, and further, the word line or the word line and the wiring for backing are cut in the word shunt region, and the cut word line or the word line and for backing The wiring is connected by a wiring layer having a resistance lower than that of the word line.
【0008】[0008]
【作用】前記した手段によれば、切断されたワード線,
裏打ち用配線若しくはワード線及び裏打ち用配線の接続
が、他の配線層、例えばワードシャント領域の第2のア
ルミ配線層(ビット線が形成される配線層)を用いて行
うことが可能となるので、切断されたワード線の本数分
必要であった幅の広い中継アルミ領域が不要となり、更
に切断されたワード線,裏打ち配線の幅だけワードシャ
ント領域の設計ルールが緩められる。According to the above-mentioned means, the disconnected word line,
Since it becomes possible to connect the backing wiring or the word line and the backing wiring using another wiring layer, for example, the second aluminum wiring layer (wiring layer in which the bit line is formed) in the word shunt region. A wide relay aluminum area, which is required for the number of cut word lines, becomes unnecessary, and the design rule of the word shunt area is relaxed by the width of the cut word lines and the backing wiring.
【0009】[0009]
【実施例】以下、本発明に係わる半導体記憶装置(DR
AM)の一実施例について添付図面を参照して説明す
る。図1には本発明の一実施例に係るワードシャント構
造が採用された半導体記憶装置1の回路構成が示され、
図2には当該半導体記憶装置のワードシャント領域WS
の一部詳細構成が平面図にて示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor memory devices (DR according to the present invention will be described below.
AM) will be described with reference to the accompanying drawings. FIG. 1 shows a circuit configuration of a semiconductor memory device 1 adopting a word shunt structure according to an embodiment of the present invention.
FIG. 2 shows the word shunt area WS of the semiconductor memory device.
A partial detailed configuration of is shown in a plan view.
【0010】図1の各回路ブロックを構成する回路素子
は、公知のMOS半導体集積回路製造技術によって、単
結晶シリコンのような1個の半導体基板上に形成され、
メモリアレイを形成するMOSは、本実施例では主にn
チャンネル型MOSが用いられている。The circuit elements constituting each circuit block in FIG. 1 are formed on a single semiconductor substrate such as single crystal silicon by a known MOS semiconductor integrated circuit manufacturing technique.
The MOS forming the memory array is mainly n in this embodiment.
A channel type MOS is used.
【0011】図1に示すように本実施例の半導体記憶装
置1は、1トランジスタ1キャバシタ型のメモリセルか
らなるダイナミックRAM(DRAM)であり、図中1
1はメモリセルアレイ、12はワードドライバ、13は
メモリセルアレイの間に設けられたワードシャント領域
(WS)である。このうちワードドライバ12には図示
省略のアドレスデコーダ,アドレスバッファが接続さ
れ、一方、メモリアレイ11のビット線が延びる方向に
は図示省略のセンスアンプアレイ,カラム選択スイッチ
回路,カラムアドレスデコーダ等が接続されている。As shown in FIG. 1, a semiconductor memory device 1 of this embodiment is a dynamic RAM (DRAM) composed of one-transistor / one-capacitor type memory cells.
Reference numeral 1 is a memory cell array, 12 is a word driver, and 13 is a word shunt region (WS) provided between the memory cell arrays. Of these, an address decoder and an address buffer (not shown) are connected to the word driver 12, while a sense amplifier array, a column selection switch circuit, a column address decoder and the like (not shown) are connected in the direction in which the bit lines of the memory array 11 extend. Has been done.
【0012】メモリセルアレイ11は、特に制限されな
いが、折返しビット線方式とされ、同図の水平方向に配
置されるn組の相補ビット線DLn・DLn*〜DLn・D
Ln*(図にはDLn・DLn*のみが示され、記号*は反
転若しくはローイネーブルであることを意味する)と、
垂直方向に配置される複数(m+1本)のワード線WL
0〜WLmが設けられ、これらn+1組の相補ビット線と
m+1本のワード線の交点に(n+1)×(m+1)個
のメモリセル10が格子状に配置されている。The memory cell array 11 is not particularly limited, but is of a folded bit line type, and n sets of complementary bit lines DLn.DLn * to DLn.D arranged in the horizontal direction in FIG.
Ln * (only DLn / DLn * is shown in the figure, and the symbol * means inversion or low enable),
Multiple (m + 1) word lines WL arranged in the vertical direction
0 to WLm are provided, and (n + 1) × (m + 1) memory cells 10 are arranged in a grid pattern at the intersections of these n + 1 complementary bit lines and m + 1 word lines.
【0013】メモリセルアレイ11の各メモリセル10
は、1トランジスタ型のメモリセルであり、それぞれ情
報蓄積用キャパシタ(以下単に「蓄積容量」と称す)C
s及びアドレス選択用MOSトランジスタQmにより構
成されている。メモリセルアレイ11の同一の行に配置
されるm+1個のメモリセル10のアドレス選択用MO
SトランジスタQmは、対応する相補ビット線DL0・
DL0*〜DLn・DLn*の非反転信号線又は反転信号線
に所定の規則性をもって交互に結合される。また、メモ
リセルアレイ11の同一の列に配置されるn+1個のメ
モリセル10のアドレス選択用MOSトランジスタQm
のゲート(トランスファゲート)は、対応するワード線
WL0〜WLmにそれぞれ共通結合される。各メモリセル
10の情報蓄積用キャパシタCsの他方の電極すなわち
セルプレートには、所定のセルフプレート電圧VPLが
共通に供給される。Each memory cell 10 of the memory cell array 11
Is a one-transistor type memory cell, each of which is an information storage capacitor (hereinafter simply referred to as “storage capacity”) C
s and an address selection MOS transistor Qm. Address selection MO of m + 1 memory cells 10 arranged in the same row of the memory cell array 11.
The S transistor Qm has a corresponding complementary bit line DL0.
DL0 * to DLn.multidot.DLn * non-inverted signal lines or inverted signal lines are alternately coupled with a predetermined regularity. Also, the address selecting MOS transistors Qm of the n + 1 memory cells 10 arranged in the same column of the memory cell array 11 are selected.
Of the gates (transfer gates) are commonly coupled to the corresponding word lines WL0 to WLm. A predetermined self-plate voltage VPL is commonly supplied to the other electrode of the information storage capacitor Cs of each memory cell 10, that is, the cell plate.
【0014】メモリセルアレイ11の要部を構成するワ
ード線WL0〜WLmは、前記ワードドライバ12の出力
端子に結合され、図示省略のローアドレスデコーダの出
力選択信号によって択一的に選択レベルに駆動される。
このローアドレスデコーダからのワード線選択信号を受
けたワードドライバ12は、ワード線選択信号によって
指示される1本のワード線を選択レベルに駆動する。The word lines WL0 to WLm forming the main part of the memory cell array 11 are coupled to the output terminals of the word driver 12 and selectively driven to a selection level by an output selection signal of a row address decoder (not shown). It
The word driver 12, which receives the word line selection signal from the row address decoder, drives one word line designated by the word line selection signal to the selection level.
【0015】また、前記ワードドライバ12では、相補
ビット線のピッチ毎に単位回路が配置されており、同単
位回路は、対応するワード線を非選択レベルに初期化す
るためのnチャンネル型MOSトランジスタQ40、対
応ワード線に選択駆動レベルを供給するためのnチャン
ネル型MOSトランジスタQ41、及び前記選択駆動レ
ベルをセルフ・ブートストラップするためのnチャンネ
ル型MOSトランジスタQ42を含む。図示例のワード
ドライバ12では、4組の前記単位回路を一ユニットと
して順次選択信号XDEC0〜XDECiが与えられ、
さらに各ユニットの単位回路には選択信号X00〜X1
1が与えられる。そして図示省略のローアドレスデコー
ダから出力される前記選択信号XDEC0〜XDECi
の内の一つと、前記選択信号X00〜X11の内の一つ
が選択レベルになったときに、ワードドライバ12に含
まれる1個の単位回路がこれに対応するワード線を電源
電圧Vcc以上のブートストラップされたレベルにて駆
動する。In the word driver 12, unit circuits are arranged at the pitches of complementary bit lines, and the unit circuits are n-channel MOS transistors for initializing the corresponding word lines to the non-selection level. Q40, an n-channel MOS transistor Q41 for supplying a selection drive level to the corresponding word line, and an n-channel MOS transistor Q42 for self-bootstrapping the selection drive level. In the word driver 12 of the illustrated example, the selection signals XDEC0 to XDECi are sequentially provided with four sets of the unit circuits as one unit,
Further, the unit circuit of each unit has selection signals X00 to X1.
1 is given. The selection signals XDEC0 to XDECi output from a row address decoder (not shown)
When one of the selection signals X00 to X11 becomes the selection level, one unit circuit included in the word driver 12 boots the corresponding word line to the power supply voltage Vcc or higher. Drive at a strapped level.
【0016】図2は、図1のメモリセルアレイ11a,
11b間に形成されたワードシャント領域13のみを抽
出して拡大図示した平面図である。同図に示すように、
本実施例のDRAM1では、8本のワード線WL0〜W
L7のうち2本のワード線(図示例ではWL3,WL4)
がワードシャント領域13の両端側にて切断され、この
切断された2本のワード線WL3,WL4がその切断領域
の間を結ぶ中継Al配線ML3c,ML4cにて電気的
に結ばれるようになっている。この中継Al配線は、他
の中継アルミ領域ML0,ML1,…とは異なり、これら
中継アルミ領域が形成された第1のワードシャント領域
13aの外側に形成された中継Al基部ML3a,ML
3b及びML4a,Ml4bを、接続用の細いアルミ接
続線ML3c,ML4cにて夫々導電接続するものであ
り、この細いアルミ接続線ML3c,ML4cは、中継
アルミ領域ML0〜2,ML5〜7が形成されたAl配線層
(メモリアレイ領域でビット線が形成される配線層、第
1のアルミ配線層)を上記中継アルミ領域ML0〜2,M
L5〜7の間を縫うように配線されて、ワードシャント領
域13の図2中縦方向の幅L13を狭めるようにしてい
る。このアルミ接続線によって互いに接続された中継A
l基部ML3a,3b,ML4a,4bは、上記切断さ
れたワード配線の両端WL31,WL32,WL41,WL42
にコンタクトホールCONT3a,3b,CONT4
a,4bを介して夫々導電接続され、一方で、ワード線
WL3,WL4を夫々裏打ちする裏打ち用配線(第2のア
ルミ配線層に形成されている)の両端SL30,SL31,
SL40,SL41に、夫々、スルーホールTH3a,3
b,TH4a,4bを介して接続されている。FIG. 2 is a block diagram of the memory cell array 11a of FIG.
It is the top view which extracted and expanded only the word shunt area | region 13 formed between 11b. As shown in the figure,
In the DRAM 1 of this embodiment, eight word lines WL0 to W0
Two word lines of L7 (WL3, WL4 in the example shown)
Are cut at both ends of the word shunt region 13, and the two cut word lines WL3, WL4 are electrically connected by relay Al wirings ML3c, ML4c connecting the cut regions. There is. This relay Al wiring is different from the other relay aluminum regions ML0, ML1, ..., And the relay Al bases ML3a, ML formed outside the first word shunt region 13a in which these relay aluminum regions are formed.
3b and ML4a, M14b are conductively connected by thin aluminum connecting lines ML3c, ML4c for connection, respectively, and the thin aluminum connecting lines ML3c, ML4c are formed with relay aluminum regions ML0-2, ML5-7. The Al wiring layer (the wiring layer in which the bit line is formed in the memory array area, the first aluminum wiring layer) is used as the relay aluminum area ML0-2, M.
Wiring is sewn between L5 and L7 so that the width L13 of the word shunt region 13 in the vertical direction in FIG. 2 is narrowed. Relay A connected to each other by this aluminum connecting wire
The l bases ML3a, 3b, ML4a, 4b are at both ends WL31, WL32, WL41, WL42 of the cut word line.
Contact holes CONT3a, 3b, CONT4
Both ends SL30, SL31 of a backing wiring (formed on the second aluminum wiring layer) electrically conductively connected via a and 4b, respectively, and on the other hand, backing the word lines WL3, WL4, respectively.
Through holes TH3a and 3 are provided in SL40 and SL41, respectively.
b, TH4a, 4b.
【0017】ところで上述した配線構造のワードシャン
ト領域13では、従来ワード線の本数分形成されていた
裏打ち用配線、中継アルミ領域さらにはワード線自体が
間引きされているのでこの領域での設計パターンに余裕
ができレイアウトがし易くなる。尚、上記ワードシャン
ト領域13の配線構造を採用した場合、ワード線が延び
る方向のワードシャント領域の長さ(図中横方向の長
さ)が、従前のもの(図4参照)に比して長くなる。し
かし、1つのDRAM(例えば4メガDRAM)でワー
ドシャント領域が設けられるのは、8ヶ所程度であり、
LSIチップ全体の長さに与える影響は少ない。これに
対し、本実施例のワードシャント構造を採用した場合、
ワード線8本を1ユニットとしてピッチが縮小されるの
で、ワード線が1024本程度設けられる4メガDRA
Mでは、図中縦方向の縮小幅が大きくなってLSI全体
としての微細化が図られる。By the way, in the word shunt region 13 of the above-mentioned wiring structure, since the backing wiring, which is conventionally formed by the number of word lines, the relay aluminum region and the word line itself are thinned out, the design pattern in this region is formed. There is a margin and layout is easy. When the wiring structure of the word shunt region 13 is adopted, the length of the word shunt region in the direction in which the word lines extend (horizontal length in the figure) is larger than that of the conventional one (see FIG. 4). become longer. However, only one DRAM (for example, 4M DRAM) has word shunt areas, and
The influence on the entire length of the LSI chip is small. On the other hand, when the word shunt structure of this embodiment is adopted,
The pitch is reduced with eight word lines as one unit, so a 4-mega DRA with about 1024 word lines is provided.
In M, the reduction width in the vertical direction in the figure becomes large, and the miniaturization of the entire LSI is achieved.
【0018】図3は、シャント領域13での裏打ち用配
線SL(SL0〜7)と、ワード線WL(WL0〜7)との
接続状態を示す半導体記憶装置の断面図である。中継ア
ルミ領域ML0〜2,ML5〜7又はアルミ接続線ML3
c,4cが形成される第1のアルミ配線層MLは、同図
に示すように、ワード線WLが形成されるポリシリコン
層と、裏打ち用の第2のアルミ配線層SLとの間に形成
され、ワード線WLと第1のアルミ配線層AL1とがコ
ンタクトホールCONT0〜7を介して導電接続され、一
方、第2のアルミ配線層AL2と第1のアルミ配線層A
L1とがスルーホールTH0〜7を介して導電接続されて
いる。尚、図中16はp型半導体基板を、17はウェル
領域(pウェル)をさし、18はLOCOS膜を、19
は層間絶縁膜を夫々さす。FIG. 3 is a sectional view of the semiconductor memory device showing a connection state between the backing wirings SL (SL0 to 7) in the shunt region 13 and the word lines WL (WL0 to 7). Relay aluminum area ML0 to 2, ML5 to 7 or aluminum connecting wire ML3
The first aluminum wiring layer ML in which c and 4c are formed is formed between the polysilicon layer in which the word line WL is formed and the second aluminum wiring layer SL for backing, as shown in FIG. The word line WL and the first aluminum wiring layer AL1 are conductively connected to each other through the contact holes CONT0 to CONT7, while the second aluminum wiring layer AL2 and the first aluminum wiring layer A are connected.
L1 is conductively connected through through holes TH0 to TH7. In the figure, 16 is a p-type semiconductor substrate, 17 is a well region (p well), 18 is a LOCOS film, and 19 is a LOCOS film.
Are interlayer insulating films, respectively.
【0019】尚、アルミ接続線ML3c,ML4c等が
形成される第1アルミ配線層は、裏打ち用配線SL0〜
SL7が形成される第2アルミ配線層に比べてその膜圧
が薄く抵抗値が高い(半導体装置では平坦化のために下
層構造はできるだむ薄くすることが望まれる)。このた
め単にDRAM1の高速化を追究するためには、なるべ
く裏打ち用配線SL0〜SL7を用いてワードシャント構
造を達成する方が好ましい。従って本実施例ではDRA
Mの高速化と、記憶容量増大・素子の微細化とのバラン
スを考えて8本のワード線のうち2本のワード線をワー
ドシャント領域13の両側にて切断し、本発明の構造を
採用した。従って、高速化と高微細化の何れを重視する
かによってこの比率は自由に選択可能である。The first aluminum wiring layer, on which the aluminum connection lines ML3c, ML4c, etc. are formed, includes the backing wirings SL0 ...
The film pressure is thinner and the resistance value is higher than that of the second aluminum wiring layer in which SL7 is formed (in a semiconductor device, it is desirable to make the lower layer structure as thin as possible for planarization). Therefore, in order to simply pursue the speedup of the DRAM 1, it is preferable to achieve the word shunt structure by using the backing wirings SL0 to SL7 as much as possible. Therefore, in this embodiment, DRA
In consideration of the balance between the high speed of M and the increase in storage capacity and miniaturization of elements, two word lines out of eight word lines are cut on both sides of the word shunt region 13 to adopt the structure of the present invention. did. Therefore, this ratio can be freely selected depending on which of higher speed and higher miniaturization is important.
【0020】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、中
継Al基部ML3a,3b,ML4a,4b及びこれら
を互いに接続するアルミ接続線ML3c,ML4cは、
本実施例では第1のAl配線層に形成するようにした
が、低抵抗の他の配線層で形成してもよい。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the relay Al bases ML3a, 3b, ML4a, 4b and the aluminum connection lines ML3c, ML4c connecting these to each other are:
Although it is formed in the first Al wiring layer in this embodiment, it may be formed in another wiring layer having low resistance.
【0021】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるDRA
Mに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、高抵抗の配線にて信号を伝播
する構成の全ての半導体装置に適用可能である。In the above description, the invention made by the present inventor is the field of application behind the invention.
Although the case where the present invention is applied to M has been described, the present invention is not limited thereto, and can be applied to all semiconductor devices configured to propagate a signal through a high resistance wiring.
【0022】[0022]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ワードシャント領域のワード
線,裏打ち配線等のピッチに余裕ができ、メモリアレイ
が形成された領域でのワード線のレイアウトが、ワード
シャント領域でのレイアウトに束縛されて制限されるこ
とがなくなってこのメモリアレイ領域の設計に余裕がで
き、DRAMの記憶容量増大,高速化が達成できる。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, the word lines in the word shunt area, the pitch of the backing wiring, etc. can be afforded, and the layout of the word lines in the area where the memory array is formed is not restricted by the layout in the word shunt area. There is a margin in the design of the lever memory array area, and it is possible to increase the storage capacity and speed of the DRAM.
【図1】本発明が適用された半導体記憶装置(DRA
M)の回路図である。FIG. 1 is a semiconductor memory device (DRA) to which the present invention is applied.
It is a circuit diagram of M).
【図2】本発明に係わるワードシャント領域を拡大図示
した平面図である。FIG. 2 is an enlarged plan view of a word shunt area according to the present invention.
【図3】ワードシャント構造での各層の接続状態を示す
断面図である。FIG. 3 is a cross-sectional view showing a connection state of each layer in the word shunt structure.
【図4】従来ワードシャント構造を拡大図示した平面図
である。FIG. 4 is an enlarged plan view of a conventional word shunt structure.
10 メモリセル 11 メモリセルアレイ 13 ワードシャント領域(WS) DL0・DL0*〜DLn・DLn* ビット線 ML0〜ML2,ML5〜ML7 中継アルミ領域 ML3,ML4 中継Al線 ML3a,3b,ML4a,4b 中継Al基部 ML3c,ML4c 中継アルミ接続線 SL0〜SL7 裏打ち用配線 Qm アドレス選択用MOSトランジスタ WL0〜WLm ワード線 10 memory cells 11 memory cell array 13 Ward Shunt Area (WS) DL0 / DL0 * to DLn / DLn * bit line ML0 to ML2, ML5 to ML7 Relay aluminum area ML3, ML4 Relay Al wire ML3a, 3b, ML4a, 4b Relay Al base ML3c, ML4c relay aluminum connection line SL0 to SL7 Backing wiring Qm Address selection MOS transistor WL0-WLm Word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尋木 正紀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 荒井 公司 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松浦 展巳 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Masaki Hiroki 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. In Manufacturing Device Development Center (72) Inventor Kouji Arai 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Date Tachicho LSI Engineering Within the corporation (72) Inventor Matsuura Nobumi 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Date Tachicho LSI Engineering Within the corporation
Claims (3)
リセルの選択端子を高抵抗の導電層に形成されたワード
線に結合すると共にデータ端子をビット線に結合して成
るメモリセルアレイが複数のメモリアレイ領域に分割さ
れ、前記ワード線に沿って低抵抗の裏打ち用配線が形成
されると共に前記分割されたメモリアレイ領域に挟まれ
た領域にワードシャント領域が形成され、このワードシ
ャント領域で前記ワード線と裏打ち用配線とが導電接続
されている半導体記憶装置において、前記ワード線若し
くはワード線及び裏打ち用配線がワードシャント領域内
で切断され、該切断されたワード線若しくはワード線及
び裏打ち用配線が前記ワード線よりも低抵抗の配線層で
接続されていることを特徴とする半導体記憶装置。1. A plurality of memory cell arrays are formed by connecting select terminals of a plurality of memory cells arranged in a matrix to a word line formed in a high-resistance conductive layer and connecting data terminals to bit lines. It is divided into memory array regions, low-resistance backing wiring is formed along the word lines, and word shunt regions are formed in regions sandwiched by the divided memory array regions. In a semiconductor memory device in which a word line and a backing wiring are conductively connected, the word line or the word line and the backing wiring are cut in a word shunt region, and the cut word line or the word line and the backing wiring Are connected by a wiring layer having a resistance lower than that of the word line.
ち用配線の切断は、シャント領域に形成された全てのワ
ード線若しくはワード線及び裏打ち用配線の本数に対し
て所定の比率の本数だけ行われていることを特徴とする
半導体記憶装置。2. The cutting of the word line or the word line and the wiring for backing is performed by a predetermined ratio to the number of all the word lines or word lines and wiring for backing formed in the shunt region. A semiconductor memory device characterized by being present.
線及び裏打ち用配線が接続される配線層は、前記ビット
線を構成する配線層と同一工程で形成された配線層によ
り構成されていることを特徴とする半導体記憶装置。3. The wiring layer to which the cut word line or the word line and the wiring for backing are connected is formed of a wiring layer formed in the same step as a wiring layer forming the bit line. A characteristic semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192850A JPH0536932A (en) | 1991-08-01 | 1991-08-01 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192850A JPH0536932A (en) | 1991-08-01 | 1991-08-01 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0536932A true JPH0536932A (en) | 1993-02-12 |
Family
ID=16298013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3192850A Pending JPH0536932A (en) | 1991-08-01 | 1991-08-01 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0536932A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10261771A (en) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | Word line strap circuit |
US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
JP2009158514A (en) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | Semiconductor memory device |
-
1991
- 1991-08-01 JP JP3192850A patent/JPH0536932A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
US6404056B1 (en) | 1994-01-20 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
JPH10261771A (en) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | Word line strap circuit |
JP2008227519A (en) * | 1996-06-28 | 2008-09-25 | Texas Instr Inc <Ti> | Word line strap circuit |
JP2009158514A (en) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | Semiconductor memory device |
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