JPH0536711A - 直流電圧安定化素子 - Google Patents
直流電圧安定化素子Info
- Publication number
- JPH0536711A JPH0536711A JP18968091A JP18968091A JPH0536711A JP H0536711 A JPH0536711 A JP H0536711A JP 18968091 A JP18968091 A JP 18968091A JP 18968091 A JP18968091 A JP 18968091A JP H0536711 A JPH0536711 A JP H0536711A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- stabilizing element
- voltage stabilizing
- voltage
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 直流電圧安定化素子に使用される、逆電圧保
護用ダイオードを内蔵した出力駆動用トランジスタの、
チップ表面の反転を防止し、空乏層の伸びの均一化を図
り、信頼性を向上する。 【構成】 シリコン基板の表面に形成されたカソード拡
散領域５をベース拡散領域４で包囲し、表面に形成され
たすべての接合部を、絶縁膜７を介して電極８，９等の
導電性膜で覆う。
護用ダイオードを内蔵した出力駆動用トランジスタの、
チップ表面の反転を防止し、空乏層の伸びの均一化を図
り、信頼性を向上する。 【構成】 シリコン基板の表面に形成されたカソード拡
散領域５をベース拡散領域４で包囲し、表面に形成され
たすべての接合部を、絶縁膜７を介して電極８，９等の
導電性膜で覆う。
Description
【０００１】
【産業上の利用分野】本発明は、入力電圧を安定化させ
て出力する直流電圧安定化素子の改良に関するものであ
る。
て出力する直流電圧安定化素子の改良に関するものであ
る。
【０００２】
【従来の技術】直流電圧を安定化する回路は、出力駆動
用トランジスタと、出力駆動用トランジスタのベース電
流を制御する出力電圧制御回路とからなり、通常これら
は単一の部品として構成されており、３端子レギュレー
タと称される直流電圧安定化素子が用いられている。
用トランジスタと、出力駆動用トランジスタのベース電
流を制御する出力電圧制御回路とからなり、通常これら
は単一の部品として構成されており、３端子レギュレー
タと称される直流電圧安定化素子が用いられている。
【０００３】図６は、基本的な直流電圧安定化素子の一
例の回路図である。入力端子ＩＮと出力端子ＯＵＴとの
間には、出力駆動用のＰＮＰトランジスタ１が接続さ
れ、これに並列に出力電圧安定化制御用ＩＣ２が接続さ
れ、この出力電圧安定化のための制御用ＩＣ２は、ＰＮ
Ｐトランジスタ１のベースおよび接地端子ＧＮＤにも接
続されている。入力端子ＩＮに与えられた非安定の入力
電圧は、以上のようにして構成された直流電圧安定化素
子１７により安定化され出力端子ＯＵＴに出力される。
なお、図示されていないが、制御用ＩＣ２は、半導体チ
ップ上に設けられた出力電圧を分圧する分圧抵抗、基準
電圧発生回路および誤差増幅回路等により構成される。
例の回路図である。入力端子ＩＮと出力端子ＯＵＴとの
間には、出力駆動用のＰＮＰトランジスタ１が接続さ
れ、これに並列に出力電圧安定化制御用ＩＣ２が接続さ
れ、この出力電圧安定化のための制御用ＩＣ２は、ＰＮ
Ｐトランジスタ１のベースおよび接地端子ＧＮＤにも接
続されている。入力端子ＩＮに与えられた非安定の入力
電圧は、以上のようにして構成された直流電圧安定化素
子１７により安定化され出力端子ＯＵＴに出力される。
なお、図示されていないが、制御用ＩＣ２は、半導体チ
ップ上に設けられた出力電圧を分圧する分圧抵抗、基準
電圧発生回路および誤差増幅回路等により構成される。
【０００４】次に、上記の直流電圧安定化素子を用いた
安定化電源回路の例を図７（Ａ），（Ｂ），（Ｃ）に示
す。図７（Ａ）において、トランス，整流ブリッジダイ
オードおよび平滑コンデンサ等（図示されていない）を
含む入力回路１９は、直流安定化素子１７を介して出力
安定用のコンデンサ２０および負荷２１に接続されてい
る。このように接続することによって、直流電圧安定化
素子１７は、入力回路１９より発生させる非安定入力電
圧Ｖinを安定化して、負荷２１へ一定の出力電圧Ｖo を
供給する。
安定化電源回路の例を図７（Ａ），（Ｂ），（Ｃ）に示
す。図７（Ａ）において、トランス，整流ブリッジダイ
オードおよび平滑コンデンサ等（図示されていない）を
含む入力回路１９は、直流安定化素子１７を介して出力
安定用のコンデンサ２０および負荷２１に接続されてい
る。このように接続することによって、直流電圧安定化
素子１７は、入力回路１９より発生させる非安定入力電
圧Ｖinを安定化して、負荷２１へ一定の出力電圧Ｖo を
供給する。
【０００５】図７（Ｂ）は、同図（Ａ）の回路におい
て、出力電圧ＶO が入力電圧Ｖinよりも高くなった場合
の状態を示す。何らかの原因で、入力回路１９の中に含
まれる平滑コンデンサのショートや入力配線間のショー
トなどによって、直流電圧安定化素子１７の入力端子Ｉ
Ｎと接地間が短絡状態となった場合、Ｖin＜Ｖo とな
り、同図に示すように、出力安定用のコンデンサ２０に
蓄えられた電荷が、直流電圧安定化素子１７の出力端子
ＯＵＴから接地端子ＧＮＤ方向へ逆流する。このサージ
電流により、直流電圧安定化素子１７が破壊される危険
性があった。
て、出力電圧ＶO が入力電圧Ｖinよりも高くなった場合
の状態を示す。何らかの原因で、入力回路１９の中に含
まれる平滑コンデンサのショートや入力配線間のショー
トなどによって、直流電圧安定化素子１７の入力端子Ｉ
Ｎと接地間が短絡状態となった場合、Ｖin＜Ｖo とな
り、同図に示すように、出力安定用のコンデンサ２０に
蓄えられた電荷が、直流電圧安定化素子１７の出力端子
ＯＵＴから接地端子ＧＮＤ方向へ逆流する。このサージ
電流により、直流電圧安定化素子１７が破壊される危険
性があった。
【０００６】このようにＶin＜Ｖo となったときに、直
流電圧安定化素子１７の破壊を避けるために、一般的に
は、図７（Ｃ）に示すように、直流電圧安定化素子１７
の出力端子ＯＵＴ側にアノードが接続され、入力端子Ｉ
Ｎ側にカソードが接続されるように、逆電流保護用のダ
イオード１２を接続し、Ｖin＜Ｖo となったとき、コン
デンサ２０に蓄えられた電荷は、上記のダイオード１２
をバイパスして、入力端子ＩＮを通り、最終的に接地へ
流れる回路にする。このため、出力端子ＯＵＴから制御
用ＩＣ２を経て入力端子ＩＮの経路では、ほとんど電流
が流れず、制御用ＩＣ２の破壊を防止することができ
る。
流電圧安定化素子１７の破壊を避けるために、一般的に
は、図７（Ｃ）に示すように、直流電圧安定化素子１７
の出力端子ＯＵＴ側にアノードが接続され、入力端子Ｉ
Ｎ側にカソードが接続されるように、逆電流保護用のダ
イオード１２を接続し、Ｖin＜Ｖo となったとき、コン
デンサ２０に蓄えられた電荷は、上記のダイオード１２
をバイパスして、入力端子ＩＮを通り、最終的に接地へ
流れる回路にする。このため、出力端子ＯＵＴから制御
用ＩＣ２を経て入力端子ＩＮの経路では、ほとんど電流
が流れず、制御用ＩＣ２の破壊を防止することができ
る。
【０００７】上記のダイオード１２の接続方法には、直
流電圧安定化素子１７とは別に単体のダイオードを外付
けする方法、または、直流電圧安定化素子のアセンブリ
時に、同一パッケージにダイオードチップを入れパッケ
ージ内で接続する方法があるが、いずれも、部品数やチ
ップ数が増えるため、直流電圧安定化回路を用いる機器
や直流電圧安定化素子の小型化が困難になる上、組立に
必要とする材料、時間も多くなる。
流電圧安定化素子１７とは別に単体のダイオードを外付
けする方法、または、直流電圧安定化素子のアセンブリ
時に、同一パッケージにダイオードチップを入れパッケ
ージ内で接続する方法があるが、いずれも、部品数やチ
ップ数が増えるため、直流電圧安定化回路を用いる機器
や直流電圧安定化素子の小型化が困難になる上、組立に
必要とする材料、時間も多くなる。
【０００８】このような理由により、同一チップ上で、
出力駆動用のＰＮＰトランジスタとともにダイオードを
形成し、Ａｌ配線等により、上記トランジスタのコレク
タとエミッタとの間にダイオードを逆方向に接続する方
法が行なわれている。
出力駆動用のＰＮＰトランジスタとともにダイオードを
形成し、Ａｌ配線等により、上記トランジスタのコレク
タとエミッタとの間にダイオードを逆方向に接続する方
法が行なわれている。
【０００９】図３は、従来の逆電圧保護用ダイオードを
内蔵した出力駆動用ＰＮＰトランジスタ（以下内蔵型ト
ランジスタという）１−１の平面図であり、図４は図３
のＢ−Ｂ′断面図であり、図５は図３のＣ−Ｃ′断面図
である。図４および図５に示されるように、図３の内蔵
型トランジスタ１−１の左側の大部分にはＰＮＰトラン
ジスタ部１１が形成され、その右側にはダイオード部１
２が形成されている。
内蔵した出力駆動用ＰＮＰトランジスタ（以下内蔵型ト
ランジスタという）１−１の平面図であり、図４は図３
のＢ−Ｂ′断面図であり、図５は図３のＣ−Ｃ′断面図
である。図４および図５に示されるように、図３の内蔵
型トランジスタ１−１の左側の大部分にはＰＮＰトラン
ジスタ部１１が形成され、その右側にはダイオード部１
２が形成されている。
【００１０】図３，図４および図５に示されるような直
流電圧安定化素子は、以下のようにして製造される。
流電圧安定化素子は、以下のようにして製造される。
【００１１】Ｐ型層およびＰ+ 層よりなるシリコン基板
３の表面には、Ｎ型のベース拡散領域４と同じくＮ型の
カソード拡散領域５を形成する。ベース拡散領域４の表
面には、Ｐ型のエミッタ拡散領域６を形成する。これら
の表面は酸化膜７で覆われ、必要な部分に孔をあけ、Ｐ
ＮＰトランジスタのベースコンタクト部１４（点線で示
す）に、ベース電極８（一点鎖線で示す）を形成し、ダ
イオードのカソードコンタクト部１５（点線で示す）と
ＰＮＰトランジスタのエミッタコンタクト部１６（点線
で示す）に、カソードおよびエミッタの共通電極９（二
点鎖線で示す）を形成する。これらの電極は、通常Ａｌ
蒸着により行なわれる。
３の表面には、Ｎ型のベース拡散領域４と同じくＮ型の
カソード拡散領域５を形成する。ベース拡散領域４の表
面には、Ｐ型のエミッタ拡散領域６を形成する。これら
の表面は酸化膜７で覆われ、必要な部分に孔をあけ、Ｐ
ＮＰトランジスタのベースコンタクト部１４（点線で示
す）に、ベース電極８（一点鎖線で示す）を形成し、ダ
イオードのカソードコンタクト部１５（点線で示す）と
ＰＮＰトランジスタのエミッタコンタクト部１６（点線
で示す）に、カソードおよびエミッタの共通電極９（二
点鎖線で示す）を形成する。これらの電極は、通常Ａｌ
蒸着により行なわれる。
【００１２】一方、シリコン基板３の下面には、はんだ
によりコレクタ電極１０が形成されている。
によりコレクタ電極１０が形成されている。
【００１３】
【発明が解決しようとする課題】前述のようなプレーナ
型のトランジスタの表面の接合部については、酸化膜７
に含まれるＮａイオンやチップ表面の電荷による表面反
転の防止および、空乏層の伸びを均一にするために、酸
化膜等を介して導電性膜ですべて覆われていることが望
ましく、一般的にベース電極またはエミッタ電極でオー
バーレイする構造としている。
型のトランジスタの表面の接合部については、酸化膜７
に含まれるＮａイオンやチップ表面の電荷による表面反
転の防止および、空乏層の伸びを均一にするために、酸
化膜等を介して導電性膜ですべて覆われていることが望
ましく、一般的にベース電極またはエミッタ電極でオー
バーレイする構造としている。
【００１４】ところが、図３，４，５に示されるような
従来の内蔵型トランジスタの構造では、ダイオード部１
２のカソード拡散領域５は、ＰＮＰトランジスタ部１１
のベース拡散領域４の外側にあり、ダイオード部１２の
カソード拡散領域５とＰＮＰトランジスタ部１１のエミ
ッタ拡散層６とをＡｌ配線による共通電極９で接続して
いるため、ダイオード部１２側のＰＮＰトランジスタ部
１１のベース拡散領域４のチップ表面の接合部は、一部
においてベース電極８および共通電極９で覆われない部
分１３があり、そのため上記で述べた理由により、信頼
性試験等の過程において、耐圧の劣化やリーク電流が増
加する可能性があった。
従来の内蔵型トランジスタの構造では、ダイオード部１
２のカソード拡散領域５は、ＰＮＰトランジスタ部１１
のベース拡散領域４の外側にあり、ダイオード部１２の
カソード拡散領域５とＰＮＰトランジスタ部１１のエミ
ッタ拡散層６とをＡｌ配線による共通電極９で接続して
いるため、ダイオード部１２側のＰＮＰトランジスタ部
１１のベース拡散領域４のチップ表面の接合部は、一部
においてベース電極８および共通電極９で覆われない部
分１３があり、そのため上記で述べた理由により、信頼
性試験等の過程において、耐圧の劣化やリーク電流が増
加する可能性があった。
【００１５】本発明の目的は、チップ表面の接合部をす
べてＡｌ等の導電性膜で覆う構造にすることにより、チ
ップの表面反転の防止や、空乏層の伸びの均一化を図
り、信頼性を向上した直流電圧安定化素子を提供するこ
とにある。
べてＡｌ等の導電性膜で覆う構造にすることにより、チ
ップの表面反転の防止や、空乏層の伸びの均一化を図
り、信頼性を向上した直流電圧安定化素子を提供するこ
とにある。
【００１６】
【課題を解決するための手段】本発明における直流電圧
安定化素子は、半導体基板に形成された出力駆動用のト
ランジスタとこれに逆並列の逆電圧保護用のダイオード
と、前記のトランジスタのベース電流を制御する出力電
圧制御回路とよりなり、半導体基板の表面に形成された
前記のダイオードの一方の極の拡散層は前記のトランジ
スタのベース拡散層で包囲され、半導体基板の表面の接
合部はすべて絶縁膜を介して導電性膜で覆われるように
した。
安定化素子は、半導体基板に形成された出力駆動用のト
ランジスタとこれに逆並列の逆電圧保護用のダイオード
と、前記のトランジスタのベース電流を制御する出力電
圧制御回路とよりなり、半導体基板の表面に形成された
前記のダイオードの一方の極の拡散層は前記のトランジ
スタのベース拡散層で包囲され、半導体基板の表面の接
合部はすべて絶縁膜を介して導電性膜で覆われるように
した。
【００１７】
【作用】チップの表面のダイオードの一方の極たとえば
カソードの拡散層はトランジスタのベース拡散層で包囲
されているから、半導体基板の表面の接合部はすべて絶
縁膜を介して導電性膜で覆うことができる。したがっ
て、接合部付近の電位をベースまたはエミッタの電位と
近づけることができ、チップの表面反転は防止され、空
乏層の伸び方は均一化される。
カソードの拡散層はトランジスタのベース拡散層で包囲
されているから、半導体基板の表面の接合部はすべて絶
縁膜を介して導電性膜で覆うことができる。したがっ
て、接合部付近の電位をベースまたはエミッタの電位と
近づけることができ、チップの表面反転は防止され、空
乏層の伸び方は均一化される。
【００１８】
【実施例】本発明に使用される内蔵型トランジスタの一
例の平面図を図１に示し、図１のＡ−Ａ′断面図を図２
に示す。
例の平面図を図１に示し、図１のＡ−Ａ′断面図を図２
に示す。
【００１９】図３，４および５に示される従来例と異な
るところは、ベース拡散領域４とカソード拡散領域５と
の関係であり、これに伴ってベース電極８およびカソー
ドとエミッタの共通電極９の形状も異なってくる。
るところは、ベース拡散領域４とカソード拡散領域５と
の関係であり、これに伴ってベース電極８およびカソー
ドとエミッタの共通電極９の形状も異なってくる。
【００２０】図２に示されるように内蔵型トランジスタ
１−１は、Ｐ+ 層およびＰ層からなるシリコン基板３を
コレクタとし、Ｎ型のベース拡散領域４およびＰ型のエ
ミッタ拡散領域６とによってＰＮＰトランジスタ部１１
を構成する。またベース拡散領域４を形成するとき、Ｐ
層にＮ型不純物を同時に拡散し、図１に示されるように
ベース拡散領域４によってカソード拡散領域５が包囲さ
れるように形成する。表面には全面に酸化膜７を形成す
る。
１−１は、Ｐ+ 層およびＰ層からなるシリコン基板３を
コレクタとし、Ｎ型のベース拡散領域４およびＰ型のエ
ミッタ拡散領域６とによってＰＮＰトランジスタ部１１
を構成する。またベース拡散領域４を形成するとき、Ｐ
層にＮ型不純物を同時に拡散し、図１に示されるように
ベース拡散領域４によってカソード拡散領域５が包囲さ
れるように形成する。表面には全面に酸化膜７を形成す
る。
【００２１】次に、ベースコンタクト部１４，カソード
コンタクト部１５，エミッタコンタクト部１６等の各拡
散領域のコンタクト部の酸化膜を除去し、ベース電極８
およびカソード・エミッタ共通電極９を形成し、すべて
の接合部の表面を酸化膜７を介して、Ａｌ蒸着によりそ
れぞれの電極で覆う。さらに裏面にもはんだにより電極
１０を形成し、内蔵型トランジスタは完成する。
コンタクト部１５，エミッタコンタクト部１６等の各拡
散領域のコンタクト部の酸化膜を除去し、ベース電極８
およびカソード・エミッタ共通電極９を形成し、すべて
の接合部の表面を酸化膜７を介して、Ａｌ蒸着によりそ
れぞれの電極で覆う。さらに裏面にもはんだにより電極
１０を形成し、内蔵型トランジスタは完成する。
【００２２】以上のようにして完成した内蔵型トランジ
スタは、制御用ＩＣとともに金属フレーム上にダイボン
ディングされ、それぞれのチップとリード端子間および
両チップ間を、金線などの金属ワイヤによりワイヤボン
ディングした後、トランスファーモールドなどの工程に
より、エポキシ樹脂などの外装樹脂で外装被覆する。
スタは、制御用ＩＣとともに金属フレーム上にダイボン
ディングされ、それぞれのチップとリード端子間および
両チップ間を、金線などの金属ワイヤによりワイヤボン
ディングした後、トランスファーモールドなどの工程に
より、エポキシ樹脂などの外装樹脂で外装被覆する。
【００２３】なお、上記の実施例では、出力駆動用トラ
ンジスタチップと制御用ＩＣチップの２チップ構成とし
たが、これを１チップで構成してもよい。
ンジスタチップと制御用ＩＣチップの２チップ構成とし
たが、これを１チップで構成してもよい。
【００２４】また、ＰＮＰトランジスタをＮＰＮトラン
ジスタに変えることもできる。
ジスタに変えることもできる。
【００２５】
【発明の効果】本発明によれば、チップの表面反転が防
止され、空乏層の伸び方が均一化されるため、耐圧劣化
やリーク電流増大等を防止することができ、信頼性の高
い直流電圧安定化素子が得られる。
止され、空乏層の伸び方が均一化されるため、耐圧劣化
やリーク電流増大等を防止することができ、信頼性の高
い直流電圧安定化素子が得られる。
【図１】本発明に使用される内蔵型トランジスタの平面
図である。
図である。
【図２】図１のＡ−Ａ′断面図である。
【図３】従来の内蔵型トランジスタの平面図である。
【図４】図３のＢ−Ｂ′断面図である。
【図５】図３のＣ−Ｃ′断面図である。
【図６】直流電圧安定化素子の回路図である。
【図７】（Ａ），（Ｂ），（Ｃ）は、それぞれ安定化電
源回路の動作説明図である。
源回路の動作説明図である。
３ シリコン基板、 ４ ベース拡散領域 ５ カソード拡散領域 ６ エミッタ拡散領域 ７ 酸化膜 ８ ベース電極 ９ 共通電極 １０ コレクタ電極 １７ 直流電圧安定化素子 １９ 入力回路 ２１ 負荷
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板に形成された出力駆動用のト
ランジスタとこれに逆並列の逆電圧保護用のダイオード
と、前記のトランジスタのベース電流を制御する出力電
圧制御回路とよりなり、半導体基板の表面に形成された
前記のダイオードの一方の極の拡散層は前記のトランジ
スタのベース拡散層で包囲され、半導体基板の表面の接
合部はすべて絶縁膜を介して導電性膜で覆われているこ
とを特徴とする直流電圧安定化素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18968091A JPH0536711A (ja) | 1991-07-30 | 1991-07-30 | 直流電圧安定化素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18968091A JPH0536711A (ja) | 1991-07-30 | 1991-07-30 | 直流電圧安定化素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536711A true JPH0536711A (ja) | 1993-02-12 |
Family
ID=16245385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18968091A Withdrawn JPH0536711A (ja) | 1991-07-30 | 1991-07-30 | 直流電圧安定化素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
| US6667652B2 (en) | 2000-10-27 | 2003-12-23 | Sharp Kabushiki Kaisha | Stabilized power circuit |
-
1991
- 1991-07-30 JP JP18968091A patent/JPH0536711A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667652B2 (en) | 2000-10-27 | 2003-12-23 | Sharp Kabushiki Kaisha | Stabilized power circuit |
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3074736B2 (ja) | 半導体装置 | |
| US4811155A (en) | Protection circuit for a semiconductor integrated circuit having bipolar transistors | |
| JPH1154804A (ja) | チップ型発光素子 | |
| JPH07283405A (ja) | 半導体装置の保護回路 | |
| JPH10256610A (ja) | 半導体発光素子 | |
| JPH04349654A (ja) | プログラマブル過電圧保護回路 | |
| WO2000008688A1 (en) | An integrated circuit provided with esd protection means | |
| US4864373A (en) | Semiconductor circuit device with voltage clamp | |
| JP2001036140A (ja) | 静電対策表面実装型ｌｅｄ | |
| US20010002723A1 (en) | Motor driving device | |
| US20020113247A1 (en) | Electronic device integrating an insulated gate bipolar transistor power device and a diode into a protective package | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH0536711A (ja) | 直流電圧安定化素子 | |
| US7381998B2 (en) | Semiconductor integrated circuit device | |
| JP2579989B2 (ja) | 静電破壊保護装置 | |
| JP3375560B2 (ja) | 半導体装置 | |
| US5953191A (en) | Protection circuit against electrostatic charge applied between power supply terminals for preventing internal circuit therefrom regardless of polarity thereof | |
| US6404060B1 (en) | Semiconductor device having a chip-on-chip structure | |
| JPH0590481A (ja) | 半導体集積回路 | |
| JPH04283962A (ja) | 直流電圧安定化素子 | |
| KR100722322B1 (ko) | 반도체 패키지 | |
| JPH0997901A (ja) | 半導体装置 | |
| JP4291094B2 (ja) | 半導体装置 | |
| JPH04162682A (ja) | 複合ダイオード | |
| JPH01231361A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |