JPH0536501U - Electronic device control device - Google Patents
Electronic device control deviceInfo
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- JPH0536501U JPH0536501U JP8508991U JP8508991U JPH0536501U JP H0536501 U JPH0536501 U JP H0536501U JP 8508991 U JP8508991 U JP 8508991U JP 8508991 U JP8508991 U JP 8508991U JP H0536501 U JPH0536501 U JP H0536501U
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Abstract
(57)【要約】
【目的】 コンピュータの中央処理装置の出力に基づい
て電子機器を制御する制御装置において、中央処理装置
のシステムクロックの停止などの場合にも異常が検出さ
れれば確実に誤動作を防止できるようにする。
【構成】 中央処理装置(1) の異常を検出して異常検出
信号を出力するウォッチドッグタイマ回路(4) を設け、
スリーステートバッファ(5) のデータ入力端子(5a)を中
央処理装置に、出力端子(5b)を電子機器(2) に、出力コ
ントロール入力端子(5c)をウォッチドッグタイマ回路
(4) にそれぞれ接続する。スリーステートバッファ(5)
は、中央処理装置(1) の出力により出力をＨレベル、Ｌ
レベルまたは高インピーダンス状態に切替え、ウォッチ
ドッグタイマ回路(4) から異常検出信号が出力されたと
きに出力を高インピーダンス状態に固定して電子機器
(2) を安全側に固定する。
(57) [Abstract] [Purpose] In a control device that controls electronic equipment based on the output of a central processing unit of a computer, if an abnormality is detected even when the system clock of the central processing unit is stopped, a malfunction will certainly occur. To be able to prevent. [Configuration] A watchdog timer circuit (4) that detects an abnormality of the central processing unit (1) and outputs an abnormality detection signal is provided.
The data input terminal (5a) of the three-state buffer (5) is the central processing unit, the output terminal (5b) is the electronic device (2), and the output control input terminal (5c) is the watchdog timer circuit.
Connect to (4) respectively. Three-state buffer (5)
Is an H level, L level output from the central processing unit (1).
Switch to level or high impedance state and fix output to high impedance state when abnormality detection signal is output from watchdog timer circuit (4)
Fix (2) to the safe side.
Description
【０００１】[0001]
この考案は、コンピュータの中央処理装置の出力に基づいて電子機器を制御す る制御装置、とくにコンピュータの中央処理装置の異常に対するフェイルセーフ 機能を有する制御装置に関する。 The present invention relates to a control device for controlling electronic equipment based on the output of a central processing unit of a computer, and more particularly to a control device having a fail-safe function for an abnormality of the central processing unit of a computer.
【０００２】[0002]
マイクロコンピュータなどのコンピュータにより制御される電子機器において 、従来、コンピュータの中央処理装置の異常による誤動作を防止するフェイルセ ーフ対策として、様々な手法が採用されている。 In electronic devices controlled by computers such as microcomputers, various methods have been conventionally adopted as fail-safe countermeasures for preventing malfunction due to an abnormality in the central processing unit of the computer.
【０００３】 その１つに、ウォッチドッグタイマによる監視があり、これは次のように構成 されている。すなわち、中央処理装置は、通常、一定のウォッチドッグパルスを 出力しており、ウォッチドッグタイマはこのウォッチドッグパルスを常時監視し ている。そして、ウォッチドッグパルスが一定時間以上の間出力されなければ、 中央処理装置に異常が生じたと判断し、中央処理装置にリセットパルスを出力し てこれをリセットさせるか、あるいはリレーなどを直接オフにして誤動作を防止 するようになっている。One of them is monitoring by a watchdog timer, which is configured as follows. That is, the central processing unit usually outputs a constant watchdog pulse, and the watchdog timer constantly monitors this watchdog pulse. If the watchdog pulse is not output for a certain period of time or more, it is determined that an abnormality has occurred in the central processing unit, and a reset pulse is output to the central processing unit to reset it, or the relay etc. is turned off directly. It is designed to prevent malfunctions.
【０００４】[0004]
ところが、上記のような方法では、中央処理装置の異常を検出できてもこれに よる誤動作を防止できない場合がある。たとえば、コンピュータ自身がリレーの オン・オフを制御しなければならないシステムにおいて、種々のフェイルセーフ 回路を構築するが、コンピュータ用のシステムクロックが停止した場合、中央処 理装置の出力ポートがそれまでの状態に固定され、しかも中央処理装置のステッ プが進まなくなるため、ウォッチドッグタイマからリセット信号が出力されても リセットシーケンスが走らない可能性が高く、誤動作を防止することができない 。 However, in the above method, there are cases where the malfunction of the central processing unit cannot be prevented even if the abnormality of the central processing unit is detected. For example, in a system in which the computer itself has to control the ON / OFF of the relay, various fail-safe circuits are constructed, but when the system clock for the computer is stopped, the output port of the central processing unit is Since the state is fixed and the step of the central processing unit does not proceed, there is a high possibility that the reset sequence will not run even if the reset signal is output from the watchdog timer, and malfunctions cannot be prevented.
【０００５】 この考案の目的は、上記の問題を解決し、中央処理装置のシステムクロックの 停止などの場合にも異常が検出されれば確実に誤動作を防止できる電子機器の制 御装置を提供することにある。An object of the present invention is to solve the above problems and provide a control device for an electronic device that can reliably prevent malfunction if an abnormality is detected even when the system clock of a central processing unit is stopped. Especially.
【０００６】[0006]
この考案による電子機器の制御装置は、 コンピュータの中央処理装置の出力に基づいて電子機器を制御する制御装置で あって、 中央処理装置の異常を検出して異常検出信号を出力する異常検出手段、 およびデータ入力端子が中央処理装置に、出力端子が電子機器に、出力コント ロール入力端子が異常検出手段にそれぞれ接続され、中央処理装置の出力により 出力をＨレベル、Ｌレベルまたは高インピーダンス状態に切替え、異常検出手段 から異常検出信号が出力されたときに出力を高インピーダンス状態に固定して電 子機器を安全側に固定する３状態制御手段を備えていることを特徴とするもので ある。 An electronic device control device according to the present invention is a control device for controlling an electronic device based on an output of a central processing unit of a computer, and an abnormality detecting means for detecting an abnormality of the central processing unit and outputting an abnormality detection signal, The data input terminal is connected to the central processing unit, the output terminal is connected to the electronic device, and the output control input terminal is connected to the abnormality detecting means. The output of the central processing unit switches the output to the H level, L level or high impedance state. The abnormality detection means is provided with a three-state control means for fixing the output to a high impedance state and fixing the electronic device on the safe side when the abnormality detection signal is output.
【０００７】[0007]
異常検出手段により中央処理装置の異常が検出されると、３状態制御手段の出 力が高インピーダンス状態に固定されて電子機器が安全側に固定されるので、異 常が検出されれば確実に誤動作が防止される。 When the abnormality detection means detects an abnormality in the central processing unit, the output of the three-state control means is fixed to the high impedance state and the electronic device is fixed to the safe side. Malfunction is prevented.
【０００８】[0008]
以下、図面を参照して、この考案の実施例について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
【０００９】 図１は、第１実施例を示している。FIG. 1 shows a first embodiment.
【００１０】 図１において、マイクロコンピュータ（マイコン）の中央処理装置（ＣＰＵ） (1) と電子機器(2) の間に制御装置(3) が設けられている。制御装置(3) は、ウ ォッチドッグタイマ回路(4) とスリーステートバッファ(5) を備えている。ウォ ッチドッグタイマ回路(4) の入力端子(4a)にはＣＰＵ(1) からウォッチドッグパ ルスが入力し、ウォッチドッグパルスの異常を検出したときに出力端子(4b)から 異常検出信号が出力される。ウォッチドッグタイマ回路(4) は、異常検出手段を 構成している。スリーステートバッファ(5) のデータ入力端子(5a)、出力端子(5 b)および出力コントロール入力端子(5c)は、ＣＰＵ(1) の出力ポート(1a)、電子 機器(2) およびウォッチドッグタイマ回路(4) の出力端子(4b)にそれぞれ接続さ れている。スリーステートバッファ(5) は、３状態制御手段を構成している。そ して、ＣＰＵ(1) の出力により、スリーステートバッファ(5) の出力がＨレベル 、Ｌレベルまたは高インピーダンス状態に切替えられ、これによって電子機器(2 ) が制御される。また、スリーステートバッファ(5) の出力コントロール入力端 子(5c)にウォッチドッグタイマ回路(4) から異常検出信号が入力したときに、ス リーステートバッファ(5) の出力が高インピーダンス状態に固定されて、電子機 器(2) が安全側に固定されるようになっている。In FIG. 1, a control device (3) is provided between a central processing unit (CPU) (1) of a microcomputer (microcomputer) and an electronic device (2). The control unit (3) comprises a watchdog timer circuit (4) and a three-state buffer (5). The watchdog pulse is input from the CPU (1) to the input terminal (4a) of the watchdog timer circuit (4), and when an abnormality of the watchdog pulse is detected, an abnormality detection signal is output from the output terminal (4b). .. The watchdog timer circuit (4) constitutes the abnormality detection means. The data input terminal (5a), output terminal (5b) and output control input terminal (5c) of the three-state buffer (5) are connected to the output port (1a) of the CPU (1), electronic device (2) and watchdog timer. Each is connected to the output terminal (4b) of the circuit (4). The three-state buffer (5) constitutes a three-state control means. Then, the output of the CPU (1) switches the output of the three-state buffer (5) to an H level, an L level or a high impedance state, thereby controlling the electronic device (2). Also, when an abnormality detection signal is input from the watchdog timer circuit (4) to the output control input terminal (5c) of the three-state buffer (5), the output of the three-state buffer (5) is fixed to a high impedance state. As a result, the electronic device (2) is fixed on the safe side.
【００１１】 ＣＰＵ(1) に異常が発生してウォッチドッグパルスが出力されなくなった場合 、ウォッチドッグタイマ回路(4) からスリーステートバッファ(5) に異常検出信 号が出力され、これにより、スリーステートバッファ(5) の出力が高インピーダ ンス状態に固定されて、電子機器(2) が安全側に固定される。このため、ＣＰＵ (1) の異常による電子機器(2) の誤動作が防止される。マイコン用のシステムク ロックが停止した場合でも、ウォッチドッグパルスが出力されなくなるので、ウ ォッチドッグタイマ回路(4) によってこれが検出され、上記のようにして電子機 器(2) の誤動作が確実に防止される。When the watchdog pulse is no longer output due to an abnormality in the CPU (1), the watchdog timer circuit (4) outputs an abnormality detection signal to the three-state buffer (5), which causes the three-state buffer. The output of the state buffer (5) is fixed to the high impedance state, and the electronic device (2) is fixed to the safe side. Therefore, the malfunction of the electronic device (2) due to the abnormality of the CPU (1) is prevented. Even if the system clock for the microcomputer is stopped, the watchdog pulse is no longer output, so this is detected by the watchdog timer circuit (4), and the malfunction of the electronic device (2) is ensured as described above. To be prevented.
【００１２】 なお、制御装置(3) は、マイコンの製作時に、これに内蔵させるようにしても よい。このようにすれば、より信頼性の高いシステムの構築が可能となる。The control device (3) may be incorporated in the microcomputer when the microcomputer is manufactured. By doing so, it is possible to construct a more reliable system.
【００１３】 図２は、第２実施例を示している。FIG. 2 shows a second embodiment.
【００１４】 第２実施例の場合、制御装置(6) の異常検出手段はウォッチドッグタイマ回路 (4) 、ハードウェアによる異常検出回路(7) およびＯＲ回路(8) を備えている。 ウォッチドッグタイマ回路(4) は、第１実施例の場合と同じものであり、その出 力端子(4b)はＯＲ回路(8) の入力端子(8a)に接続されている。異常検出回路(7) はハードウェアによってＣＰＵ(1) の異常を検出し、異常を検出したときにＯＲ 回路(8) に異常検出信号を出力する。また、ＣＰＵ(1) はソフトウェアによって 異常を検出し、異常を検出したときにＯＲ回路(8) に異常検出信号を出力する。 そして、ＯＲ回路(8) の出力端子(8b)が、第１実施例の場合と同じスリーステー トバッファ(5) の出力コントロール入力端子(5c)に接続されている。In the case of the second embodiment, the abnormality detecting means of the control device (6) includes a watchdog timer circuit (4), a hardware abnormality detecting circuit (7) and an OR circuit (8). The watchdog timer circuit (4) is the same as that of the first embodiment, and its output terminal (4b) is connected to the input terminal (8a) of the OR circuit (8). The abnormality detection circuit (7) detects an abnormality of the CPU (1) by hardware and outputs an abnormality detection signal to the OR circuit (8) when the abnormality is detected. Further, the CPU (1) detects an abnormality by software and outputs an abnormality detection signal to the OR circuit (8) when the abnormality is detected. The output terminal (8b) of the OR circuit (8) is connected to the output control input terminal (5c) of the same three-state buffer (5) as in the first embodiment.
【００１５】 ウォッチドッグタイマ回路(4) 、異常検出回路(7) またはＣＰＵ(1) のいずれ かから異常検出信号が出力されたならば、ＯＲ回路(8) からスリーステートバッ ファ(5) に異常検出信号が出力される。他は、第１実施例の場合と同様であり、 同じ部分には同一の符号を付している。If an abnormality detection signal is output from either the watchdog timer circuit (4), the abnormality detection circuit (7) or the CPU (1), the OR circuit (8) transfers it to the three-state buffer (5). An abnormality detection signal is output. Others are the same as in the case of the first embodiment, and the same parts are denoted by the same reference numerals.
【００１６】[0016]
この考案の電子機器の制御装置によれば、上述のように、中央処理装置のシス テムクロックの停止などの場合でも、異常が検出されれば確実に誤動作を防止す ることができ、きわめて信頼性が高い。 According to the control device of the electronic device of the present invention, as described above, even when the system clock of the central processing unit is stopped, if an abnormality is detected, the malfunction can be surely prevented, and it is extremely reliable. It is highly likely.
【図面の簡単な説明】[Brief description of drawings]
【図１】この考案の第１実施例を示す制御装置の電気ブ
ロック図である。FIG. 1 is an electric block diagram of a control device showing a first embodiment of the present invention.
【図２】この考案の第２実施例を示す制御装置の電気ブ
ロック図である。FIG. 2 is an electric block diagram of a control device showing a second embodiment of the present invention.
(1) 中央処理装置（ＣＰＵ） (2) 電子機器 (3) 制御装置 (4) ウォッチドッグタイマ回路 (5) スリーステートバッファ (6) 制御装置 (7) 異常検出回路 (8) ＯＲ回路 (1) Central processing unit (CPU) (2) Electronic equipment (3) Control device (4) Watchdog timer circuit (5) Three-state buffer (6) Control device (7) Abnormality detection circuit (8) OR circuit
Claims (1)
いて電子機器を制御する制御装置であって、 中央処理装置の異常を検出して異常検出信号を出力する
異常検出手段、 およびデータ入力端子が中央処理装置に、出力端子が電
子機器に、出力コントロール入力端子が異常検出手段に
それぞれ接続され、中央処理装置の出力により出力をＨ
レベル、Ｌレベルまたは高インピーダンス状態に切替
え、異常検出手段から異常検出信号が出力されたときに
出力を高インピーダンス状態に固定して電子機器を安全
側に固定する３状態制御手段を備えていることを特徴と
する電子機器の制御装置。1. A control device for controlling an electronic device based on an output of a central processing unit of a computer, wherein an abnormality detecting means for detecting an abnormality of the central processing device and outputting an abnormality detection signal, and a data input terminal are provided. The output terminal is connected to the electronic device and the output control input terminal is connected to the abnormality detecting means, respectively, to the central processing unit.
There is provided three-state control means for switching to the level, L level, or high impedance state, and fixing the output to the high impedance state and fixing the electronic device to the safe side when the abnormality detection signal is output from the abnormality detection means. A control device for electronic equipment, characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8508991U JPH0536501U (en) | 1991-10-18 | 1991-10-18 | Electronic device control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8508991U JPH0536501U (en) | 1991-10-18 | 1991-10-18 | Electronic device control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536501U true JPH0536501U (en) | 1993-05-18 |
Family
ID=13848879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8508991U Withdrawn JPH0536501U (en) | 1991-10-18 | 1991-10-18 | Electronic device control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536501U (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (en) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | Control device and control method using processing unit |
| JP2014106874A (en) * | 2012-11-29 | 2014-06-09 | Toyota Motor Corp | Coaxial two-wheel moving body and control method therefor |
-
1991
- 1991-10-18 JP JP8508991U patent/JPH0536501U/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (en) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | Control device and control method using processing unit |
| JP2014106874A (en) * | 2012-11-29 | 2014-06-09 | Toyota Motor Corp | Coaxial two-wheel moving body and control method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19960208 |