JPH05346590A - Tft array substrate - Google Patents
Tft array substrateInfo
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- JPH05346590A JPH05346590A JP15506792A JP15506792A JPH05346590A JP H05346590 A JPH05346590 A JP H05346590A JP 15506792 A JP15506792 A JP 15506792A JP 15506792 A JP15506792 A JP 15506792A JP H05346590 A JPH05346590 A JP H05346590A
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- insulating film
- capacitor
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、マトリックス型表示
装置の重要な構成要素をなすＴＦＴアレイ基板に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TFT array substrate which is an important constituent element of a matrix type display device.
【０００２】[0002]
【従来の技術】マトリックス型表示装置は、通常２枚の
対向する基板の間に液晶等の表示材料が挟持され、この
表示材料に選択的に電圧を印加するように構成されてい
る。そして、上記基板の一方は、マトリックス状に配列
した透明性導電膜からなる画素電極を設け、これらの画
素電極毎に選択的に電圧を印加するための薄膜トランジ
スタ（ＴＦＴ）等のスイッチング素子及び電荷を保持す
るための電荷保持容量を設けてなるＴＦＴアレイ基板で
構成し、他方の基板を対向電極とする。2. Description of the Related Art A matrix type display device is usually constructed such that a display material such as liquid crystal is sandwiched between two opposed substrates and a voltage is selectively applied to the display material. Then, one of the substrates is provided with pixel electrodes made of transparent conductive films arranged in a matrix, and a switching element such as a thin film transistor (TFT) for selectively applying a voltage to each pixel electrode and charge are provided. The TFT array substrate is provided with a charge holding capacitor for holding, and the other substrate serves as a counter electrode.
【０００３】図７、８は例えば特開平３−９６９２３号
公報に開示されたこの種従来のＴＦＴアレイ基板を示す
それぞれ平面図およびそのＡ−Ａ’断面図である。図に
おいて、１はソース電極線、２はゲート電極線、３は次
段のゲート電極線、４はゲート絶縁膜、５はノンドープ
アモルファスシリコン層、６はリンドープアモルファス
シリコン層、７はドレイン電極線、８はドレイン電極線
７に接続された透明導電膜からなる画素電極、９は保護
膜、１０は透明絶縁基板である。7 and 8 are a plan view and a sectional view taken along the line AA 'showing a conventional TFT array substrate of this kind disclosed in, for example, Japanese Patent Laid-Open No. 3-96923. In the figure, 1 is a source electrode line, 2 is a gate electrode line, 3 is a next-stage gate electrode line, 4 is a gate insulating film, 5 is a non-doped amorphous silicon layer, 6 is a phosphorus-doped amorphous silicon layer, and 7 is a drain electrode line. , 8 is a pixel electrode made of a transparent conductive film connected to the drain electrode line 7, 9 is a protective film, and 10 is a transparent insulating substrate.
【０００４】このようなＴＦＴアレイ基板は次のような
工程により製造される。まず透明絶縁基板１０上にＣｒ
等でゲート電極線２、３を形成する。そしてゲート絶縁
膜４、ノンドープアモルファスシリコン層５、リンドー
プアモルファスシリコン層６を形成し、パターン加工し
た後画素電極８を形成する。そして、ソース電極線１、
及びドレイン電極線７を形成してＴＦＴを形成し、この
ＴＦＴと画素電極８によりＴＦＴアレイを構成する。次
段のゲート電極線３と画素電極８とをゲート絶縁膜４を
挟持するように重畳させることにより、キャパシタ１１
を形成する。Such a TFT array substrate is manufactured by the following steps. First, Cr is formed on the transparent insulating substrate 10.
Etc. to form the gate electrode lines 2 and 3. Then, the gate insulating film 4, the non-doped amorphous silicon layer 5, and the phosphorus-doped amorphous silicon layer 6 are formed and patterned, and then the pixel electrode 8 is formed. Then, the source electrode wire 1,
Then, the drain electrode line 7 is formed to form a TFT, and the TFT and the pixel electrode 8 form a TFT array. By superimposing the gate electrode line 3 and the pixel electrode 8 in the next stage so as to sandwich the gate insulating film 4, the capacitor 11
To form.
【０００５】このように構成されるＴＦＴアレイ基板
に、カラーフィルタや透明導電膜を有する対向電極基板
をその間に液晶を挟持して対向させマトリックス型表示
装置を構成する。図９はこのようにして完成されたマト
リックス型表示装置の部分等価回路を示すもので、図に
おいて、１２は対向電極基板、１３は図７、８に示すＴ
ＦＴアレイ基板と対向電極基板１２との間に介在する液
晶である。A matrix type display device is constructed by making a counter electrode substrate having a color filter and a transparent conductive film face the TFT array substrate thus constructed with a liquid crystal interposed therebetween. FIG. 9 shows a partial equivalent circuit of the matrix type display device completed in this way. In the figure, 12 is a counter electrode substrate and 13 is a T shown in FIGS.
It is a liquid crystal interposed between the FT array substrate and the counter electrode substrate 12.
【０００６】以上のものは、キャパシタ電極としてのゲ
ート電極線３と画素電極８とが絶縁膜４を介して直接重
畳する構成となっているので、必要な保持容量を確保す
るため重畳面積を増大させると、通常ゲート電極線３が
不透明のため画素開口部が減少し、表示品質が低下す
る。In the above structure, the gate electrode line 3 as the capacitor electrode and the pixel electrode 8 are directly overlapped with each other through the insulating film 4, so that the overlapping area is increased in order to secure the necessary storage capacitance. Then, since the gate electrode line 3 is normally opaque, the number of pixel openings is reduced and the display quality is degraded.
【０００７】図１０、１１は上記した画素電極との重畳
を解消したもので、同じく上掲公報に開示された従来の
ＴＦＴアレイ基板を示すそれぞれ平面図およびそのＡ−
Ａ’断面図である。図において、図７、８と同一符号の
部分は先に説明した内容と重複するので説明は省略す
る。１４はエッチングストッパー、１５は透明絶縁基板
１０上に形成された浮遊電極、１６はこの浮遊電極１５
上に形成された絶縁膜である。FIGS. 10 and 11 are for eliminating the above-mentioned overlap with the pixel electrode, and are plan views showing the conventional TFT array substrate similarly disclosed in the above publication and their A-A.
It is an A'sectional view. In the figure, the portions having the same reference numerals as those in FIGS. 14 is an etching stopper, 15 is a floating electrode formed on the transparent insulating substrate 10, 16 is this floating electrode 15
It is an insulating film formed above.
【０００８】製造方法の説明は省略するが、このＴＦＴ
アレイ基板では、浮遊電極１５を設けることにより、画
素電極８とキャパシタ電極であるゲート電極線３との間
に重畳個所がなくても同一の誘導体１６を介して直列の
キャパシタ１７、１８を形成できるようにしている。図
１２はその等価回路を示す。Although the description of the manufacturing method is omitted, this TFT
In the array substrate, by providing the floating electrode 15, it is possible to form the capacitors 17 and 18 in series via the same dielectric 16 even if there is no overlapping portion between the pixel electrode 8 and the gate electrode line 3 which is a capacitor electrode. I am trying. FIG. 12 shows an equivalent circuit thereof.
【０００９】[0009]
【発明が解決しようとする課題】従来のＴＦＴアレイ基
板、特に浮遊電極１５を設けたのものでは、上述した通
り、画素電極８とキャパシタ電極３との間に重畳個所を
設けることなくキャパシタを形成することができるが、
両者が同一の絶縁膜１６上に隣接して形成されるので、
両者間の短絡防止のため一定以上の離反寸法が必要とな
る。従って、必要な保持容量を得るためには、浮遊電極
１５やキャパシタ電極３の面積を増やさざるを得ず、結
果として画素開口部の減少が解消されないという問題点
があった。As described above, in the conventional TFT array substrate, particularly the one provided with the floating electrode 15, the capacitor is formed without providing the overlapping portion between the pixel electrode 8 and the capacitor electrode 3. But you can
Since both are formed adjacent to each other on the same insulating film 16,
To prevent a short circuit between the two, a certain separation dimension is required. Therefore, in order to obtain the required storage capacitance, there is no choice but to increase the area of the floating electrode 15 and the capacitor electrode 3, and as a result, there is a problem that the reduction of the pixel opening portion cannot be eliminated.
【００１０】この発明は以上のような問題点を解消する
ためになされたもので、キャパシタの絶縁信頼性が高
く、しかも画素開口部の減少を招くことのないＴＦＴア
レイ基板を得ることを目的とする。The present invention has been made in order to solve the above problems, and an object thereof is to obtain a TFT array substrate which has a high insulation reliability of a capacitor and which does not cause a reduction in pixel openings. To do.
【００１１】[0011]
【課題を解決するための手段】この発明に係るＴＦＴア
レイ基板は、画素電極とキャパシタ電極との間に介在さ
せる絶縁膜を、上記キャパシタ電極と浮遊電極との間に
介在する第１の絶縁膜と、上記浮遊電極と画素電極との
間に介在し上記第１の絶縁膜とは異なる第２の絶縁膜と
で構成したものである。In a TFT array substrate according to the present invention, an insulating film interposed between a pixel electrode and a capacitor electrode is a first insulating film interposed between the capacitor electrode and a floating electrode. And a second insulating film which is interposed between the floating electrode and the pixel electrode and which is different from the first insulating film.
【００１２】また、上記キャパシタ電極と接続され第２
の絶縁膜を介して浮遊電極との間にキャパシタを形成す
る第２のキャパシタ電極を備えたものである。A second electrode connected to the capacitor electrode
And a second capacitor electrode that forms a capacitor with the floating electrode via the insulating film.
【００１３】[0013]
【作用】この発明に係るＴＦＴアレイ基板においては、
画素電極とキャパシタ電極との間は、互いに直列に配置
された第１および第２の絶縁膜が介在するので、たとえ
いずれかの絶縁膜に異物等による欠陥が存在しても、両
電極間が短絡する確率は極めて低くなる。また、上記第
２のキャパシタ電極を付加することにより、画素開口部
を減少させることなくキャパシタの容量を増大させるこ
とが可能となる。In the TFT array substrate according to the present invention,
Since the first and second insulating films arranged in series with each other are interposed between the pixel electrode and the capacitor electrode, even if there is a defect due to foreign matter or the like in either insulating film, the gap between the two electrodes is The probability of short circuit is extremely low. In addition, by adding the second capacitor electrode, it is possible to increase the capacitance of the capacitor without reducing the pixel opening.
【００１４】[0014]
実施例１．図１、２はこの発明の実施例１によるＴＦＴ
アレイ基板を示すそれぞれ平面図およびそのＡ−Ａ’断
面図である。図において、１はソース電極線、２はゲー
ト電極線、３は次段または前段のゲート電極線、３ａは
ゲート電極線３と一体に形成されたキャパシタ電極、４
はゲート絶縁膜、５はノンドープアモルファスシリコン
層、６はリンドープアモルファスシリコン層、７はドレ
イン電極線、８は画素電極、９は保護膜、１０は透明絶
縁基板、１４はエッチングストッパー、１５は浮遊電
極、１９はキャパシタ電極３ａと浮遊電極１５との間に
形成された第１の絶縁膜、２０は浮遊電極１５と画素電
極８との間に形成された第２の絶縁膜である。Example 1. 1 and 2 show a TFT according to Embodiment 1 of the present invention.
FIG. 3 is a plan view and an AA ′ cross-sectional view showing the array substrate, respectively. In the figure, 1 is a source electrode line, 2 is a gate electrode line, 3 is a gate electrode line in the next or previous stage, 3a is a capacitor electrode formed integrally with the gate electrode line 3, 4
Is a gate insulating film, 5 is a non-doped amorphous silicon layer, 6 is a phosphorus-doped amorphous silicon layer, 7 is a drain electrode line, 8 is a pixel electrode, 9 is a protective film, 10 is a transparent insulating substrate, 14 is an etching stopper, and 15 is floating. The electrode, 19 is a first insulating film formed between the capacitor electrode 3a and the floating electrode 15, and 20 is a second insulating film formed between the floating electrode 15 and the pixel electrode 8.
【００１５】このようなＴＦＴアレイ基板は次のような
工程によって製造される。まず、透明絶縁基板１０上に
Ｃｒ等により成膜され、ゲート電極線２及び３となるパ
ターンが形成されている。本実施例においては、次段あ
るいは前段のゲート電極線と一体にキャパシタ電極３ａ
を形成している。つぎに第１の絶縁膜１９としてＴａ2
Ｏ5等を成膜し、ゲート電極上を除去する。そして、Ｉ
ＴＯ等の電極材料を成膜し、第１の絶縁膜１９を介して
キャパシタ電極３ａと重畳する浮遊電極１５を形成す
る。このとき、浮遊電極１５は、後に形成する第２の絶
縁膜２０を介して画素電極８とも重畳する面積を有して
いる。Such a TFT array substrate is manufactured by the following steps. First, a film made of Cr or the like is formed on the transparent insulating substrate 10 to form a pattern to be the gate electrode lines 2 and 3. In this embodiment, the capacitor electrode 3a is integrated with the gate electrode line of the next stage or the previous stage.
Is formed. Next, Ta 2 is used as the first insulating film 19.
A film of O 5 or the like is formed and the gate electrode is removed. And I
An electrode material such as TO is formed into a film, and the floating electrode 15 that overlaps with the capacitor electrode 3a is formed via the first insulating film 19. At this time, the floating electrode 15 has an area overlapping the pixel electrode 8 with the second insulating film 20 formed later interposed therebetween.
【００１６】浮遊電極１５の形成後、第２の絶縁膜２０
としてＳｉ3Ｎ4等を成膜し、第１の絶縁膜１９と同様に
ゲート電極上を除去する。次にこの第２の絶縁膜２０の
上に、ＩＴＯ等の透明電極材料により画素電極８を形成
する。このとき、画素電極８は上記浮遊電極１５とは重
畳する個所を有するが、キャパシタ電極３ａとは重畳す
る個所がないように形成する。さらに、ゲート絶縁膜４
となるＳｉ3Ｎ4及びノンドープアモルファスシリコン
（ｉ−ａ−Ｓｉ）５、Ｓｉ3Ｎ4等のエッチングストッパ
ー１４をプラズマＣＶＤ法等で連続成膜した後、エッチ
ングストッパー１４をパターニングする。After forming the floating electrode 15, the second insulating film 20 is formed.
As a film, Si 3 N 4 or the like is formed, and the gate electrode is removed similarly to the first insulating film 19. Next, the pixel electrode 8 is formed on the second insulating film 20 with a transparent electrode material such as ITO. At this time, the pixel electrode 8 is formed so as to have a portion that overlaps with the floating electrode 15 but does not have a portion that overlaps with the capacitor electrode 3a. Further, the gate insulating film 4
The etching stopper 14 made of Si 3 N 4 and non-doped amorphous silicon (ia-Si) 5, Si 3 N 4 and the like is continuously formed by a plasma CVD method or the like, and then the etching stopper 14 is patterned.
【００１７】次にリンドープアモルファスシリコン６を
形成した後、パターン加工により画素電極８とドレイン
電極線７とのコンタクトホールを形成する。さらに、ス
パッタ方等によりソース電極線１及びドレイン電極線７
を形成するためのＣｒ及びＡｌを成膜しパターニングす
る。さらに、このソース電極線１及びドレイン電極線７
をマスクとして不要なアモルファスシリコン層５、６を
除去する。最後にＳｉ3Ｎ4等の保護膜９を形成しアレイ
基板が完成する。Next, after phosphorus-doped amorphous silicon 6 is formed, a contact hole between the pixel electrode 8 and the drain electrode line 7 is formed by patterning. Further, the source electrode line 1 and the drain electrode line 7 are formed by sputtering or the like.
Cr and Al for forming are deposited and patterned. Furthermore, the source electrode line 1 and the drain electrode line 7
The unnecessary amorphous silicon layers 5 and 6 are removed using the mask as a mask. Finally, a protective film 9 such as Si 3 N 4 is formed to complete the array substrate.
【００１８】図３は以上のＴＦＴアレイ基板と対向電極
基板１２との間に液晶１３を挟持して完成されたマトリ
ックス型表示装置の部分等価回路を示すもので、図にお
いて、２１は第１の絶縁膜１９を介したキャパシタ電極
３ａと浮遊電極１５との間に形成された第１のキャパシ
タ、２２は第２の絶縁膜２０を介した浮遊電極１５と画
素電極８との間に形成された第２のキャパシタである。
そして、画素電極８とキャパシタ電極３ａとの間の電荷
保持容量は第１および第２のキャパシタの直列容量とな
る。FIG. 3 shows a partial equivalent circuit of a matrix type display device completed by sandwiching the liquid crystal 13 between the TFT array substrate and the counter electrode substrate 12 as described above. In the drawing, 21 is a first equivalent circuit. The first capacitor 22 is formed between the capacitor electrode 3a and the floating electrode 15 via the insulating film 19, and the reference numeral 22 is formed between the floating electrode 15 and the pixel electrode 8 via the second insulating film 20. The second capacitor.
The charge holding capacity between the pixel electrode 8 and the capacitor electrode 3a becomes the series capacity of the first and second capacitors.
【００１９】この実施例では、画素電極８とキャパシタ
電極３ａとの間が浮遊電極１５の表裏に形成された互い
に異なる絶縁膜１９および２０を介して絶縁された構成
となっているので、両電極が短絡するという可能性は極
めて低くなり十分な絶縁信頼性が得られる。即ち、両絶
縁膜１９、２０のそれぞれの電極対向部分に、同時に異
物等の欠陥が存在する確率は極めて小さく、たとえ一方
の絶縁膜が当該欠陥により短絡しても健全な他方の絶縁
膜により画素電極８とキャパシタ電極３ａとの間の絶縁
が維持される。ここで、第１と第２の絶縁膜１９、２０
が互いに異なるとは、少なくとも両膜が異なる工程で形
成されたものであれば足り、必ずしも、その材質まで相
異していることを要しない。別工程で形成することによ
り、上記確率論を根拠とした信頼性向上の効果が得られ
るからである。In this embodiment, the pixel electrode 8 and the capacitor electrode 3a are insulated from each other by the insulating films 19 and 20 formed on the front and back of the floating electrode 15 which are different from each other. The possibility of short circuiting is extremely low, and sufficient insulation reliability can be obtained. That is, the probability that a defect such as a foreign substance is present at the electrode facing portions of both insulating films 19 and 20 at the same time is extremely small, and even if one insulating film is short-circuited due to the defect, the other insulating film that is sound is provided The insulation between the electrode 8 and the capacitor electrode 3a is maintained. Here, the first and second insulating films 19 and 20
"Is different from each other" as long as at least both films are formed in different steps, and the materials are not necessarily different. This is because the reliability improvement effect based on the above-mentioned probability theory can be obtained by forming it in another step.
【００２０】実施例２．図４、５はこの発明の実施例２
によるＴＦＴアレイ基板を示すそれぞれ平面図およびそ
のＡ−Ａ’断面図である。図において、図１、２の実施
例のものと同一部分には同一符号を付して説明を省略す
る。Example 2. 4 and 5 show Embodiment 2 of the present invention.
3A and 3B are a plan view and a cross-sectional view taken along line AA ′ of the TFT array substrate according to FIG. In the figure, the same parts as those of the embodiment of FIGS.
【００２１】次にその製法工程について説明する。ま
ず、透明絶縁基板１０上にＣｒ等で成膜されるキャパシ
タ電極３ａを形成する。次に、第１の絶縁膜１９として
のＴａ2Ｏ5等を成膜する。さらにＩＴＯ等の電極材料を
成膜し、第１の絶縁膜１９を介してキャパシタ電極３ａ
と重畳する浮遊電極１５を形成する。このとき、浮遊電
極１５は、後に形成する第２の絶縁膜２０を介して画素
電極８とも重畳する面積を有している。Next, the manufacturing process will be described. First, the capacitor electrode 3a formed of Cr or the like is formed on the transparent insulating substrate 10. Next, Ta 2 O 5 or the like as the first insulating film 19 is formed. Further, an electrode material such as ITO is formed into a film, and the capacitor electrode 3a is formed through the first insulating film 19.
The floating electrode 15 is formed so as to overlap with. At this time, the floating electrode 15 has an area overlapping the pixel electrode 8 with the second insulating film 20 formed later interposed therebetween.
【００２２】浮遊電極１５の形成後、第２の絶縁膜２０
としてＳｉ3Ｎ4等を成膜する。次に、キャパシタ電極３
ａ上の第１および第２の絶縁膜１９、２０の一部を除去
しゲート電極線３とのコンタクトホールを形成する。そ
して、この第２の絶縁膜２０上に、ＩＴＯ等の透明電極
材料により画素電極８を形成し、さらにＣｒ等によりゲ
ート電極線２、３を形成する。このとき、ゲート電極線
３にはこれと一体となり第２の絶縁膜２０を介して浮遊
電極１５と重畳する第２のキャパシタ電極３ｂが形成さ
れ、このキャパシタ電極３ｂは第１および第２の絶縁膜
１９、２０のコンタクトホールを通してキャパシタ電極
３ａと接続される。After forming the floating electrode 15, the second insulating film 20 is formed.
As a film, Si 3 N 4 or the like is formed. Next, the capacitor electrode 3
Part of the first and second insulating films 19 and 20 on a is removed to form a contact hole with the gate electrode line 3. Then, the pixel electrode 8 is formed on the second insulating film 20 with a transparent electrode material such as ITO, and the gate electrode lines 2 and 3 are formed with Cr or the like. At this time, the gate electrode line 3 is formed with the second capacitor electrode 3b which is integrated with the gate electrode line 3 and overlaps the floating electrode 15 through the second insulating film 20, and the capacitor electrode 3b is formed into the first and second insulating films. It is connected to the capacitor electrode 3a through the contact holes of the films 19 and 20.
【００２３】さらに、ゲート絶縁膜４となるＳｉ3Ｎ4及
びノンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）
５、Ｓｉ3Ｎ4等のエッチングストッパー１４をプラズマ
ＣＶＤ法等で連続成膜した後、エッチングストッパー１
４をパターニングする。次にリンドープアモルファスシ
リコン６を形成した後、パターン加工により画素電極８
とドレイン電極線７とのコンタクトホールを形成する。
さらに、スパッタ法等によりソース電極線１及びドレイ
ン電極線７を形成するためのＣｒ及びＡｌを成膜しパタ
ーニングする。さらに、このソース電極線１及びドレイ
ン電極線７をマスクとして不要なアモルファスシリコン
層５、６を除去する。最後にＳｉ3Ｎ4等の保護膜９を形
成し、アレイ基板が完成する。Further, Si 3 N 4 to be the gate insulating film 4 and non-doped amorphous silicon (ia-Si)
5, after continuously forming an etching stopper 14 such as Si 3 N 4 by a plasma CVD method or the like, the etching stopper 1
4 is patterned. Next, after the phosphorus-doped amorphous silicon 6 is formed, the pixel electrode 8 is formed by patterning.
And a contact hole between the drain electrode line 7 and the drain electrode line 7 is formed.
Further, Cr and Al for forming the source electrode line 1 and the drain electrode line 7 are deposited and patterned by the sputtering method or the like. Further, unnecessary amorphous silicon layers 5 and 6 are removed using the source electrode line 1 and the drain electrode line 7 as a mask. Finally, a protective film 9 such as Si 3 N 4 is formed to complete the array substrate.
【００２４】図６は以上のＴＦＴアレイ基板を用いて完
成されたマトリックス型表示装置の部分等価回路を示す
もので、図において、２１は第１の絶縁膜１９を介した
キャパシタ電極３ａと浮遊電極１５との間に形成された
第１のキャパシタ、２２は第２の絶縁膜２０を介した浮
遊電極１５と画素電極８との間に形成された第２のキャ
パシタ、２３は第２の絶縁膜２０を介した浮遊電極１５
とキャパシタ電極３ｂとの間に形成された第３のキャパ
シタである。そして、第１および第３のキャパシタ２
１、２３の並列和文と第２のキャパシタ２２とが直列と
なって画素電極８とキャパシタ電極３ａとの間の電荷保
持容量を構成する。FIG. 6 shows a partial equivalent circuit of a matrix type display device completed by using the above TFT array substrate. In FIG. 6, 21 is a capacitor electrode 3a and a floating electrode via a first insulating film 19. 15 is a first capacitor formed between the floating electrode 15 and the pixel electrode 8 with the second insulating film 20 interposed therebetween, and 23 is a second insulating film Floating electrode 15 through 20
And a capacitor electrode 3b. Then, the first and third capacitors 2
The parallel Japanese sentence of Nos. 1 and 23 and the second capacitor 22 are connected in series to form a charge retention capacitance between the pixel electrode 8 and the capacitor electrode 3a.
【００２５】以上のように、この実施例では画素電極８
の面積に影響を与えることなく電荷保持容量を増大させ
ることができるのでその分表示品質が向上する。なお、
この場合、画素電極８とキャパシタ電極３ｂとの端部は
同じ第２の絶縁膜２０上で隣接しこの部分での絶縁が問
題になるが、従来の場合と異なりキャパシタ電極３ｂに
よる第３のキャパシタ２３の形成は、既に存在する第１
のキャパシタ２１に追加するものであるので、画素電極
８端部との間に十分な距離を確保する範囲内でキャパシ
タ電極３ｂを形成するようにすれば上記した問題は生じ
ない。As described above, in this embodiment, the pixel electrode 8
Since the charge holding capacity can be increased without affecting the area of the display area, the display quality is improved accordingly. In addition,
In this case, the end portions of the pixel electrode 8 and the capacitor electrode 3b are adjacent to each other on the same second insulating film 20 and insulation at this portion becomes a problem, but unlike the conventional case, the third capacitor by the capacitor electrode 3b The formation of 23 is the first that already exists
Since the capacitor electrode 3b is added to the capacitor 21, the above problem does not occur if the capacitor electrode 3b is formed within a range that secures a sufficient distance from the end of the pixel electrode 8.
【００２６】実施例３．上記各実施例では、浮遊電極は
不透明材料で形成するものとしたが、これを透明導電膜
で構成するようにすれば画素電極の開口率を減少させる
ことなく浮遊電極と画素電極との重畳面積を増大するこ
とができ、電荷保持容量の大容量化が可能となる。Example 3. In each of the above embodiments, the floating electrode is made of an opaque material, but if it is made of a transparent conductive film, the overlapping area of the floating electrode and the pixel electrode can be reduced without reducing the aperture ratio of the pixel electrode. It is possible to increase the charge storage capacity and increase the charge storage capacity.
【００２７】[0027]
【発明の効果】この発明は以上のように、画素電極とキ
ャパシタ電極との間の絶縁膜を所定の第１および第２の
絶縁膜で構成したので、両電極間での短絡発生が軽減さ
れる。As described above, according to the present invention, since the insulating film between the pixel electrode and the capacitor electrode is composed of the predetermined first and second insulating films, the occurrence of a short circuit between both electrodes is reduced. It
【００２８】また、所定の第２のキャパシタ電極を形成
したものでは、画素開口部の減少を招くことなく電荷保
持容量を増大させることができる。Further, in the case where the predetermined second capacitor electrode is formed, the charge holding capacity can be increased without reducing the number of pixel openings.
【図１】この発明の実施例１によるＴＦＴアレイ基板を
示す平面図である。FIG. 1 is a plan view showing a TFT array substrate according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ’断面図である。FIG. 2 is a cross-sectional view taken along the line A-A ′ of FIG.
【図３】図１のＴＦＴアレイ基板を用いたマトリックス
型表示装置の部分等価回路図である。FIG. 3 is a partial equivalent circuit diagram of a matrix type display device using the TFT array substrate of FIG.
【図４】この発明の実施例２によるＴＦＴアレイ基板を
示す平面図である。FIG. 4 is a plan view showing a TFT array substrate according to a second embodiment of the present invention.
【図５】図４のＡ−Ａ’断面図である。5 is a cross-sectional view taken along the line A-A ′ of FIG.
【図６】図４のＴＦＴアレイ基板を用いたマトリックス
型表示装置の部分等価回路図である。6 is a partial equivalent circuit diagram of a matrix type display device using the TFT array substrate of FIG.
【図７】従来のＴＦＴアレイ基板を示す平面図である。FIG. 7 is a plan view showing a conventional TFT array substrate.
【図８】図７のＡ−Ａ’断面図である。8 is a cross-sectional view taken along the line A-A ′ of FIG.
【図９】図７のＴＦＴアレイ基板を用いたマトリックス
型表示装置の部分等価回路図である。9 is a partial equivalent circuit diagram of a matrix type display device using the TFT array substrate of FIG.
【図１０】図７とは異なる従来のＴＦＴアレイ基板を示
す平面図である。FIG. 10 is a plan view showing a conventional TFT array substrate different from that shown in FIG.
【図１１】図１０のＡ−Ａ’断面図である。11 is a cross-sectional view taken along the line A-A ′ of FIG.
【図１２】図１０のＴＦＴアレイ基板を用いたマトリッ
クス型表示装置の部分等価回路図である。12 is a partial equivalent circuit diagram of a matrix type display device using the TFT array substrate of FIG.
１ ソース電極線 ２、３ ゲート電極線 ３ａ キャパシタ電極 ３ｂ 第２のキャパシタ電極 ７ ドレイン電極線 ８ 画素電極 １０ 透明絶縁基板 １５ 浮遊電極 １９ 第１の絶縁膜 ２０ 第２の絶縁膜 ２１ 第１のキャパシタ ２２ 第２のキャパシタ ２３ 第３のキャパシタ 1 Source Electrode Line 2 and 3 Gate Electrode Line 3a Capacitor Electrode 3b Second Capacitor Electrode 7 Drain Electrode Line 8 Pixel Electrode 10 Transparent Insulating Substrate 15 Floating Electrode 19 First Insulating Film 20 Second Insulating Film 21 First Capacitor 22 second capacitor 23 third capacitor
Claims (2)
ート電極線、このゲート電極線に交差する複数のソース
電極線、上記２種類の電極線の交差部に形成された薄膜
トランジスタ（以下ＴＦＴと称す）、このＴＦＴのドレ
インに接続された透明の画素電極、および上記ゲート電
極線と接続され上記画素電極との間に絶縁膜と浮遊電極
とを介在させることにより上記画素電極との間にキャパ
シタを形成するキャパシタ電極を備えたＴＦＴアレイ基
板において、 上記絶縁膜を、上記キャパシタ電極と浮遊電極との間に
介在する第１の絶縁膜と、上記浮遊電極と画素電極との
間に介在し上記第１の絶縁膜とは異なる第２の絶縁膜と
で構成したことを特徴とするＴＦＴアレイ基板。1. A plurality of gate electrode lines arranged in parallel on a transparent insulating substrate, a plurality of source electrode lines intersecting with the gate electrode lines, and a thin film transistor (hereinafter referred to as a thin film transistor) formed at an intersection of the two types of electrode lines. (Referred to as a TFT), a transparent pixel electrode connected to the drain of the TFT, and a pixel electrode connected to the gate electrode line by interposing an insulating film and a floating electrode between the pixel electrode and the pixel electrode. In a TFT array substrate having a capacitor electrode for forming a capacitor, the insulating film is interposed between a first insulating film interposed between the capacitor electrode and the floating electrode and between the floating electrode and the pixel electrode. A TFT array substrate comprising a second insulating film different from the first insulating film.
を介して浮遊電極との間にキャパシタを形成する第２の
キャパシタ電極を備えたことを特徴とする請求項１記載
のＴＦＴアレイ基板。2. The TFT array substrate according to claim 1, further comprising a second capacitor electrode which is connected to the capacitor electrode and forms a capacitor between the floating electrode and the second insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15506792A JPH05346590A (en) | 1992-06-15 | 1992-06-15 | Tft array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15506792A JPH05346590A (en) | 1992-06-15 | 1992-06-15 | Tft array substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346590A true JPH05346590A (en) | 1993-12-27 |
Family
ID=15597948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15506792A Pending JPH05346590A (en) | 1992-06-15 | 1992-06-15 | Tft array substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346590A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8253179B2 (en) | 2005-05-13 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
-
1992
- 1992-06-15 JP JP15506792A patent/JPH05346590A/en active Pending
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